TWI299245B - Arrangement of transmission lines on printed circuit board - Google Patents

Description

1299245 九、發明說明·· 【發明所屬之技術領域】 ' 本發明涉及一種高速印刷電路板中傳輪線之佈線架 ， 構尤係一種用於南速印刷電路板上北橋晶片與pc'j (Peripheral Component Interconnect，週邊零件連接介面） / 插槽間用來提高訊號傳輸品質之高速印刷電路板中之傳 . 輸線佈線架構。. 【先前技彳衧】 ，電子技術之發展使得1C (積體電路）之工作速度越來 I# 越快，工作頻率越來越高，通常認爲、如果數位邏輯電路之 頻率達到或者超過45MHz〜50MHz，而且工作在這個頻率 之上之電路已經占到了整個電子系統一定之份量（比如說 1/3 )，該電路就稱爲高速電路。1996年之後，高速設計在 : 整個電子設計領域所占之比例越來越大，1〇〇MHz以上之 ， 系統已隨處可見，Bare Die (裸晶片），BGA(球格陣列）， MCM (多晶片組件）這些體積小、引腳數已達數百甚至上 千之封裝形式也已越來越多地應用到各類高速超高速電 子系統中。實際上，訊號邊緣之諧波頻率比訊號本身之頻 率高，係訊號快速變化之上升緣與下降緣（或稱訊號之跳 、變）引發之訊號傳輸之非預期結果。因此，通常約定如果 線傳播延時大於1/2數位訊號驅動端訊號之上升時間，則 忍爲此類訊號是高速訊號並産生傳輸線效應，即連線不再 是顯示集總參數之單純之導線，而是呈現出分佈之參數效 ·' 應，在此情况下，只有透過使用高速電路設計知識，才能 - 實現設計過程之可控性，否則基於傳統方法設計之印刷電 路板將無法工作。 隨著半導體工藝之發展，高速設計已成爲現代電子産 品設計之中一個重要環節，與傳統之設計比較，高速設計 要更多地考慮到訊號完整性問題，其主要表現在過沖 6 1299245 (overshoot)、下沖（undersh〇〇t)、振鈴（ringing)、延遲 (delay)、串擾（crosstalk)和反射（reflecti〇n)等方面。 ' 一般在電路之設計過程中是透過嚴格控制走線長度並合 \ 理規劃走線之拓樸結構來避免或降低傳輸線效應。 _ 北橋晶片是主機板晶片組中起主導作用之最重要組 成部分，負責與CPU之聯繫並控制記憶體、AGP、PCI資 • 料在北橋内部傳輸，提供對CPU之類型和主頻、系統之

前端匯流排頻率、記憶體之類型和最大容量、pCI /AGp 插槽、ECC ( Error Checking and Correcting，錯誤檢查和 黪鲁 糾正）糾錯等支援。由於電腦匯流排、帶寬之增加，對訊號 傳輸速率之要求逐漸增高，傳統之32位元33MHz之PCI (Peripheral Component Interconnect)插槽已經發展到 64

位元133MHz之PCI-X插槽。請參考第一圖，係習知之菊 、 花鏈（Daisy Chain)型拓樸佈線架構之北橋晶片與PCI_X ' 插槽互連之示意圖’北橋晶片10透過一主傳輸線16連接 PCI-X插槽12、13及14，所述北橋晶片10、PCI-X插槽 12、13、14分別經由一終端電阻Rl〇、R12、R13、R14 與所述主傳輸線16連接，所述終端電阻RIO、R12、R13、 R14阻值分別與其相連之分支傳輸線（圖未標）之特徵阻 •• 抗相匹配。其中，由於驅動訊號是從北橋晶片1Q出發沿 所述主傳輸線丨6依次到達各PCI-X插槽12、13及14,即 從所述北橋晶片10出發之訊號到達各PCI-X插槽所經過 之線長會有所不同，而高速印刷電路板上訊號每經過一段 距離之傳輸線就會存在一定時間之延遲，因此使得各 pCI-X插槽上之訊號不同步；同時，由於採用菊花鏈佈線 架構，每條分支傳輸線與主傳輸線之間會形成一個T型 結’使得傳輸線不連續，訊號會在此來回反射，即使在每 個分支傳輸線占串接一終端電阻也不可能使每個分支之 透射係數都十分理想。因此，參考第二圖，我們可以看到 7 1299245 ΞΪί IT” 12、13、14 之訊號曲線 122、132 ' M2 ，振鈐、過沖縣嚴重，且各訊號 【發明内容】 鑒於以上内容，有必要提供一種能 ::^邊零件連接介面插槽間訊號之振鈴盥 ‘ 之向速印巧電路板中傳輸線之佈線架構。中象 .·

樸芊槿ί:ΐ印路板中傳輸線之佈線架構，將星型拓 ί: f器與複數接收器之連接上，該驅動器 數八φ值&接至一連接點，該連接點再分別經由複 i刀複數接收11，該、主傳輸線上串接一電 傳輸接收器之間可透過該主傳輸線與分支 右所優點在於：本發明採用—種星型拓樸架構並 輸線上串接—阻尼電阻，藉此可以使該連接點 2訊號透射率提高，訊號不會在該連接點處來回反射， 口^的消除或降低了振鈴與過沖等現象，提高了訊號傳輸 口口貝 〇 【實施方式】 。請參閱第三圖，本發明高速印刷電路板中傳輸線之佈 線，構，f採用星型拓樸架構，在一印刷電路板中，一驅 動器，本實施例中該驅動器為一北橋晶片20,該北橋晶片 20經由一主傳輸線28連接至一連接點a，該連接點A分 由分支傳輸線222、242、262連接至複數接收器，本 貫施例中該等接收器為複數PCI_X插槽22、24、26。在該 主傳輸線28上靠近該北橋晶片2〇之一端（<800mil)串 接一阻尼電阻R，該阻尼電阻r之阻值應與主傳輸線28 之特徵阻抗相匹配，在本發明之具體實施例中該主傳輸線 28之特徵阻抗值約爲56歐姆，而北橋晶片20内阻約爲 24歐姆，因而該阻尼電阻r可爲33歐姆。理論上而言， 8 1299245 敢仏之佈線方式係该等分支傳輪線222、242及262之長 度完全相等，但考慮實際之佈線要求，要保留部分設計餘 ^ 裕，故該等分支傳輸線之長度允許有一定之差距，但所述

； 差距是越小越好，該等任意兩條分支傳輸線之長度差異L •之允許範圍可根據以下公式計算： • 2T< Tr • 2L/V<Tr L<(Tr*V)/2 即：長度差異< (訊號傳輸速度*訊號傳輸時間）/2 _鲁 其中Tr爲晶片端訊號上升時間，、L爲任一插槽端與其 他插槽端之分支傳輸線長度差，Τ爲所述傳輸線長度差所 造成之訊號傳輸時間差，V爲訊號在傳輸線中之傳輸速 度，本實施例中訊號傳輸速度爲1.8*l〇8m/s，晶片端之訊 : 號上升時間大約爲〇.3ns。因此，在本實施例中，以i〇97mils (lmm=39.37mils)爲最大佈線差距。 在本發明高速印刷電路板中傳輸線之佈線架構之較 佳實施例中，該北橋晶片20發出之驅動訊號沿該主傳輸 線28傳遞，經過該連接點人後又分別沿該等分支傳輸線 222、242及262向該等PCI-X插槽22、24及26傳遞。同 瞻肇 時從該等PCI-X插槽22、24及26輸出之訊號也可分別 經由該等分支傳輸線222、242及262傳遞至該連接點A， 然後再經由该主傳輸線28傳遞至该北橋晶片2〇。由於兮* 北橋晶片20輸出之訊號傳遞至該等PCI-X插槽22、^ 及26所經過之線長相等或該線長相互之間之差異在一允 許之範圍以内，使得該等PCI-X插槽22、24及26上之 訊號之間沒有明顯之延遲。同時由於本發明採用星型拓樸 架構，各傳輸線之間只有一個連接點，只要在該主傳輸^ 2 8上串接該阻尼電阻R與主傳輸線2 8之阻抗四配以提高 該連接點處之訊號透射率，即可避免訊號從晶片端再次反 9 1299245 射，進而提高訊號傳輸品質。 -Φ值ini'!圖，從中可以看到本發明高速印刷電路板 專輸佈線架構之較佳實施例中，PCI_X插槽22、24、 • ϋ，號曲線重合聽號崎3G，振鈴、過沖和訊號 不同y專現象均已消除，訊號品質較好。 拉以上具體實施例中，在北橋晶片與PCI_X插槽之連 • 採用了生型拓樸架構，但本發明並不僅限於此，本印 口: ： η!線架構還可以應用於其它單驅動器多接收 為或夕驅動器多接收器之電路架構中。 _鲁綜上所述，本發明符合發明專禾丨要件，爰依法提出專 請。惟，以上所述者僅為本發明之較佳實施例，舉凡 ?=本案技蟄之人士，在爰依本發明精神所作之等效修飾 或雙化，皆應涵蓋於以下之申請專利範圍内。 :【圖式簡單說明】 不 第一圖係習知北橋晶片與PCI-X插槽間佈線架構之 意圖。 圖係習知拓樸架構下PCI-X插槽上之波形圖。

第二圖係本發明高速印刷電路板中傳輸線之佈線架 卜 構較佳實施例之線路架構示意圖。 第四圖係本發明高速印刷電路板中傳輸線之佈線架 構較佳實施例之PCI-X插槽上之波形圖。 【主要元件符號說明】 [習知] 北橋晶片 10 PCI-X插槽 12、13、14 主傳輸線 16 終端電阻 RIO、R12、R13、R14 訊號曲線 122、132、142 [本發明] 北橋晶片 20 PCI-X插槽 22、24、26 1299245 主傳輸線 28 阻尼電阻 R 連接點 A 分支傳輸線 222、242、262 訊號曲線 30 »· — 11

Claims (1)

1299245 十、申睛專利範圍： '.ίΐίίΖ電路板中傳輪線之佈線架構，應用於-驅 由-主傳輸線連接至 ：：於.搞動為絰 支傳輸線連接至複數接收器，該主傳輸線上串接- 3·如該驅動器為北橋晶片。 »·

之佈線架構,以’項=之:印刷電路板中傳輸線 槽。 其中泫寺接收益為週邊零件連接介面插 4.ΐί、ϊίίΠ ί3項所述之高速印刷電路板中傳輸線 邊零件連接介面S等週邊零件連接介面插槽爲,高速週 祀，第1項所述之高速印刷電路板中傳輸線 之ΐ線*構，其巾該電阻為阻尼電阻。 6· t佑第5項所述之高速印刷電路板中傳輸線 朱構，其中該阻尼電阻位於所述傳輸線上靠近該 北橋日日片之一端。 7·如利範圍第6項所述之高速印刷電路板中傳輸線 fa〇m=構’其中該阻尼電阻與北橋晶片間之距離小於 8·如申清ί利範圍第5項所述之高速印刷電路板中傳輸線 之佈線架構’其中該阻尼電阻之阻值與所述主傳輸線之 特徵阻抗相匹配。 9·如申請，利範圍第8項所述之高速印刷電路板中傳輸線 之佈線架構’其中該阻尼電阻之阻值爲33歐姆。 10.如申睛專利範圍第1項所述之高速印刷電路板中傳輸 線之佈線架構，其中該等分支傳輸線之長度相等。 12