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TWI295105B - Semiconductor memories - Google Patents

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TWI295105B
TWI295105B TW091132512A TW91132512A TWI295105B TW I295105 B TWI295105 B TW I295105B TW 091132512 A TW091132512 A TW 091132512A TW 91132512 A TW91132512 A TW 91132512A TW I295105 B TWI295105 B TW I295105B
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drain
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TW091132512A
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Bryan Atwood
Ishii Tomoyuki
Osabe Taro
Kazumasa Yanagisawa
Takeshi Sakata
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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1295105 A7 B7 五、發明説明（1) 發明所屬之技術領域 (請先閲讀背面之注意事項再填寫本頁) 本發明係有關一種半導體記憶體，特別是一種動態隨 機存取記憶體（DRAM )，而更明確地，本發明係有關高密 度、低電力半導體記憶體之一連串胞結構、配置、及啓動 方式。 先前技術 一種習知的DRAM記憶體胞，其係由一電晶體及一電 容所組成（稱爲1T-1C架構），一般係當需要高位元密度 時被使用爲半導體記憶體。此技術隨著裝置尺寸縮小而具 有數種缺點且面臨嚴重的複雜性。最重要的，因爲DRAM 胞並無內部增益，所以需於每一胞中製造一高電容元件（ 〜3OfF )以儲存大到足以被充分地檢測的電荷。因此，需使 用複雜的電容結構及昂貴的材料以建造一具有足夠電容値 之裝置，其導致昂貴的製作且不相容與標準的邏輯製程。 經濟部智慧財產局員工消費合作社印製 爲回應這些限制，已提議了小區域增益胞記憶體技術 。這些被構成爲2-或3-電晶體胞，其中一電荷被儲存以使 得其一讀出電晶體之導電性被改變，因而提供內部增益。 然而，這些技術呈現多種限制其廣爲接受的問題。於這些 問題之中，胞尺寸仍甚大於DRAM之胞尺寸。此係由於其 用於額外電晶體或間隔的額外區域，此等額外電晶體或間 隔係由於佈線路由。例如，於許多胞中，需要兩個資料及 兩個字元線，其限制了胞尺寸至線距（line Pitch )的兩倍 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 _ B7 五、發明説明（2) (請先閲讀背面之注意事項再填寫本頁) 由增益胞技術所呈現的其他問題包含由於低儲存電容 及高漏電流所致之短的保留週期。此外，驅動及感應方式 通常較那些習知DRAM記憶體之方式更爲複雜。可能需要 複雜的製作程序以完成多重電晶體增益胞，而進一步減低 了將其用爲DRAM之替代品的可能性。 發明內容 依據本發明之至少一較佳實施例，提供一種記憶體， 包含多數記憶體胞，其各含有一增益胞結構，再者，本發 明包含一種寫入資訊之方法，其中於儲存節點上之儲存電 荷具有與資料線之電壓的相反關係。鑑於一習知記憶體中 ’儲存節點係透過一寫入電晶體而連接至一寫入資料線， 依據本發明之方法，其通常裝附至一寫入資料線之節點係 固定於一恆定的參考電壓。於此情況下，一恆定電壓被寫 入至儲存節點而不管資訊之狀態。 經濟部智慧財產局員工消費合作社印製 此外，介於資料線與儲存節點之間的電容被利用以將 資訊寫入至胞。此資料線之電壓決定了寫入操作期間之資 訊。在寫入字元線被啓動之前，資料線被設爲與理想儲存 電壓値之相反關係。字元線被接著啓動且一電荷被轉移至 儲存節點以致其被等化至參考節點之恆定電壓。在字元線 被停止之後，其使儲存節點隔離自參考電壓節點，則資料 線被復原至其待命狀態電壓。此資料線電壓之改變造成儲 存節點上之改變，由於資料線與儲存節點之間的電容性關 係，而致使資訊被儲存於胞中。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公酱） -6 _ 1295105 A7 一 _ B7_ 五、發明説明（3) (請先閱讀背面之注意事項再填寫本頁) 一種半導體記憶體胞可藉由共用相鄰胞之間的參考節 點而達成較小的面積。此外，因爲一恆定電壓被寫入至儲 存節點，所以變得無須一用於字元線之額外的電壓提高電 路，因而減少記憶體陣列周邊電路所需之區域。此技術被 使用於依據本發明所提出之數個2T及3T記憶體胞。 此外，依據本發明之至少一實施例，使用一記憶體胞 爲儲存節點之電荷轉移元件，此記憶體胞之內部增益具有 一薄通道電晶體。此薄通道電晶體可使用數種方式製造， 但其被定義爲具有一厚度小於或等於5nm之通道區。薄通 道電晶體之特徵爲不大於10_16安培之源極-汲極漏電流。以 此裝置，可製造具有保留時間超過習知胞之100倍的3-T ( 3個電晶體）記憶體胞，藉此使得3-T胞成爲低電力動態記 憶體之可行的解決方案。 經濟部智慧財產局員工消費合作社印製 依據本發明，提供一種記憶體，其中記憶體胞將固定 電壓參考節點寫入方法結合與薄通道電荷轉移電晶體以達 成高密度、低電力的動態記憶體。此記憶體胞可被製造以 一具有雙閘極讀出電晶體之2-T架構及一其中分離的儲存 及讀取電晶體被包含於各胞中之3-T胞。此外，亦提供一 種取得自2-T胞之記憶體，以其串聯的記憶體胞配置於次 行或者並聯的記憶體胞配置於次行。本發明獲得一種接近 或超過習知DRAM記憶體之密度。同時，亦提供此型式之 記憶體胞，其具有一額外的電容性元件以增加保留時間。 於至少一實施例中，一種記憶體包含一使用於四個電 晶體（4-T)架構中之記憶體胞的薄通道電晶體，其展現靜 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 1295105 A7 B7 五、發明説明（4) (請先閱讀背面之注意事項再填寫本頁) 態操作。記憶體胞最好是具有兩個存取電晶體及兩個薄通 道電晶體，以一交叉耦合、自行復原之架構。假如來自其 通過主體（bulk)電晶體之資料線的源極-汲極漏電流高於 來自儲存節點之漏電流，則可實現一穩定的記憶體，而無 須更新操作。此外，薄通道電晶體可被製造於一甚小於主 體電晶體之區域，以實現顯著減小的記憶體胞尺寸。於進 一步實施例中，一分離的雙電晶體讀出電路被包含於各胞 中以克服四個電晶體胞之緩慢讀取時間。以此方式，呈現 一種低電力、高速度的記憶體胞。 實施方式 應瞭解本發明之圖形及描述已被簡化以說明相關的元 件以利淸楚地瞭解本發明，而爲了簡潔之目的刪除了其他 可能爲已知的元件。那些熟悉此項技術者將理解其他元件 是實施本發明之理想的及/或需要的。然而，因爲此等元件 爲此項技術中眾所周知的，且因爲其對於本發明之暸解並 無幫助，所以此等元件之討論將不被提供於此。詳細的描 述將參考後附圖形而被提供於下文中。 經濟部智慧財產局員工消費合作社印製 於本發明之至少一較佳實施例中，一記憶體胞係由至 少一開關元件SW所組成，此開關元件SW係連接至一儲存 電容CS於儲存節點NS，如圖1所示。開關元件SW被連接 至一固定電壓參考節點TR或者一寫入資料線。此外，有一 資料線DL，其被連接至胞以使得其電容上所儲存之電荷係 反比於資料線之電壓，於寫入週期之寫入字元線啓動期間 -8- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（5) ，例如一介於資料線與儲存節點NS之間的電容耦合CD。 (請先閲讀背面之注意事項再填寫本頁) 可以下列方式解釋寫入資訊之方法，其中二元値資料 被儲存。於寫入一低値資料之情況下，如圖2a所示，資料 線DL被保持於相同電壓如其於資料儲存狀態期間。之後寫 入字元線WL0啓動開關SW，其容許電荷被轉移至儲存節點 NS以致其儲存節點上之電壓等於參考節點TR之固定電壓 。電荷轉移開關SW接著透過字元線WL0而被停止，其留 下儲存節點NS上之一電壓等於參考節點之電壓VTR，其代 表一低値。 現在參考圖2b以描述高値資料寫入操作。起初，資料 線DL被設定爲低於待命狀態之電壓。之後，開關SW以類 似於低値資料寫入操作之方式被啓動及停止，造成儲存節 點電壓VNS等於參考節點電壓VTR。此刻，資料線DL被復 原至待命狀態之電壓。因爲有某種機構，諸如電容耦合CD (其連結資料線DL與儲存節點NS )，所以儲存節點上之 電壓將上升以成相對於資料線上之電壓改變的某種比例。 經濟部智慧財產局員工消費合作社印製 對於圖1中之圖形，儲存節點NS上之電壓將等於 Vtr + Vd，CD/(CS + CD)，其中 VTR、VDL、CD、及 CS 係個另[J 爲 參考節點之電壓、資料線上之電壓改變、資料線至儲存節 點電容、及儲存節點電容。以此方式，一電壓値已被儲存 於胞中，其係不同於其中資料線上之電壓未改變的情況。 類似地，呈現一介於資料線電壓與胞儲存電荷之間的相反 關係。此係相反於習知的情況，其中資料線DL上之電壓透 過一導電路徑而被直接地轉移至儲存節點NS。對於一種習 本紙張尺度適用中國國家標準（CNS ) A4規格（210χ：297公釐） -9 - 1295105 A7 B7 五、發明説明（6) (請先閱讀背面之注意事項再填寫本頁) 知的寫入方法，因爲儲存節點NS上之電壓被設定與資料線 DL上之電壓的比例關係，於電荷轉移階段期間，所以儲存 節點上之電荷係直接正比於資料線上之電壓。 當作本發明所容許之一種寫入方法的範例，考量圖i 中所示之理想電路，其中有一具有IfF値之儲存電容CS、 一連接於儲存電容與接地終端TR ( 0V )之間的開關SW、 及一處於待命電壓2V之資料線DL，以IfF之一電容CD連 接於資料線與儲存節點NS之間。於低値資料之寫入期間， 如圖2a中所示，資料線DL電壓被保持於V而電荷轉移開 關SW被斷開。儲存節點NS上之電壓等化至0V，當字元線 WLO被升高至2V時。在等化之後，字元線被降低至〇v， 其停止寫入開關SW。以此方式，〇V已被儲存至儲存電容 CS上。 經濟部智慧財產局員工消費合作社印製 於如圖b所示之高値資料的寫入期間，資料線DL電壓 被降至0V。當開關SW被啓動時，儲存節點NS再一次等化 源極及汲極電壓，其儲存0V於儲存電容CS之上，如同於 低値寫入程序。此刻，資料線DL被復原至V。介於資料線 DL與儲存節點NS之間的電容親合CD造成依據下式之電壓 增加：電壓之改變（節點）二電壓之改變（資料線）* C ( 資料線至儲存節點）/C (儲存節點上之總和） [VN = VD*CS/CT〇T]。於此情況下，總電容爲2fF，而因此於 NS :上觀察到V之改變。以此方式，低資料値爲〇v而高 資料値爲IV。 此方式有幾個現象値得提出。一個就是其資料線DL電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 1295105 A7 B7 五、發明説明（7) (請先閲讀背面之注意事項再填寫本頁) 壓之降低及升高對於其連接到資料線DL而未被存取之記憶 體胞不會有影響。此係因爲並無可供儲存電荷移動自儲存 節點NS之路徑，即使資料線DL偏離自其待命電壓。另一 影響是其所有連接至字元線WLO之記憶體胞將被同時地寫 入。如此使得新値資料需呈現於資料線DL上或者胞之先前 內容需呈現於資料線上以避免儲存資料之改變。有關半導 體記憶體之特定優點將被解釋於下。 經濟部智慧財產局員工消費合作社印製 因此已描述了基本寫入操作，其中兩不同電壓値可被 儲存於一具有一儲存電荷之胞中，此儲存電荷係反比於資 料線上之電壓改變。此操作觀念（於下文中稱爲“電容耦合 寫入方法”）被使用於本發明所提出的至少一實施例中。電 容耦合寫入方法可被延伸至多重資料値，藉由在字元線被 啓動前設定資料線至適當的電壓値，接著復原資料線至待 命電壓位準。以此方式，多重値資料被儲存於各胞中，其 增加記憶體之資料密度。同時，此操作同樣未排除一額外 寫入資料線之使用。例如，寫入資料電壓可被設定至某一 位準以確保快速的寫入時間，且被設定至另一位準以確保 長時間的資料保留。除了調整讀取資料線之電壓位準以外 ，寫入資料線之電壓位準可多少決定讀取操作期間之儲存 節點的資料値。於此情況下，一高電壓於高資料寫入週期 被施加至資料線，而一低電壓於低資料寫入週期被施加至 資料線。
本發明之第一示範實施例容許一種根據電容耦合寫入 方法之半導體記憶體並包含三個電晶體於單一記憶體胞MC -11 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（8) (請先閱讀背面之注意事項再填寫本頁) 中，如圖3中所示。每一記憶體胞MC包含一儲存電晶體 QS，其中電晶體QS之閘極作用爲儲存節點NS之電容元件 。一使用爲電荷轉移元件（亦即，SW )之寫入電晶體裝置 QW被一寫入字元線WWO啓動且被連接於儲存節點NS與一 固定電壓參考TR之間。此外，資料線DL藉由一電容CD 而被電連接至儲存電晶體QS。一讀取電容QR被連接於儲 存電晶體QS的源極與一固定電壓參考TR之間，以一讀取 字元線WRO電連接至閘極終端。 此結構可比較與圖5中所示之習知的T結構。於習知 的胞中，每一記憶體胞MC包含一儲存電晶體QS、一讀取 電晶體QR、及一寫入電晶體QW，如同此實施例所提出之 胞。然而，讀取電晶體QR被直接連接至一讀取資料線DRO 及儲存電晶體QS之汲極，儲存電晶體之源極被連接至一固 定電壓參考TR ( 0V )且閘極終端作用爲儲存節點NS，而 寫入電晶體QW連接一寫入資料線DW及儲存節點NS，當 由一連接至閘極終端之寫入字元線WWO所啓動時。 經濟部智慧財產局員工消費合作社印製 這些結構間之一差別在於習知的情況下，儲存於儲存 節點NS上之電壓被設定至寫入資料線DW之値，於存取期 間，如圖6A及6B之波形所示。有關其寫入操作，一電壓 被提呈至寫入資料線DW，在寫入字元線WWO被啓動之前 ，一高電壓（2V)以寫入一高電壓資料，及一低電壓以寫 入一低電壓資料。在寫入字元線WWO被升高超過供應電壓 (2.5V)以上之一臨限電壓Vt以後，儲存節點電壓被等化 至寫入資料線DW，接著藉由降低寫入字元線WWO以停止 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- 1295105 A7 B7 五、發明説明（9) (請先閱讀背面之注意事項再填寫本頁) 寫入電晶體QW。資料線dw被接著設定至待命狀態之電壓 (0V )。以此方式’一電壓被設定於儲存節點上以直接 正比於寫入資料線DW上所出現之電壓，於寫入字元線 WWO被啓動期間。
寫入操作’如此示範實施例中所提出之圖4A及4B中 所示，係根據如上所述之電容耦合方法，其中一寫入字元 線WWO啓動寫入電晶體Qw，其等化儲存節點nS與固定電 壓參考TR。資料線DL電壓被調整以反比於所欲的儲存節 點電壓（在寫入字元線WWO啓動之前），且被限定於其待 命電壓（在寫入操作之後）。換言之，資料線DL之高儲存 節點資料被設定於低電壓（〇V )，而其低儲存節點資料被 設定於高電壓（2V)。在儲存節點NS被等化至固定電壓參 考TR ( ΟV )之後，資料線DL被復原至待命狀態電壓（v ) 。因爲電容連接CD存在於資料線DL與儲存節點NS之間 ，其包含儲存電晶體QS之閘極-源極電容與從佈線至節點 之電容的總和，所以資料線DL上之電壓的增加將造成儲存 節點NS上之電壓的增加。因爲當寫入低位元時（如圖4A 經濟部智慧財產局員工消費合作社印製 中所示）資料線DL未改變，所以儲存節點NS保持於參考 電壓（0V )。 假如從低電壓（0V )復原至待命電壓狀態（2V )，如 圖4B中所示，則一電壓係依據Vd*cd/Ctot而被感應於儲存 節點NS上，其中Vd、Cd、Ctot係個別爲資料線上之電壓 的改變、從資料線至儲存節點之電容、及儲存節點之總電 容。例如’假如 Vd= 2V、Cd= IfF、且 Ct〇t= 2fF，貝[J V 之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公酱） -13- 1295105 A7 ______B7_ 五、發明説明（15* (請先閲讀背面之注意事項再填寫本頁) 電壓被耦合至儲存節點NS。淸楚地，達成一較高的信號邊 際（margin ) ’以資料信號線電壓之一較高的改變及信號線 至儲存節點電容CD相對於總儲存節點電容之一較高的比率 。明顯地假如隨著資料線DL被復原至其待命狀態電壓而使 儲存裝置進入導通區時，則資料線至儲存節點電容CD會增 加，因爲閘極-源極電容由於通道之導通而增加。 經濟部智慧財產局員工消費合作社印製 於此實施例之記憶體胞中，因爲資訊係由一設定於儲 存電晶體QS之閘極上的電壓所表示，所以一種足以決定此 資料之方法係感應儲存電晶體之導通的改變。一讀取操作 包含藉由啓動讀取字元線WR0以設定讀取電晶體QR於導 通區，接著感應其透過資料線DL所產生的電流或者此現象 之副產品。因爲儲存電晶體QS之導通係根據其閘極電極之 電壓，而流經胞之電流係根據所儲存資料之値。於此實施 例中，此導通係透過一連接至資料線DL之電壓感應放大器 SA而被感應。在讀取操作之前，資料線電壓被預先充電至 一設定電壓且接著使其浮動（floating )。當讀取字元線 WR0被啓動時，透過記憶體胞MC而吸引的電流造成資料 線DL之電壓位準的相應減少，其係導因於資料線上所儲存 之電荷的減少。一電壓感應放大器SA被使用以感應電壓之 此改變並產生一相應於記憶體胞MC之資訊値的數位信號。 値得注意的是此實施例中之記憶體結構的優點，其結 合第一示範實施例之寫入技術與一 3T記憶體胞結構。圖7 顯示此實施例之一 2x2陣列的記憶體，其說明藉由設定寫 入資料線爲一獨立於已寫入資料之値，則相鄰的記憶體胞 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 1295105 A7 B7 五、發明説明（1) (請先閱讀背面之注意事項再填寫本頁) 可共用此節點。鑑於習知的3T情況下，需使用分離的資料 線於相鄰的胞’’此方法藉由共用~*單一^連接與一相鄰胞 以容許記憶體胞之尺寸被減小。 此外，此技術無須字兀提局（b ο 〇 s t i n g )技術，如習知 情況所需者。於習知的情況中，藉由個別地提供Vdd ( 2V )或0V至寫入節點以而使一高及低値被寫入儲存節點。於 且入Vdd至儲存節點之情況下，對於寫入電晶體之一臨限 電壓Vt (亦即，0.5V)，一字元線電壓需被提高至Vdd + Vt (亦即，2.5V )以確保足夠的電壓轉移。對於本發明所 提出之電容耦合寫入方法，因爲寫入節點可被設定至低電 壓（0V )，所以寫入電壓可被設定以致其無須一提升電壓 (即，2V )。換言之，因爲低電壓被寫入兩種情況中，所 以寫入電壓總是維持一大於Vt之差異，即使無提高電壓電 路。因此，此記憶體可減小周邊電路之尺寸以及操作功率 ，因爲排除了高面積、高功率的字元提高電路技術。圖7 亦顯示一記憶體胞陣列於讀取、寫入、及待命狀態期間之 操作電壓的範例。此記憶體裝置之操作無須電壓提高或降 低轉換。 經濟部智慧財產局員工消費合作社印製 於此實施例之記憶體胞中，一 N通道或P通道裝置可 被使用爲儲存裝置，或者可致力於調整裝置之臨限電壓以 致其資料線至源極節點電容被增加於寫入操作期間。爲了 解釋這些情況可能有利之時機，圖8提出一更精確的胞之 電路圖。於一實際的半導體記憶體中，將存在一介於寫入 字元線WW0與儲存節點NS之間的電容CW以及一介於儲 -15- 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 __ 五、發明説明（1 存節點NS與中間節點NI之間的電容CI，此中間節點NI係 由讀取電晶體QR與儲存電晶體QS所共用。 (請先閱讀背面之注意事項再填寫本頁) 於圖9所示之寫入操作期間，在儲存節點NS電壓被等 化至寫入資料節點參考TR之後，寫入字元WW0電壓被降 低以停止寫入電晶體QW。因爲有一電容CW介於寫入字元 WW0與儲存節點NS之間，所以電壓將一方程式VW * CW/CTOT而被耦合至儲存節點，其中VW、CW、及CTOT 係個別爲字元線之電壓改變、介於字元線與儲存節點之間 的電容、以及其等於CW、CS、CD、及CI之總和的儲存節 點之總電容。於此情況下，儲存節點上之電壓係小於設若 無電容介於寫入字元WW0與儲存節點之間（圖9中之CW =0 )所預測的値。有某些情況下兩個資料値之儲存電壓太 低而無法造成儲存電晶體QS進入導通區（圖中之“大CW” )。換言之，電壓可能低於N通道儲存電晶體之臨限電壓 (圖 9 中之 Vt ( QS))。 經濟部智慧財產局員工消費合作社印製 一額外的顧慮是介於中間節點NI與儲存節點之間的電 容耦合CI。於高値資料之待命狀態下，中間節點NI將大約 於讀取資料線之値，因爲儲存電晶體QS係於導通區。然而 ，於讀取週期期間，一讀取電晶體QS被啓動則電壓將增加 。此中間節點NI之電壓增加將造成依據：Vi*Ci/Ctot之儲 存節點NS的電壓減少，其中Vi，Ci及Ctot係個別爲中間 節點上之電壓、介於中間節點與儲存節點間之電容、及儲 存節點之總電容的改變。 此操作可能造成高値狀態下之儲存節點的電壓下降低 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 於其儲存電晶體QS導通之點。於任一資料狀態下缺乏導通 時的一種解決之道係改變處理期間之儲存電晶體QS的臨限 電壓，以致其至少高値電壓足以啓動讀取電晶體QR爲導通 區。對於N通道裝置，降低儲存電晶體QS之臨限電壓可容 許裝置導通於其中一標準臨限電壓太高之情況。另一解決 之道係以P通道儲存節點取代N通道裝置。於P通道裝置 之情況下，儲存資料之較低電壓狀態將產生更多導通。因 此，由字元線降低及中間節點降低所感應的負電壓將實際 上產生一較大的導通。 此外，N通道裝置可由P通道裝置取代。於此情況下 ，字元線極性需被反轉，其造成停止時之儲存節點的電壓 增加。這些技術之結合可被考量以致其記憶體胞導通一足 夠的電流，於記憶體胞之至少一資料狀態的讀取操作期間 。綜言之，有一些情況下N通道或P通道儲存電晶體QS係 由於此處所解釋之效果而更適於此實施例或後來的實施例 ，亦即胞中之各個電容之互動阻止一種電晶體型式之足夠 的讀取操作。 經濟部智慧財產局員工消費合作社印製 圖1〇顯示具有此示範實施例之半導體記憶體的周邊電 路之一陣列架構。每一記憶體胞MC含有先前描述之3T架 構且被連接至一資料線D0。具有多重資料線及多重讀取與 寫入字元線之一記憶體胞陣列被配置於一記憶體區塊ΜΒ0 中。此外，一控制讀取WR0、WR1及寫入WW0、WW1字元 線信號之控制區塊CB被連接至記憶體胞。 此實施例之一額外組件係一差異電壓感應放大器SA， -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） 1295105 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 用以決定已存取記憶體胞中之資訊的値。放大器SA包含一 對N通道電晶體（Q3、Q4)及一對P通道電晶體（qi、q2 )於一自行復原正反器架構。此架構係一種適當的選擇， 因爲其可被製作於記憶體胞之小節距。感應放大器SA之一 額外特徵係P通道傳遞電晶體Q7及N通道傳遞電晶體Q5 ，其係從放大器SA分離記憶體胞資料線。當50- 100 mV之 小的差異信號於讀取操作期間產生於資料線之上時，則由 選擇線（SP0、SN0 )停止切斷開關Q5及Q7，且資料線D0 被分離自放大器SA。放大器接著由一分離的控制信號TS 啓動以產生一完整的擺動差異信號。 經濟部智慧財產局員工消費合作社印製 此感應放大器SA結構具有數個有利的特徵。第一個是 因爲記憶體胞中所儲存之資訊於讀取操作時不會被破壞， 而無須讀取後之一再寫入操作。因此，藉由於放大階段期 間從感應放大器分離資料線，則可預期一種更爲快速的讀 取操作，因爲放大器無須充電資料線。類似地，因爲資料 線被分離，所以不會產生一完全電壓擺動，且於預充電階 段期間，資料線需由大約100 mV來充電，不同於習知 DRAM胞中所見之半-Vdd預充電。最後，資料線電容之差 異將無可避免地造成放大器中之雜訊源。於資料放大期間 分離資料線有效地減少了此雜訊來源。 一虛擬胞結構DC亦可選擇地被包括於此實施例之記憶 體中。各胞行最好是包括單一虛擬胞DC。此胞DC產生一 信號約略於一般記憶體胞MC中所產生的兩個値之間的中途 。於記憶體胞存取期間，當讀取字元線被確定於一連接至 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18- 1295105 A7 B7 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 資料線之胞時，則一虛擬字元讀取線被確定於一連接至一 行之虛擬胞，此行之電特性係大約匹配於已被存取之記憶 體胞的行。虛擬胞DC之使用由於數個原因而顯著地改進感 應之速度。因爲一差異電壓感應器放大器SA被使用以區別 資料，所以已存取資料線之電壓需與一參考電壓比較。一 虛擬胞DC可產生一對於溫度及製程變異相當不敏感的電壓 參考。此外，N數個雜訊源被產生於存取週期期間，諸如 字元線至資料線雜訊。因爲一同等雜訊係透過虛擬胞DC而 被產生，所以利用一虛擬胞有效地消除許多這些雜訊源， 其減少感應放大器SA欲可靠地決定資料所需的時間。 此實施例中所述之記憶體最好是被組織成一種“開放資 料線”架構，其中單一字元線啓動每一其通過之行中的一胞 。如此達成較習知記憶體（其中一字元線啓動僅半數其通 過之行中的記憶體胞）中所使用之“交疊資料線”架構更高的 記憶體密度。 經濟部智慧財產局員工消費合作社印製 此實施例中之記憶體的存取及操作波形被顯示於圖1 1 中。於此範例中，連接至字元線WW0之記憶體胞被首先寫 入，接著依序讀取。圖形之下半部被劃分爲兩個區段：一 個用於高資料寫入存取（寫“ 1”）以及一個用於低資料寫入 存取（寫“0”）。些入操作係依循上述之電容耦合寫入方法 ，以其由DIN所設定之資料線D0具有相對於正被寫入電荷 之反比電壓。此外，儲存節點電容CD之一資料線被假設爲 總儲存節點電容CT0T之一半，於此範例中。因此，對於高 資料寫入存取中之2V的全資料線擺動，將於儲存節點上產 -19- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（ 生IV的信號。 於低資料寫入存取時，資料線D0被保持於高電壓而字 元線WW0脈衝傳送以將儲存節點NS電壓等化至固定參考 TR ( 0V )。因爲資料線D0電壓未改變，所以儲存節點NS 電壓在寫入操作後維持於低狀態（V )。對於高資料寫入操 作’資料線DL被降低至低狀態（〇v )。儲存節點電壓被等 化至0 (當WW0線被脈衝傳送時），接著一 V之資料線依 據電容耦合寫入方法而被儲存，當D〇線被復原至待命電壓 (2V)時。 資料係依據先前所述之程序而被讀取，其中WR0線被 啓動，其造成資料線（〇、1 )之減少，依據記憶體胞及虛 擬讀取電晶體之電導（conductance )。一旦有一適當的信 號產生於資料線之上，則傳遞電晶體Q5、Q6、Q7、Q8由 選擇信號SP0、SN0、SP1、SN1所停止，而感應放大器SA 由信號TS所啓動。最後，放大信號被讀出至DOUT終端。 此實施例中所述之記憶體亦最好是結合一種更新方法 ，其中被更新之胞列的資料被首先讀取並接著直接寫入回 胞中。最初，執行一標準讀取操作，其中讀取字元線WR0 被啓動，P通道及N通道傳遞電晶體對（Q5、Q7)被停止 ，當有一足夠的感應電壓被產生於差異感應放大器SA中時 ，而感應放大器被啓動以產生一全擺動信號。於此操作之 後，P通道及N通道傳遞電晶體Q5、Q7被停止以提供完全 放大的信號至資料線。此刻，執行一寫入操作，其中寫入 電晶體QW被啓動及停止以等化儲存節點NS以容許電容耦 ---------裝------訂------ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 20 1295105 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 合寫入發生。對於儲存在具有一 N通道儲存電晶體QS之記 憶體胞中的高電壓之情況，讀取操作將產生較低電壓資料 更高的電流，而導致較其連接至虛擬胞DC之資料線的電壓 更低的資料線電壓。因此，差異感應放大器SA將放大此信 號至低供應軌。換言之，儲存於胞中之一高電壓將產生一 低電壓於感應放大器SA中，反之亦然。假如低供應電壓被 提供至資料線且一寫入操作被執行，則一高電壓依據電容 耦合寫入方法而被再寫入至儲存節點。類似地，假如在一 寫入操作之後提供高供應電壓至資料線，則一低電壓被再 寫入至儲存節點。 經濟部智慧財產局員工消費合作社印製 以此方式，一簡單的更新操作可被執行如上所述。假 如P通道元件被使用爲記憶體胞中之儲存元件，則一低電 壓被讀取自儲存節點上之低電壓的感應放大器。因此，此 再寫入操作需包括一電壓反轉電路。爲此原因，一反相器 10可從DOUT信號被插入至DIN信號且僅於更新部分操作 以確保正確的資料極性被再寫入至胞。類似於第一個示範 實施例，有一些情況中N通道儲存電晶體可由P通道電晶 體所代替。此實施例亦嘗試另一種更新方法，而示範的額 外更新電路被描述如下。 於第二示範實施例中，依據圖1 2以提供一記憶體，其 中記憶體胞MC之結構包含三個電晶體以致其一讀取電晶體 QR被直接連接至資料線D0。此外，一寫入電晶體QW作用 爲一從固定電壓參考TR至儲存節點NS之一切換元件，且 一儲存電晶體QS被使用以致其閘極終端作用爲儲存節點 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 1295105 A7 B7 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) NS ’以其源極連接至一固定電壓參考（即，接地）而汲極 連接至讀取電晶體QR之源極區。寫入操作係根據先前所提 出之電容耦合原理，其中儲存電荷係反比於資料線，於資 料讀取操作之電荷轉移週期期間。主要差異在於其寫入週 期之電容耦合效果係產生自中間節點NI之間的電容以及儲 存節點N S之總電容，進一步描述於下。 此胞結構的優點係得自將儲存電晶體QS分離自資料線 DO。因爲儲存電晶體QS之閘極電極電壓依據記憶體胞中所 儲存之資料而改變，所以閘極至接面電容亦將改變。假如 此接面直接連接至資料線DO，如第一示範實施例，則資料 線之電容可能改變以致其差異電壓感應被干擾。於此實施 例中，一讀取電晶體QR係直接連接至資料線，其提供一恆 定位元電容至資料線，藉此潛在地致能一更健全的讀取操 作。 經濟部智慧財產局員工消費合作社印製 依據此實施例之記憶體亦具有一種交疊資料線之特徵 ，其中記憶體胞之單一行被連接至一對資料線DO、D 1以致 其資料線被電地平衡。另一較佳的特徵在於其單一字元線 僅被連接至半數其越過之胞。因此，當一字元線被啓動時 ’僅有半數其越過之資料線被啓動。如此致能差動信號發 送’其消除由於字元線之提高所造成的雜訊源並減少由於 相鄰資料線間之電容所造成的雜訊源。 設置一具有類似於第一示範實施例之結構的感應放大 器SA。此包括兩個N通道電晶體Ql、Q3及兩個P通道電 晶體Q2、Q4之一正反器對。感應放大器SA將輸出一全電 -22- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（1? (請先閱讀背面之注意事項再填寫本頁) 壓擺動至感應放大器資料線SD0、SD1，於藉由N通道電晶 體源極節點TN之降低的啓動時。以此方式，產生於兩資料 線DO、D1上之一差異信號可被放大至一全値電壓。 於此實施例中，兩個虛擬胞最好是被包括於每一行中 ，以其一虛擬胞之輸出連接至一對資料線DO、D 1之一，及 另一虛擬胞之輸出連接至一對資料線之另一。如同第二實 施例，虛擬胞DC被構成以產生一信號，其係大約介於一般 記憶體胞所產生的兩個信號之間中途。於一讀取操作期間 ，資料由已存取記憶體胞僅被提供至一對資料線DO、D1之 一。虛擬字元線DR (其係相應於連接至該對資料線之另一 的虛擬胞DC )之啓動將提供參考信號。此對資料線被提供 至差異感應放大器SA，其放大資料線上之差異至一全電壓 擺動，如先前所述。虛擬胞方式容許供每一資料線對D0、 D 1產生一足夠的參考，其導致較快的讀取操作。 寫入操作依據下列原理而進行，如由圖1 3所示之波形 所詳述。 經濟部智慧財產局員工消費合作社印製 首先，一電壓被提供至資料線D0。類似於第一示範實 施例，資料線0上之一高電壓將寫入一低電壓至儲存節點 NS，反之亦然。接著讀取電晶體QR啓動以傳遞資料線電 壓至中間節點NI。當資料線DO係於高狀態時，假如一提 高的字元讀取線WR0電壓被使用以致其字元讀取線電壓大 於或等於供應電壓Vdd (即，2V)加上電晶體臨限電壓Vt (即，0.5V )，則資料線DO之完整信號可被傳遞至中間節 點NI。否則’假如字元讀取線WR0電壓等於供應電壓Vdd 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） -23- 1295105 A7 B7 五、發明説明（
，則其轉移至中間節點電壓之電壓等於Vdd-vt (即，1.5V )° (請先閱讀背面之注意事項再填寫本頁) 此動作之後接著啓動及後續地停止寫入字元線WWO以 使儲存節點NS等化至寫入電晶體輸入之固定電壓參考。接 下來，資料線DO之電壓被回復至待命狀態。對於資料線從 0升高至Vdd ( 2V )之情況，中間節點電壓從0升高至 Vdd-Vt ( 1_5)，於其字元讀取電壓被設定於Vdd ( 2V)之 情況下。此動作依據大約Vi*Ci/Ctot之電容耦合寫入方法 以將一電壓耦合至儲存節點NS，其中Vi、Ci、及Ctot係個 別爲中間節點電壓的改變、中間節點至儲存節點電容、及 儲存節點之總電容。最後，讀取電晶體QR由讀取字元線 WR0停止，此讀取字元線WR0使胞電地分離自資料線DO。 經濟部智慧財產局員工消費合作社印製 此實施例中所述之記憶體結合一種被劃分爲兩個分離 週期之更新方法。於第一週期中，被更新之胞列的資料被 讀入一儲存暫存器LE。如此容許一類似於第一實施例中之 標準讚取週期的操作，除了在電壓被完全產生於感應放大 器SA及輸出資料線DOUT之後，資料係透過輸入TD而被 儲存於暫存器中，藉由節點TC上之資料儲存信號的啓動。 於一後續週期中，更新操作繼續以其儲存節點NS上之電壓 被完全復原。於此週期期間，儲存暫存器中所儲存之電壓 被提供至輸入資料DIN並直接透過N通道及P通道傳遞電 晶體對Q 5、Q 7而被傳遞至讀取資料線。於此資料被設定於 讀取資料線上之後，於更新下之列的寫入字元線被啓動及 停止’且接著資料線被復原至高電壓。以此方式，資料可 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 - 1295105 A7 B7 五、發明説明（2) 依據電容耦合寫入方法而被完全地更新。 (請先閲讀背面之注意事項再填寫本頁) 對於其中儲存電晶體爲P通道之情況，資料暫存器LE 須爲反轉型式。這是因爲對於P通道儲存電晶體QS，一低 信號被產生於讀取期間之資料線上，假如一高信號被提供 於寫入操作期間之資料線上時。於此情況下，儲存暫存器 LE需輸出儲存位元之一反相信號。將更新操作劃分爲兩個 週期的一優點在於其由於更新操作中斷之存取延遲可被減 少。如此提供假如有更新中斷發生時之一種較快速的存取 ，相較於其中更新週期係由一讀取操作緊接著一再寫入操 作所組成的習知案例。 經濟部智慧財產局員工消費合作社印製 圖14中所示之記憶體的第三示範實施例包括一包含儲 存電晶體QS及寫入電晶體QW之基本胞。寫入電晶體QW 之源極節點連接至一固定電壓參考TR而其汲極節點連接至 儲存電晶體QS之閘極終端，或者儲存節點NS。儲存電晶 體QS之源極節點及汲極節點被個別地連至一分離的讀取資 料線DRO及源極資料線DLO。此外，儲存電晶體QS含有一 第二閘極於儲存閘極之閘極上，此儲存閘極係連接至一分 離的讀取字元線WRO且其形成一電容元件CR於讀取字元 線與聞極終端N S之間。 此實施例中之記憶體胞使用一種類似於第一示範實施 例之陣列結構。亦即，其利用一開放的資料線架構以減小 胞尺寸，一種差異感應方法，其中一對資料線被輸入至一 差異電壓感應放大器SA，其係由兩個N通道及兩個P通道 電晶體之一正反器對所構成。感應放大器SA係藉著傳遞電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25- 1295105 A7 B7 五、發明説明（今 晶體之一通道及N通道對而分離自資料線。 (請先閱讀背面之注意事項再填寫本頁) 寫入操作依循一種類似於第一實施例所提出之電容耦 合寫入方法的方法。此程序被描述如下且說明於圖15中。 於待命狀態期間，讀取資料線DRO被保持於高電壓位準（ 2V)而源極資料線DL被保持於低電壓位準（〇V)。爲了 寫入低値，讀取資料線DRO被保持恆定而源極資料線DL 被提高至高値（V )。此操作之後由寫入字元線WWO ( V ) 啓動及停止以使儲存節點NS等化與參考電壓TR。最後， 源極電壓被降低至待命狀態之低電壓位準（0V )。於此情 況下，儲存節點NS具有（-Vs*Cs/Ctot)之感應電壓，其中 Vs，Cs及Ctot個別爲源極獻上之電壓改變、介於源極線與 儲存節點之間的電容、及儲存節點之總電容。 經濟部智慧財產局員工消費合作社印製 爲了寫入高位準（0V)，讀取資料線DR0被首先降低 至低電壓位準而源極資料線DL被保持恆定。在儲存節點 NS等化至參考節點TR ( 0V )之後，寫入電晶體QW被停止 且讀取資料線DR0被復原至待命狀態之電壓（2V )。當讀 取資料線DR0被升高時，一電壓係依據VR*CR/CT〇T而被 感應於儲存節點NS之上，其中VR、CR、及C/TOT個別爲 讀取資料線DR0上之電壓改變、介於讀取資料線DR0與儲 存節點NS之間的電容、及儲存節點NS之總電容。VR及 VS之高値以及CR對CTOT與CS對CTOT之高比率均有助 於儲存節點上之高信號邊際。 讀取操作包含提高讀取字元線WR0上之電壓（2V)。 因爲有一電容連接CR於讀取字元線WR0與儲存節點NS之 26· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（23) 間，所以將有一電壓依據VW*CW/CTOT而被感應於儲存節 點上，其中VW、CW、及CTO丁個別爲讀取字元線WR0上 之電壓改變、介於讀取字元線WR0與儲存節點NS之間的 電容、及儲存節點之總電容。因此’於讀取操作期間’儲 存電晶體QS之閘極終端上的電壓係個別由（-VS*CS+ VW* CW) /CTOT及（VR*CR + VW*CW) /CTOT提供給低電壓資料 及高電壓資料。通常，這些値被設計以致其閘極終端之電 壓僅當讀取字元線WR0被啓動時才超過儲存電晶體QS之 臨限電壓Vt。因此，僅有目前存取之胞產生一電流於讀取 存取上。 此胞結構具有相對於3T型式之較小面積的優點。此外 ，胞面積可被減小相對於習知的2T型式，因爲通至寫入電 晶體QW之輸入終端可被共用於相鄰的胞之間。類似地， 非提高寫入字元電壓可被使用如第一示範實施例，因爲來 自參考終端TR之寫入電晶體的輸入電壓可被保持低於供應 電壓至少一臨限電壓。額外應注意的是於寫入操作期間， 僅有源極或讀取資料線之一需被調整以操作一有效的記憶 體胞。換言之，於低信號之寫入期間的源極資料線之啓動 可被省略。另一方面，於高信號之讀取期間的讀取資料線 之啓動可被省略。假如源極節點被保持於一恆定電壓，則 得以共用此資料線於相鄰胞之間，進一步減小胞面積。 於依據此實施例之記憶體胞中，更新方式最好是類似 於第一示範實施例中所使用者（雖然亦可爲另一種更新方 式）。差別在於其源極資料線DL0亦需被啓動，連同讀取 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 ______ B7_ 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 資料線DR0。源極資料線驅動器使用與讀取資料線相同的 電路，亦即，一種將來自DIN線之信號傳遞至SDL0線以及 將DIN線之反相信號傳遞至SDL0線的電路。因此，d〇UT 之輸出被饋送入讀取資料線驅動器及源極資料線驅動器中 。此動作將源極資料線DL0及讀取資料線DR0均設爲相同 的電壓，於更新操作之再寫入部分期間。此外，P通道電晶 體可作用爲儲存電晶體QS’於此情況下D 0 U T之輸出需由 反相器電路IE反轉，在被傳輸至讀取資料線DR0及源極資 料線DL0驅動器之前。 經濟部智慧財產局員工消費合作社印製 第四示範實施例容許一具有如圖14中之第三實施例所 使用之相同結構的記憶體，差別在於其單一字元線WL0被 連接至寫入電晶體QW及儲存電晶體QS之第二閘極CR， 如圖16中所示。此外，儲存電晶體QS之通道型式係寫入 電晶體QW之相反型式。於此討論中，假設其寫入電晶體 QW係N通道型而儲存電晶體QS係P通道型。然而，此架 構可被反轉而不改變此實施例之精神。圖17A及17B個別 地顯示低資料寫入操作及高資料寫入操作之存取波形。爲 了簡化解釋，參考節點TR之電壓爲IV，第二閘極CR之電 容以及資料線至儲存節點SN電容均被假設爲總儲存節點電 容之四分之一。於待命狀態下，字元線WL0電壓被保持爲 某介於欲啓動任一寫入電晶體QW或讀取電晶體QR所需的 電壓之間的中間値。 一寫入操作開始以如第三示範實施例中所述之類似的 讀取資料線DR0及源極資料線DL0啓動方法。在讀取資料 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -28- 1295105 A7 _____B7____ 五、發明説明（2f (請先閲讀背面之注意事項再填寫本頁) 線DR0及源極資料線DL0被設定於適當電壓之後，字元線 WL0被升高至高電壓，其啓動寫入電晶體QW並使儲存節 點NS等化與固定電壓參考TR。在字元線WL0停止之後， 讀取及源極資料線被回復至待命狀態，其儲存一電壓値於 儲存節點NS之上。如第三實施例中，高狀態下之儲存電壓 爲 Vref+Vr*Cr/Ctot 而低狀態之電壓爲 Vi*ef-Vs*Cs/Ctot。其 値被設計以使得低電壓狀態不會啓動儲存電晶體QS。 一讀取操作開始，當讀取資料線DR0浮動且字元線 WL0電壓被降低時。儲存節點上所感應之電壓的改變爲 -Vw*Cw/Ctot。這些値被設計以使得其儲存電晶體QS進入 導通區於至少資料値之一。此刻，一電流將流經記憶體胞 ，造成讀取資料線DR0上之電壓改變。在資料已被區別之 後，讀取操作結束以將字元線WL0電壓升高至待命狀態。 於依據此實施例之記憶體胞MC中，陣列結構、感應放 大器SA、及更新方式最好是均類似於第三示範實施例之T 結構。此記憶體陣列由於使用每胞之單一字元線而達成一 小的區域尺寸。 經濟部智慧財產局員工消費合作社印製 第五示範實施例容許如圖1 8所示之一種記憶體，其中 串聯2T記憶體胞之儲存電晶體QS係以平行方式連接且利 用如第一實施例中所提出之電容耦合寫入技術。胞結構與 第三實施例中之記憶體胞的類似處在於其有一寫入電晶體 QW連接至一儲存電晶體QS之閘極電極以及一固定電壓參 考TR。類似地，儲存電晶體QS具有一第二閘極被固定約 等於第一閘極，其被使用以於讀取字元線WR0被升高時啓 29- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 ___ B7 _ 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 動胞。此記憶體與第三示範實施例的記憶體之間的主要差 別在對於一行中之胞的子集MC0，每一儲存電晶體QS之源 極終端被連接至一次源極資料線D S B。此次源極資料線於 是透過一次行存取電晶體QSL而被連接至主源極資料線DB ，當選取線SL被啓動時。 寫入操作係相同於圖19A及19B中所示之第一實施例 的操作及波形。綜言之，讀取資料線之電壓被設定爲寫入 位元之相反極性的値，而資料被設定於讀取資料線被復原 至待命電壓之後。讀取操作與第三實施例之類似處在於其 讀取字元線WR0被設定於一電壓（2V)，其透過第二閘極 連接而啓動儲存電晶體QS。此外，次行存取電晶體QSL亦 由選取線SL0所啓動以致能一通過記憶體胞之電流路徑。 此胞達成具有最小增加之2T胞的小尺寸，由於次行存取電 晶體QSL。然而，此胞克服正常2T記憶體中之可能的大漏 電流，藉由有效地於讀取操作期間減少其連接至讀取資料 線之胞數目。如此導致較快的讀取時間，因爲來自未選取 胞之電流被顯著地減少。 經濟部智慧財產局員工消費合作社印製 此記憶體利甩相同的開放資料線結構、相同的差異電 壓感應放大器SA、一虛擬胞槪念、及一類似的更新操作， 如第一實施例中所提出者。然而，第二實施例（或其他實 施例）中所提出之周邊電路及方法亦可被利用，假如情況 允許的話。此外，N通道裝置可被取代儲存電晶體QS中之 P通道裝置，若假設其來自電路中其他節點之耦合效應阻止 儲存電晶體進入導通區的話。類似地，次行存取電晶體及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -30- 1295105 A7 _ B7______ 五、發明説明（ 胞寫入電晶體可由P通道裝置及相反極性的存取信號所取 代。 (請先閲讀背面之注意事項再填寫本頁) 第六示範實施例描述如圖20中所示之一種記憶體，其 中串聯2T記憶體胞之儲存電晶體qS以串聯方式連接，其 利用如第一實施例中所提出之電容耦合寫入技術。胞結構 最好是類似地第三實施例中所提出之結構。於此記憶體中 ，次行MC0中之儲存電晶體QS係以串聯架構連接與一串 聯至下一儲存電晶體之源極的儲存電晶體之汲極。此外， 每一儲存電晶體QS具有一連接至讀取字元線WR0之第二 閘極，如同第三實施例。一寫入電晶體QW將儲存閘極連 接至一固定電壓參考TR。每一次行透過一存取電晶體QL 而被連接至主源極資料線DB，此存取電晶體QL被連接至 次行串聯中之第一儲存電晶體QSn。 經濟部智慧財產局員工消費合作社印製 以下描述寫入操作且其波形係顯示於圖21A及21B中 。於此情況下，假設其儲存電晶體QSn之儲存節點NS被寫 入。然而，此技術可應用於次行串聯中之任何儲存電晶體 。起初，一電壓被提供於讀取資料線DT上（如電容耦合方 法所指定），提供一低電壓於資料線上以寫入高電壓於儲 存節點上，且提供一高電壓於資料線上以寫入低電壓於儲 存節點上。次行中之所有胞的讀取字元線（除了目前存取 之胞的讀取字元線（WRn)以外）被設定至一電壓，其使得 相關儲存電晶體處於導通區而不管儲存節點上之電壓。此 外，存取電晶體QL至次行係由選取線SL ( 2V )所啓動。 以此方式，目前存取之儲存電晶體QSn的源極及汲極終端 -31 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 將個別於源極資料線及讀取資料線之電壓。存取胞之寫入 字元線（WWn )被啓動並接著停止以使儲存節點電壓等化 與固定電壓參考。此操作之後，源極資料線及讀取資料線 被回復至待命電壓狀態。此動作透過來自儲存電晶體Q S η 之閘極-源極及閘極-汲極電容的電容耦合以調整已存取儲存 電晶體之儲存節點上的電壓。以此方式，一資料値可被儲 存於一胞中。 讀取方法涉及升高次行中之胞的讀取字元線，其未被 存取至一點，其中電晶體處於導通區而無論其已被儲存之 資料。此外，次行存取電晶體QL被啓動以提供通過次行之 一電流路徑。已存取胞之讀取字元線（WRn )被設定至一電 壓，其中儲存電晶體QSn之導通係根據所儲存之資料。對 於儲存節點上之一高電壓，較高的電流將較低電壓資料易 於通過已存取電晶體。此電流將產生一電壓改變於資料線 上，其可由一連接至讀取資料線之電壓感應放大器SA所感 應，因而區別已儲存胞中所儲存的値。 經濟部智慧財產局員工消費合作社印製 此實施例中所描述之記憶體被組織以一種開放資料料 線架構，其利用一差異電壓感應放大器，含有一更新電路 方法、及一已提出於第一實施例（或其他裝置）中之虛擬 胞技術。此外，N通道電晶體可由P通道電晶體取代以作 爲儲存電晶體QS，假如N通道裝置無法於上述正常操作下 進入導通區的話。此技術達成較第六示範實施例之並聯型 式更小的胞面積，由於其刪除儲存電晶體之汲極及源極接 觸。然而，存取速度將由於次行電流路徑之串聯電阻而下 -32- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（巧 降。 (請先閲讀背面之注意事項再填寫本頁) 第七實施例容許如22至25所示之一種記憶體，其利 用如第一實施例中所述之T架構的薄通道電晶體。圖22顯 示由其他胞以一陣列架構所圍繞之單一胞A24的佈局。爲 了簡明之目的，圖22僅顯示直到金屬路由之接觸層的各層 。資料線A16配置以第二金屬層上之垂直方向，而共用源 極線A7配置以第一金屬層上之水平方向。圖23顯示配置 以3 X 5平衡電路陣列之1 5個胞，以一單元胞a 2 4由虛線所 界定。圖24 ( a )顯示介於A 1 0與A 11之間的橫斷面圖，而 圖24 ( b )顯示介於A1 8與A 19之間的橫斷面圖。此外， 圖25中所示之佈局圖案爲圖22中之相同圖案而減少了其 中的標記，以補充此實施例中之記憶體陣列的製造程序之 說明。 經濟部智慧財產局員工消費合作社印製 此實施例所提供之記憶體最好是包含配置有如第一實 施例之記憶體胞的相同連接關係之三個電晶體結構A21、 A22、A23。此記憶體之一特徵在於其寫入電晶體被製造於 絕緣層A8之上。N通道寫入電晶體最好是由150nm厚之矽 化物表面N型多晶矽源極A1與汲極A4區以及2nm厚之本 徵（intrinsic )矽通道區A3所製造。P型多晶矽被使用於 閘極終端A2以調整寫入電晶體之臨限電壓。N通道讀取及 儲存電晶體A12被形成自P型井區中之N型擴散且利用N 型多晶矽閘極電極。 此實施例所提供之記憶體胞的一特徵爲薄通道多晶石夕 電晶體。一種習知的記憶體胞係利用一習知的寫入電晶體 -33- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 經濟部智慧財產局員工消費合作社印製 A7 __ _ B7 _五、發明説明（30) 以將電荷轉移至一儲存節點並接著在寫入電晶體被停止後 維持此電荷。然而，此電荷並非被無限定地維持，因爲電 晶體由於數種原因而出現漏電流，例如從源極至汲極之次 臨限洩漏或是從源極或汲極至大塊區之接面洩漏。於一標 準的CMOS製程中，此通常爲10·14至10_13之等級。對於數 十毫秒之保留時間，通常需要20-3 0fF之電容元件於每一儲 存節點。於此實施例中，我們提出了 一種使用薄通道多晶 矽電晶體。 通常，多晶矽膜電晶體展現較習知電晶體更高的漏電 流。因此，使用一般多晶矽電晶體將減少記憶體胞之保留 時間。然而，使用本發明之後面實施例所提出的薄通道電 晶體之結構及處理步驟，則可使用一種具有甚低於習知大 塊或多晶矽電晶體之漏電流的薄通道電晶體。 詳細地說，藉由製造具有厚度爲2nm等級之通道，其 連接至汲極及源極區，則次臨限漏電流可被減少至1(Τί8Α。 此外，因爲此裝置被製造於絕緣層之上，所以接面洩漏被 減少至約0Α。此裝置之低洩漏特性係由於量子侷限效果， 其導因自薄的接面連接以及有效地加寬裝置之帶隙的通道 寬度。一種增進此記憶體之選擇是使用一種具有寬帶隙之 材料以進一步減少漏電流。例如，SiGe可達成與Si類似的 洩漏，即使於寬的通道厚度。藉由使用薄通道多晶矽電晶 體，則可儲存電荷於更長的週期，可能有數分鐘，其僅使 用一標準電晶體之閘極電容爲儲存電容。如此容許更簡單 的製造程序，因爲無須複雜的電容結構及昂貴的材料。此 -----------^^裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -34- 1295105 A7 __B7 _ 五、發明説明（31 ) 外，因爲電晶體提供一增益，所以於電晶體之閘極上儲存 電荷便容許更大的輸出信號及無破壞性的讀取操作，其增 加了讀取操作之速度。 (請先閲讀背面之注意事項再填寫本頁) 現在提出依據此實施例之記憶體的製造程序。使用P 型SOI政晶圓，在一犧牲氧化步驟之後，一 SiN層被堆積 。一光阻圖案被製作於將被開口成P型井區之區上，且SiN 被蝕刻。緊接此步驟之後，進行硼離子植入、淸潔抗蝕劑 、及執行氧化步驟。於此步驟中，SiN所覆蓋之區域相對地 不受氧化製程影響。在移除SiN之後，執行一 P (磷）離子 植入。然而，由先前氧化步驟所涵蓋之區域不受此植入影 響。執行一啓動退火步驟並移除所有氧化物，以暴露N井 (A9)及P井區。雖然此製程假設使用SOI晶圓（由於需 利用之各種電壓），但此假設可被輕易地調適以使得P井 區可被形成於N井區中，而達成一種所謂的“三重-井”結構 以順應此記憶體所需之各種電壓位準。 經濟部智慧財產局員工消費合作社印製 在元件分離區被形成之後，執行數個離子植入步驟以 由適當的光阻罩調整裝置之臨限電壓，接著執行一閘極氧 化步驟。爲了順應各種電壓位準，閘極厚度可被設定爲兩 個或更多位準之一。於此示範實施例中，一 5nm厚度之 SiCh閘極被使用於記憶體胞中。於此氧化步驟之後，一本 徵多晶矽層被沈積。使用一掩罩的抗鈾劑，則N型電晶體 區被植入以N型摻雜物，而P型電晶體區被植入以P型摻 雜物。此外，雖然寫入電晶體被置於N型井區之上，其多 晶矽區被植入以N型摻雜物。在抗蝕劑被移除之後，執行 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐） · 35 _ 1295105 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（32) 一擴散及有源退火製程。多晶砂被政化以減少佈線電阻’ 且閘極區之掩罩被圖案化。掩罩圖案A24最好是不被使用 於此實施例中。 此刻，寫入電晶體之源極A 6及汲極A1係由N型多晶 矽之相同層所組成。一抗鈾劑掩罩被圖案化以利形成延伸 區，其中As被植入N型電晶體中且BF2被植入P型電晶體 中。在抗鈾劑被移除後，SiCh或SiN被沈積且蝕刻被執行 以產生側壁於聞極上。抗餓劑被圖案化’ P被植入N型電 晶體區中，而BF2被植入P型電晶體區中’藉此形成高濃 度的擴散區。在l〇nm厚的Si〇2層沈積後’ 一抗蝕劑圖案（ A28)被使用以鈾刻SiCh及N型多晶砂區。於是，寫入電 晶體源極與汲極被分離且兩個區之側壁被暴露。抗鈾劑被 移除晶圓被淸潔，且非晶矽之2nm厚的層被沈積。在沈積 一額外的SiCh之5nm層後，一抗蝕劑圖案被形成以保護寫 入電晶體之通道區，且SiCh層係以HF被濕式蝕刻。抗蝕劑 層被移除且晶圓被氧化以Ch電漿，以確保弱的氧化製程。 剩餘之5nm厚的Si〇2相對地不受此製程影響。於是，寫入 電晶體之通道區被形成。SiCh之一額外的5nm層被沈積在 多晶矽之N型摻雜層的沈積以後。此層被圖案化並鈾刻以 形成寫入電晶體之閘極區。最後，一絕緣層被沈積，以容 許製造後續的接觸及互連層。 第八示範實施例容許一種記憶體，其利用如第七實施 例中及由相同的圖22至25所界定之三個電晶體記憶體胞 。電晶體及陣列被配置以如第一實施例中之記憶體胞的相 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - 36- 1295105 A7 B7 五、發明説明（33) (請先閲讀背面之注意事項再填寫本頁) 同連接關係。此記憶體之獨特特徵在於寫入電晶體A21係 一如第七實施例中所述之N通道薄通道電晶體且儲存電晶 體A23及讀取電晶體A22係P通道電晶體。P通道讀取及 儲存電晶體A12被形成自一 N型井區中之P型擴散，且利 用P型多晶矽閘極電極。 如以上參考第一實施例所解釋，藉由使用相反型式的 電晶體於寫入A21及儲存A23電晶體，則記憶體之操作邊 際可被增加。其中此記憶體使用一薄通道多晶矽電晶體作 爲寫入電晶體，藉由其限制次臨限漏電流之相同效果，則 寫入週期中之“on”電流亦被限制。因此，選擇一 N通道裝 置，因爲通常N通道電晶體具有較P通道電晶體更高的移 動率，其加速寫入程序。因此，儲存電晶體被選擇爲P通 道裝置以承受最寬的電壓邊際，如先前所解釋。另一方面 ，因爲可包括一儲存資料（在資料被寫入記憶體胞之前） 之記憶體，所以緩慢的記憶體胞寫入操作不會影響記憶體 性能。然而，記憶體讀取存取週期無法被延遲以相同方式 。爲此原因，假.如認爲讀取程序太慢，則可利用N通道儲 存電晶體及P通道寫入電晶體。 經濟部智慧財產局員工消費合作社印製 N通道電晶體常利用N型閘極電極，而P通道電晶體 常利用P型閘極電極。因此，於此實施例所使用之記憶體 胞中，儲存電晶體之P型閘極無法直接被使用爲寫入電晶 體之N型源極或汲極區。然而，對於此實施例，提議一種 方法，其中多晶矽之相同本體可被使用於儲存電晶體之閘 極以及寫入電晶體之汲極或源極。一掩罩圖案A20被包括 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -37- 1295105 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（34) 於其完成p通道電晶體之有源區的程序中。使用此掩罩， 則P型摻雜物（即，BF2)被植入其將形成讀取及儲存電晶 體之閘極電極的區中。相反地使用此掩罩，則N型摻雜物 (即，As )被植入其將形成寫入電晶體之源極及汲極的區 中。於習知的情況中，因爲PN接面區係由此操作行程，所 以通常避免此製程。然而，藉由矽化多晶矽之表面，則形 成一金屬化連接於N型與P型區之間，其容許接面效應之 忽略。 另一種方法係實體上製造分離的N型及P型多晶矽部 件並接著透過一接點以將兩者連接至一金屬互連層。使用 單一多晶矽連接之優點在於其記憶體胞面積可被減小，相 對於使用一互連層以連接分離部件的情況。此外，假如型 及P型區中之雜質的摻雜濃度夠高，則可忽略接面效應。 效果上，以一高的雜質濃度，接面區被減小且一隧穿電流 可流動於型與P型區之間。對於此現象之發生，希望兩區 有102()之摻雜濃度。另一重要的效應在於其假如儲存電晶 體之閘極區被升高至足夠高的電壓，則PN接面變爲前向偏 壓，其減少由接面所造成的電阻。另一方面，此接面電阻 可進一步減少儲存節點之洩漏率，而產生資料之較長的保 留時間。 此實施例中所容許之記憶體的製造程序已被說明於第 七示範實施例。其差異在於加入了掩罩層A24來以P型摻 雜物摻雜多晶矽於其作用爲P型裝置之閘極的區域及以N 型摻雜物摻雜於其爲多晶矽裝置之汲極及源極區的區域， (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -38- 1295105 A7 ____ B7 __ 五、發明説明（35) 如上所述。此步驟發生於多晶矽層已被沈積之後。一矽化 步驟被含入以減少多晶矽之電阻，如上所述。 (請先閲讀背面之注意事項再填寫本頁) 此實施例中所提出之記憶體亦可依據第一示範實施例 而被配置及啓動。綜言之，此記憶體可被製造以一開放的 資料線架構，其利用一差異電壓感應放大器以區別信號， 其使用一虛擬胞以產生一參考信號，及利用一更新操作， 其中資料係依據第一實施例而被讀取、反相、並接著再寫 入回至已存取的資料胞。 第九示範實施例描述一種記憶體，其利用一種如第七 實施例中所述之薄通道電晶體，於一習知的3T記憶體胞架 構中。此胞之槪略型態係顯示於圖26中，其具有一單元胞 A134包含一儲存電晶體A133 (其一節點連接至源極線 A136)、一讀取電晶體A132連接至讀取資料線A131及儲 存電晶體A133、及一寫入電晶體A135將一寫入資料線128 連接至儲存電晶體之閘極，其差異在於寫入電晶體胃# _ 薄的通道區小於或等於5nm深。此記憶體架構與上@t 實施例所提出的架構之間的差異在於其未連接至 經濟部智慧財產局員工消費合作社印製 之薄通道電晶體的汲極被連接至一分離的寫入資料，線Α12 8 ，而非讀取電晶體之源極。此記憶體由於使用薄通胃_ θ 體爲寫入元件而不同於習知的3Τ記憶體胞，而容@ ^ 寫入電晶體更長得多的保留時間，如第七實施例+ & Λ 貝肌例中所解釋 〇 此實施例之記憶體的讀取及寫入存取方法@ $胃胃 實施例所描述之習知的3τ胞結構且被說明於圖6Α & & 39 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 1295105 A7 B7 五、發明説明（36) (請先閱讀背面之注意事項再填寫本頁) 波形圖中。爲了於圖B之寫入週期期間寫入一高電壓，則 寫入資料線被充電至Vdd。爲了將Vdd之全電壓位準轉移 至儲存節點，故提供一提高的電壓至Vdd + Vt之寫入字元線 。寫入電晶體因而被啓動，以轉移一電荷，其使得儲存節 點電壓等化與寫入資料線。在高電壓被設定於儲存節點上 之後’寫入字元線被停止，且記憶體胞處於具有儲存電壓 V d d之待命狀態。爲了於圖A之寫入週期期間儲存一低電 壓於儲存節點上，寫入資料線被充電至0V。寫入電晶體由 提高的電壓寫入線啓動。再寫入電晶體被停止之後，裝置 係處於具有〇V之儲存電壓的待命狀態。 讀取週期依循如第二實施例中之記憶體胞的相同程序 ，其中讀取電晶體由讀取字元線啓動且電流流經記憶體胞 。儲存節點上之電壓改變N通道儲存電晶體之導通，造成 高値狀態之資料線電壓的較快速減少。讀取狀態結束，當 一足夠的電壓改變產生於資料線上以決定記憶體胞中之資 料値且讀取電晶體被停止時。 經濟部智慧財產局員工消費合作社印製 由此實施例所提出之記憶體最好是使用一開放資料線 結構、一差異感應放大器電路、及一虛擬胞技術，如第一 實施例中所述。此實施例中之更新技術不同於第一實施例 ，因爲儲存節點上之電壓在寫入操作後係直接正比於寫入 操作期間之資料線上的電壓。因此，需要一反相電路以將 放大器之輸出反相。此信號被輸入輸入資料緩衝器中且一 寫入操作被執行以完全更新已存取胞之資料。 第十示範實施例容許一種如圖27至29所詳述之記憶 -40 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（37) 體，其被配置以依據第一實施例之三個電晶體架構。圖28 顯示單元胞佈局（A42 )以其周圍的胞呈陣列架構。九個完 整的胞被顯示以一 3X3的架構，連同周圍胞之相鄰部件。 爲了簡明之目的，來自互連層之圖案被省略。圖29顯75 3X4之平衡的胞陣列，其單元胞（A42 )係由一虛線表示。 圖27顯示介於圖28上的點A45與A46之間的橫斷面。 此實施例中所提供之記憶體結合一 N型多晶矽寫入電 晶體A47及一型儲存電晶體A48，如同先前的實施例。然 而，介於儲存電晶體A48與讀取電晶體A49之間的位置關 係於此實施例被改變，以致其在儲存電晶體A48底下有P 型多晶矽、金屬、及N型多晶矽之一垂直堆疊結構被形成 以減少胞面積。爲了達成介於儲存電晶體與其上的多晶矽 層之間連接，一金屬層被直接沈積於P型多晶砂閘極之上 ，接著於此之上有一與N型層之直接連接。另一種方法係 使用矽化製程以取代金屬沈積。 此實施例中之記憶體的示範製造程序係取得自第七實 施例，而僅將解釋其差異。起初，電晶體被製造於一 SOI 晶圓上，如第七實施例中所述，且一絕緣層被沈積。此步 驟之後，一平坦化製程暴露了 P通道裝置上之閘極區的上 表面。假如製造程序係依據第七實施例之程序，則N井區 係高於P井區，所以NM0S裝置之閘極不會暴露。在沈積 一 N型多晶砂層之後，寫入電晶體之源極A35及汲極區 A36被圖案化並蝕刻。接著，一絕緣層被沈積，接著執行一 平坦化步驟，其暴露N型多晶砂之上表面。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I-------^-裝-- (請先閲讀背面之注意事項再填寫本頁) 、11 4 經濟部智慧財產局員工消費合作社印製 1295105 A7 B7 五、發明説明（38) (請先閲讀背面之注意事項再填寫本頁) 此刻，非晶矽之3nm厚及Si2之5nm厚的層最好是被沈 積、圖案化、及蝕刻以形成寫入電晶體之通道A43。SiCh之 一 5nm厚的層被沈積，接著沈積一 N型多晶矽層及一 W層 。其被圖案化及蝕刻以形成寫入電晶體之閘極區及寫入電 晶體字元線A44。有一特徵係使用一接點A37，其穿透寫入 電晶體源極區A36。以此方式，寫入電晶體源極區A3 6及 儲存電晶體源極區A33被同時地電連接至源極線A39。 第十一實施例提供如圖30至32中所詳述之記憶體， 其具有一包括三個依據第一實施例之電晶體結構的記憶體 胞。其差異在於使用一額外的儲存節點A50及連接至儲存 節點之電容結構A54，以達成大的儲存電荷並因而容許一具 有極長保留時間之記憶體。圖32中之結構顯示一分離的寫 入資料線A56及讀取資料線A69，然而這些均可被結合於 單一資料線中以減少胞面積。此外，儲存電晶體A67之閘 極A50被連接至一使用Ta2〇5所形成之電容元件A54的一端 。電容之另一端被直接連接至一接地節點。 經濟部智慧財產局員工消費合作社印製 對於第一實施例中之記憶體胞，儲存節點具有0.2fF之 預測電容。然而，使用Ta2〇5電容結構A54，則可實現20fF 之儲存電容。再者，假如寫入電晶體A66之通道區A51厚 度被減少至約1.5nm，則展現1〇·21Α之漏電流於某些溫度條 件之下。以此架構，欲減低儲存電荷10%預估需一個月。 此達成一種適於可攜式應用的記憶體裝置，例如，行動電 話記憶體裝置，其無須更新週期，以有效地容許一種非揮 發性記憶體裝置。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -42· 1295105 A7 ___ B7 五、發明説明（39) (請先閱讀背面之注意事項再填寫本頁) 爲了足夠地儲存資訊，寫入電晶體A66之閘極區A52 及源極區A53的電壓需被適當地固定。當與習知的SRAM 比較時，此實施例中所述之記憶體可達成一較小的胞面積 ，由於電晶體數目之減少。此外，即使電壓低如1V仍可預 期其操作，而達成一種較習知快閃記憶體或類似記憶體裝 置更低廉的非揮發性記憶體。假如使用約1 〇nm之一隧穿氧 化物層連同高電壓電晶體，則無須電壓提高電路。再者， 不同於快閃記憶體及其他非揮發性記憶體裝置，對於可執 行之寫入操作數目並無限制。 經濟部智慧財產局員工消費合作社印製 於此實施例所提出之半揮發性記憶體中，可執行一更 新操作，當電池被再充電或替換時。因爲需要一額外的電 容裝置，所以製造程序包括較先前實施例更多的步驟。然 而，此記憶體可被輕易地結合與DRAM及邏輯電路以形成 一具有非揮發性記憶體單元之完整系統。此外，因爲許多 類比及數位電路程序已包含額外的電容元件，所以此記憶 體可使用少數額外步驟而被製造。此記憶體亦可結合來自 本發明中之其他實施例的記憶體技術而被使用於相同晶粒 上。最後，雖然此實施例描述一垂直堆疊的電容當作儲存 元件，但是此記憶體可取代一埋入於矽基底中之溝槽電容 ，以佔據額外面積爲其代價。 此實施例中所提出之記憶體包含一高電阻的寫入電晶 體以達成長時間的保留時間，然而寫入時間預期爲1_6秒之 等級。此裝置將展現快速的讀取速度，由於使用習知的電 晶體爲儲存及讀取裝置。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -43- 1295105 A7 B7 五、發明説明（40) (請先閱讀背面之注意事項再填寫本頁) 第十一不範實施例描述一種依據圖3 3至3 6之記憶體 ，其利用一薄通道電晶體於第三實施例所述之2T架構中。 於此記憶體中，如圖35中所示，寫入電晶體A121係形成 自如第七實施例中所述之薄通道電晶體。圖34顯示此記憶 體之單元胞A24，以具有周圍胞之4X3架構。金屬互連層 已被省略以利解釋之簡明。圖36僅顯示電晶體及第一多晶 矽層之佈局。介於點A110與A111以及A118與A119之間 的橫斷面視圖被顯示於圖33中。儲存電晶體A1 23係形成 自一習知的N通道大塊電晶體。字元寫入線A102及字元讀 取線A125被形成於第三金屬互連層上且延伸於水平方向。 資料線A116被形成於第二金屬互連層上且延伸於垂直方向 。源極線A107被形成於第一金屬互連層上且延伸於水平方 向。 經濟部智慧財產局員工消費合作社印製 一種示範的製造程序依循如第七示範實施例之記憶體 中所提出的流程且將僅解釋其差異。此流程被依循直到多 晶矽之層被沈積，其形成薄通道寫入電晶體之閘極A104。 爲了節省處理步驟，此層最好是亦被圖案化以儲存電晶體 A123之第二閘極A112。在此多晶矽層被蝕刻且抗鈾劑被移 除之後，適當的接點及金屬層被製造於這些裝置之上。 此記憶體之操作及陣列槪圖係同等於第三實施例中所 提出之記憶體，其利用電容耦合寫入方法以儲存資料於儲 存節點上，且將不被描述於此。此記憶體擁有數項作爲揮 發性記憶體之優點。其中只有兩個電晶體被使用於單一記 憶體胞中，這些電晶體之一爲製造於絕緣層之上的薄通道 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -44- 1295105 A7 B7 五、發明説明（41) 電晶體，可實現極小的胞尺寸，最好是如習知DRAM胞~ 般小。以此方式，可實現一極高密度的記憶體。類似地， 如第七實施例中所述，薄通道電晶體具有較習知電晶體更 低的漏電流。因此，可實現一長的保留時間於一胞’其僅 使用一電晶體之閘極端當作儲存元件。如此得以減少一既 定時間內之更新操作而將導致較低功率的記憶體單元。 第十三示範實施例達成一種記憶體’其可由桌十一實 施例之圖形（圖3 3至3 6 )所顯示，且其描述一結合如第七 實施例所提出之薄通道電晶體的雙電晶體胞結構。此架構 之差異在於使用P通道電晶體爲儲存電晶體以取代N通道 裝置。於此情況下，薄通道電晶體爲N通道裝置以增加寫 入操作之速度，由聘其相對於P通道裝置之較高的電子移 動率。使用P通道儲存電晶體之優點已被詳述於第一實施 例而將不再於此贅述。 其製造程序係第八實施例與第十二實施例中所提出之 程序的組合。亦即，其製程依循第八實施例直到沈積其使 用爲薄通道電晶體之閘極終端的多晶矽層。應注意因爲P 通道儲存電晶體具有P型多晶矽閘極而N通道薄通道裝置 具有N型多晶矽源極與汲極區，所以需包括一額外的掩罩 A1 2 0及砂化步驟，類似於第八實施例。如同第八實施例， 此掩罩內之多晶砂被植入以P型慘雜物，而此掩罩以外的 多晶矽被植入以N型摻雜物。因此，相同的多晶砂部分可 被使用爲P型儲存電晶體之聞極以及N型薄通道寫入電晶 體之源極或汲極。此掩罩砂化步驟將使得儲存電晶體聞極 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ----------- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -45- 1295105 A7 _____ B7 五、發明説明（42) (請先閲讀背面之注意事項再填寫本頁) 及寫入電晶體源極得以被製造自多晶砂之一單體。其優點 在於達成小型的胞面積。類似於第十二實施例，儲存電晶 體之第二閘極可被形成自相同的多晶砂沈積層，其被使用 爲薄通道寫入電晶體之閘極。 陣列結構、感應放大器、虛擬胞、及更新方法可依據 第三實施例而被實施且將不再於此贅述。此記憶體胞之一 些優點是由於雙電晶體胞結構之小的胞尺寸、以及於某些 其中N通道儲存電晶體不足之條件下的高電壓邊際。 第十四實施例達成一種記憶體，其可由第十二實施例 之圖形（圖33至36)所顯不且描述一^種雙電晶體胞結構， 其結合如第七實施例所提出之薄通道電晶體。再者，此記 憶體被組織以一種類似於第五實施例所提出之並聯記憶體 .胞配置的方式。其佈局圖被顯示於圖34及36且介於點 A110與A111之間以及A118與A119之間的橫斷面圖被顯 示於圖33。其槪略表示被顯示於圖35。 缝濟部智慧財4局員工消費合作杜印製 此記憶體與第十二實施例之佈局與製造的差異在於其 胞被配置以次行區塊之串列，如第五實施例中所述。次行 區塊中之各胞含有一儲存電晶體，其中汲極區被連接至一 讀取資料線A116，而源極區被連接至次行源極資料線A127 。次行源極資料線因而被連接至一次行存取電晶體QSL之 汲極終端，如圖1 8中所示。以此方式，僅有一次行促成讀 取操作中之電流，如第五實施例中所述。因此，此記憶體 達成第十二實施例所提供之小面積，而稍微犧牲存取電晶 體之面積，但是其呈現一種較快速的讀取操作，因爲僅有 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _斗6 - 1295105 A7 __ B7 _ 五、發明説明（43) 次行中之未選取胞造成讀取操作期間之雜訊。 (請先閱讀背面之注意事項再填寫本頁) 其處理程序與第十二實施例相同而將不再重複於此。 此外，記憶體陣列結構、感應機構、虛擬胞槪念、及更新 方法可依據第五實施例而被使用，其係使用電容耦合寫入 方法。可對先前所提出之記憶體做出數項修改。例如，可 使用P通道儲存電晶體以取代N通道裝置。其優點及製程 改變已被說明於第十三實施例而將不再描述於此。 第十五示範實施例達成一種記憶體，其可由第十二實 施例之圖形（圖33至36 )所顯示且描述一種雙電晶體胞結 構，其結合如第七實施例所提出之薄通道電晶體。再者， 此記憶體被組織以一種類似於第六實施例所提出之串聯記 憶體胞配置的方式。其佈局圖被顯示於圖34及36且介於 點A110與A111之間以及A118與A119之間的橫斷面圖被 顯示於圖33。其槪略表示被顯示於圖35。 經濟部智慧財產局員工消費合作社印製 此記憶體與第十二實施例之佈局與製造的差異在於其 胞被配置以次行區塊之串列，如第六實施例中所述。綜言 之，每一記憶體胞之儲存電晶體QS被串聯與相鄰記憶體胞 中之儲存電晶體。此次行串列之一端上的儲存電晶體Q1被 連接至資料線而另一端上之儲存電晶體Qn被連接至一存取 電晶體QSL，其被連接至一源極資料線DL0。讀取及寫入 技術係依據第六實施例中所述之電容耦合寫入方法。此實 施例與第六實施例之間的一差別在於含入如第七實施例中 所提出之薄通道寫入電晶體。藉由含入此裝置以當作儲存 節點存取電晶體，則可增加保留時間達一千之因數，相對 本紙張尺度適用中國國家標準（CNS ) A4規格（210'〆297公釐） 1295105 A7 ___ B7_ 五、發明説明（44) 於習知的電晶體，由於其低的次臨限電流洩漏。 (請先閲讀背面之注意事項再填寫本頁) 依據此實施例之記憶體最好是使用一開放資料線結構 、一差異電壓感應放大器、一虛擬胞槪念、及一更新技術 技術，如第六實施例中所提出者，且將不再重複於此。此 外，其處理流程被描述於第十四實施例中而將不再重複於 此。此記憶體可使用P通道儲存電晶體以取代N通道裝置 ，其原因包含至少於第一實施例中所述者，而其處理方法 係提出於第八實施例中。此裝置之一些優點爲小於習知 DRAM之胞尺寸，由於缺少了串聯儲存電晶體中之汲極與源 極接點。此外，可展現較習知DRAM長得多的保留時間。 經濟部智慧財產局員工消費合作社印製 第十六示範實施例提供一種如圖37中所示之記憶體， 以致其每一胞含有四個呈標準4-T SRAM架構之電晶體。再 者，胞中之電晶體被配置以致其一傳遞電晶體Q1電連接正 資料線DT0及正儲存節點NT，當電晶體由一連接至閘極終 端之字元線W0啓動時。另一傳遞電晶體Q2電連接負資料 線DB0及負儲存節點NB，當電晶體由其連接至閘極終端之 相同字元線W0啓動時。有一儲存電晶體Q3，其源極區連 接至接地節點、其汲極區連接至正儲存節點NT及其閘極電 極連接至負儲存節點NB。最後，一儲存電晶體Q4具有一 源極區連接至接地節點、其汲極區連接至負儲存節點NB及 其閘極電極連接至正儲存節點NT。 此實施例中記憶體的差別在於其儲存電晶體Q3、Q4係 由第七實施例中所述之薄通道多晶矽電晶體來實施。使用 此架構有數項優點。如以下將解釋，此記憶體係一靜態記 -48- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 _ B7 五、發明説明（45) 憶體型式，其操作以一更新週期。因此，促成更新操作之 (請先閲讀背面之注意事項再填寫本頁) 電力耗損可被省去。因爲薄通道儲存電晶體被製造於絕緣 層之上，如第七實施例中所述，所以可實現一小的胞面積 ，其小於習知的SRAM胞高達三倍。此外，因爲薄通道儲 存電晶體展現漏電流較習知電晶體漏電流之量更低達四階 ，所以此記憶體胞損耗甚低於習知SRAM之電力，於待命 狀態下。 現在將描述一示範的存取操作。此操作適用於N通道 傳遞電晶體Ql、Q2，但使此記憶體於其傳遞電晶體爲？通 道型式時仍作用以相同的方式。於此情況下，字元線W0之 極性被反相。如圖38及38B中之波形所示，於待命狀態下 ，字元線W0被保持爲低，其將儲存節點隔離自資料線。於 其高値被儲存於胞中的情況下，一高電壓（2V )被儲存於 正儲存節點NT，而一低電壓（0V)被儲存於負儲存節點 NB。正節點上之高電壓啓動儲存電晶體Q3,其有效地保持 負節點NB於低電壓（0V)。 經濟部智慧財產局員工消費合作社印製 此操作之關鍵點是使正節點於高電壓。於此情況下， 其復原節點之機構係來自正資料線DT0之漏電流。假如從 資料線DT0經由傳遞電晶體Q1而至儲存節點NT之漏電流 高於從正儲存節點NT經由儲存電晶體Q3而至井之電荷洩 漏，則節點便自行復原。換言之，假如有電荷洩漏自高電 壓正儲存節點NT，則電荷將流自正資料線直到節點被等化 至資料線。藉由相同的標記，、對於正儲存節點上之低電壓 値，其相反亦爲真。負儲存節點NB被保持於高電壓，由於 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 49 _ 1295105 A7 B7 五、發明説明（46) 來自負資料線DB0之漏電流。因爲薄通道電晶體展現較習 知電晶體低得多的漏電流，所以此關係將可維持，並可實 現低洩漏、小面積的靜態記憶體胞。 (請先閲讀背面之注意事項再填寫本頁) 讀取及寫入存取與習知的SRAM電路、圖38A中所示 的间貝料寫入及圖38B中所不的低資料寫入相同，而將不 再詳細地描述於此。綜言之，對於高値寫入週期，一高電 壓（2V)被提供至正資料線DT0而一低電壓（〇v)被提供 至負資料線D B 0。字元線W 0被啓動，以轉移資料線上之電 壓至儲存節點NT、NB。在字元線被降低之後，資料線被復 原至高電壓待命狀態（2V )且資料被靜態地保持如先前所 述。讀取操作包含浮動字元線DTO、DBO及啓動傳遞電晶 體。從資料線透過胞以形成一電流路徑，且一差異電壓被 產生於資料線上。此差異信號係由一感應放大器（SA0 )所 區別，而資料被輸出至系統匯流排。薄通道電晶體之製造 技術被更詳細地描述於第十八實施例。 經濟部智慧財產局員工消費合作社印製 第十七示範實施例提供如圖39中所示之記憶體，以致 其每一胞含由六個電晶體，其中四個被配置以如第十六實 施例中所述之標準的四個電晶體架構，而兩個電晶體被配 置以容許胞資料之快速讀出。傳遞電晶體Ql、Q2被連接至 寫入資料線STO、SBO，而薄通道儲存電晶體Q3、Q4被配 置以致其一資料値被靜態地儲存於儲存節點NT、NB之上 。於第十六實施例中，因爲電流路徑流經薄通道儲存電晶 體，所以讀取操作可能較習知的SRAM慢得多。爲此原因 ，加入兩個電晶體以增進讀取操作速度。一讀出電晶體Q5 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -5〇 - 1295105 A7 B7 五、發明説明（47) (請先閱讀背面之注意事項再填寫本頁) 具有一連接至接地（0V)之源極區及連接至負儲存節點NB 之閘極電極。一存取電晶體Q6具有一連接至電晶體5之汲 極區的源極區、一連接至字元線〇之閘極終端及一連接至 讀取線D0之汲極區。 經濟部智慧財產局員工消費合作社印製 存取操作係類似於第十六實施例之操作而僅將解釋其 差異於此。圖40A顯示高資料存取操作而圖40B顯示低資 料存取操作。且入操作依循第十六實施例中所述之類似型 態，以相反極性之電壓提供至寫入資料線ST0、ST1，以一 高電壓（2 V )提供至高値寫入操作中之正寫入資料線及一 低電壓（0V )提供至低値寫入操作中之正寫入資料。對於 讀取操作，字元線被升高至如第十六實施例之高電壓（2V )。差異在於其讀取資料線D0上之電壓被感應而非寫入資 料線。因爲負儲存節點NB被連接至讀出電晶體Q6之閘極 ，所以電晶體係於導通狀態當負儲存節點NB具有高儲存電 壓（2V)時，而電晶體被切斷當負儲存節點NB具有低電壓 (0V )時。因爲存在一從讀取資料線通過存取及讀出電晶 體之電流路徑，所以讀取資料線上之電壓將以一由負儲存 節點NB上之電壓所決定的流率而下降。此電壓可由一連接 至讀取資料線之感應放大器所感應，而一代表記憶體胞內 容之數位信號可被產生並輸出至信號匯流排。因爲讀取及 存取電晶體係習知的型式，所以可產生大電流，而獲致較 第十六實施例可達成之更快的讀取操作。其缺點是由於額 外的資料線及額外的電晶體所造成之額外的面積。然而’ 因爲記憶體胞展現較標準SRAM低得多的漏電流，所以可 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 51 - 1295105 A7 ___ B7 五、發明説明（48) 減少電力耗損。 (請先閲讀背面之注意事項再填寫本頁) 第十八示範實施例係顯示於圖41至44。於此實施例中 ，先前實施例中所使用之薄通道寫入電晶體被提出。由於 此裝置之低洩漏特性，藉由將其結合入動態記憶體架構中 ，則可實現長的保留時間，其產生具有較習知DRAM更低 的電力耗損。配置於SRAM架構中，儲存級中之漏電流被 減少，其產生低功率的靜態記憶體裝置。爲了實現本發明 所需之低洩漏特性，利用一種薄通道層電晶體。爲了使說 明更淸楚，僅將顯示薄通道電晶體。原則上，此實施例中 所述之各種薄通道寫入電晶體可被使用爲寫入電晶體於本 發明所提出之任何實施例中。 經濟部智慧財產局員工消費合作社印製 圖41 (a)中所示之薄通道寫入電晶體被製造於N井 A77之絕緣層上。此裝置之一特徵在於其汲極及源極區被製 造自多層多晶矽，其中上層由高摻雜的N型多晶矽所組成 而下層由低摻雜的N型或本徵多晶矽所組成。3nm厚的本 徵多晶矽層形成通道區A76，而閘極終端A72被形成自一 高摻雜N型多晶矽之層。在介於源極及汲極區與通道區之 間的連接上，多晶矽之摻雜密度被減少，以避免摻雜物擴 散進入通道區，即使於後續的高溫處理步驟之下。以此方 式，避免一介於兩區之間的陡峭接面，以進一步減少裝置 之漏電流。首先沈積一輕摻雜之N型或本徵多晶矽層，接 著沈積一高摻雜之N型多晶矽層，其將作用爲電晶體之源 極及汲極區。接著沈積一非晶矽層，其形成連接源極與汲 極區之通道區。理想地，圖41 (b)中所提出之源極及汲極 -52- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 _____ B7 _ 五、發明説明（49) 結構被製造使其中摻雜物濃度從多晶矽結構之頂部至底部 逐漸地減少。 (請先閲讀背面之注意事項再填寫本頁) 圖42及43顯示另一薄通道寫入電晶體結構之製造步 驟。於此情況下，使用一 SOI晶圓以致其裝置之通道區係 由單晶矽所組成。藉由使用單晶矽於通道區以取代多晶矽 ，則此裝置不僅展現更大的“on”電流（由於增加的移動率） ，此裝置亦展現較高的次臨限係數，由於微粒邊界數目減 少所造成之較低的陷波（trap )站密度及較低的洩漏。 現在解釋此結構之製造。使用一具有50nm厚之矽層的 S〇I晶圓，執行一低能量N型摻雜離子植入，之後執行擴 散程序以使摻雜物分佈透過矽層。Si〇2層A81上之矽層 A80的表面被氧化，以形成一 Si〇2層A82 (參見圖42 ( a) )。使用一掩罩以使一光抗蝕劑層圖案化，並執行一蝕刻 步驟以形成源極、汲極及通道區。使用一分離的抗鈾劑圖 案A83以鈾刻SiCh及矽，以致存留一 l〇nm厚之矽層（參 見圖42 ( b ))。抗蝕劑被移除且暴露的矽被氧化，以留下 一 7nm厚之Si〇2層於3nm厚的通道區A84之上（參見圖43 (a )) 。N型多晶矽被沈積、圖案化、及蝕刻以形成電晶 經濟部智慧財產局員工消費合作社印製 體之閘極電極A85(參見圖43(b))。 圖44顯示另一薄通道寫入電晶體結構。圖44 ( a )顯 示一橫斷面圖，而圖44 ( b )顯示此結構之佈局。於此結構 中，寫入電晶體被垂直地製造並結合與儲存電晶體，而產 生一低面積裝置結構。儲存電晶體之閘極區A 8 6被製造於 一隔離層A94之上以致其橫越有源區A90之上。此結構同 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -53 - 1295105 A7 _____ B7 _ 五、發明説明（50) (請先閲讀背面之注意事項再填寫本頁) 時界定讀取電晶體之源極A91及汲極A92區。寫入電晶體 之源極A86及汲極A88區被形成自N型多晶矽以致其汲極 被垂直地置於源極之上。寫入電晶體之源極區A86被連接 至儲存電晶體之閘極電極A86，而汲極區A88被連接至寫 入資料線。寫入電晶體之通道區A89被形成沿著其穿越寫 入資料線之孔圖案A93的內部。 通道A89之控制電極A87被形成自P型多晶矽且透過 一接觸孔而被連接至寫入字元線。藉由使用P型多晶矽， 寫入電晶體之臨限電壓可被設定以致其漏電流爲最小當控 制電壓爲0V附近時。對於此實施例，形成一絕緣層，接著 沈積N型多晶矽。一抗鈾劑圖案被掩蔽以致其一孔A93被 蝕刻通過N型多晶矽而至儲存電晶體之閘極電極。沈積一 3· 5nm厚之非晶的多晶矽層，接著執行絕緣之沈積及結晶化 步驟。另一抗蝕劑層被圖案化並形成寫入電晶體之閘極電 極A87。寫入資料線A88被接著圖案化及鈾刻。最後，各 個接觸及互連金屬層被形成於裝置之上。 經濟部智慧財產局員工消費合作社印製 以上所述並無欲限制本發明於任何特定的材料、幾何 圖案 '或部件之定向。於本發明之範圍內可進行許多部件/ 定向之取代。此處所述之實施例僅以範例方式呈現而不應 被用以限制本發明之範圍。 雖本發明被描述以一申請案中之特定實施例，但此技 術中之一般技藝者（根據此處之教導）可產生額外的實施 例及修飾而不背離或超出所請求之發明的精神或範圍。因 此’應理解此處之圖形及說明僅藉由範例而提出以協助對 -54- 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） 1295105 A7 B7 五、發明説明（51) 本發明之瞭解，且不應被視爲限制其範圍。 圖式簡單說明 (請先閱讀背面之注意事項再填寫本頁) 爲使本發明被淸楚地瞭解及輕易地實施，將配合下歹ij 圖形以描述本發明，其中類似的數字代表相同或類似的元 件，其圖形被倂入且構成說明書之一部分，其中： 圖1係一解釋第一示範實施例之電容耦合寫入方法的 電路圖； 圖2A及2B顯示第一示範實施例之電容耦合寫入方法 的存取波形； 圖3係第一示範實施例之一 3T記憶體胞的電路圖； 圖4A及4B顯示第一示範實施例之一 3T記憶體胞的存 取波形；. 圖5顯示一習知3T記憶體胞架構之視圖； 圖6A及6B顯示習知3T記憶體胞的存取波形； 圖7係第一示範實施例之3T記憶體胞的電路圖及電壓 表； 圖8係第一示範實施例之一 3T記憶體胞的電路圖； 經濟部智慧財產局員工消費合作社印製 圖9係第一示範實施例之一 3T記憶體胞的存取波形； 圖1 〇係一半導體記憶體之電路圖； 圖11顯示一半導體記憶體之寫入及讀取存取波形； 圖12係第二示範實施例之一半導體記憶體的電路圖； 圖13顯示一半導體記憶體之寫入及讀取存取波形； 圖14係第三示範實施例之一半導體記憶體的電路圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ cc " 1295105 A7 B7 五、發明説明（52) 圖15顯示一半導體記憶體之寫入及讀取存取波形； 圖16係第四示範實施例之一半導體記憶體的電路圖； (請先閲讀背面之注意事項再填寫本頁) 圖ΠΑ及17B顯示第四示範實施例之一半導體記憶體 的寫入及讀取存取波形； 圖18係第五示範實施例之一半導體記憶體的電路圖； 圖19A及19B顯示一半導體記憶體之寫入及讀取存取 波形； 圖20係第六示範實施例之一半導體記憶體的電路圖； 圖21A及21B顯示第六示範實施例之一半導體記憶體 的寫入及讀取存取波形； 圖22顯示第七示範實施例之半導體記憶體陣列的佈局 圖案； 圖23係一半導體記憶體陣列之槪圖； 圖24A及24B係第七示範實施例之一半導體記憶體陣 列結構的橫斷面圖； 圖25顯示一半導體記憶體陣列之佈局圖案； 圖26係第九示範實施例之一半導體記憶體陣列的槪圖 經濟部智慧財產局員工消費合作社印製 圖27係第十示範實施例之一半導體記憶體陣列的橫斷 面圖； 圖28顯示一半導體記憶體陣列之佈局圖案； 圖29係半導體記憶體陣列之一槪圖； 圖30係第十一示範實施例之一半導體記憶體陣列的橫 斷面圖； -56 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1295105 A7 B7 五、發明説明（53) 圖3 1顯示一半導體記憶體陣列之佈局圖案； 圖32係一半導體記憶體陣列結構之橫斷面圖； C請先閲讀背面之注意事項存填寫本頁) 圖33A及33B係第十二示範實施例之一半導體記憶體 陣列的橫斷面圖； 圖34顯示第十二示範實施例之一半導體記憶體陣列的 佈局圖案； 圖35係一半導體記憶體陣列之一槪圖； 圖36顯示一半導體記憶體陣列之佈局圖案； 圖37係第十六示範實施例之一半導體記憶體的電路圖 圖38A及38B顯示一半導體記憶體之寫入及讀取存取 波形； 圖39係第十七示範實施例之一半導體記憶體的電路圖 圖40A及40B顯示一半導體記憶體之寫入及讀取存取 波形； 圖41A及41B係第十八示範實施例之一半導體裝置的 橫斷面圖； 經濟部智慧財產局員工消費合作杜印製 圖42A及42B係一半導體裝置之橫斷面圖； 圖43A及43B係一半導體裝置之橫斷面圖；及 圖44A及44B係一半導體裝置之橫斷面圖及佈局圖案 主要元件對照表 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 57 _ 1295105 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明（54) Ql、Q2 P通道電晶體 Q3、Q4 N通道電晶體 Q5、Q6、Q7、Q8傳遞電晶體 A1源極 A2閘極終端 A3通道區 A4汲極 A6源極 A7共用源極線 A8絕緣層 A9 N井 A12儲存電晶體 A16資料線 A 2 0掩罩圖案 A21、A22、A23三個電晶體結構 A24掩罩圖案 A28抗蝕劑圖案 A 3 3源極區 A 3 5源極 A36汲極區 A37接點 A 3 9源極線 A42單元胞 A43通道 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 58- 1295105 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明（55) A44字元線 A45, A46 黑占 A47, A48, A49 電晶體 A50儲存節點 A51通道區 A52閘極區 A53源極區 A54電容結構 A56資料線 A66電晶體 A67電晶體 A69資料線 A72閘極終端 A76通道區 A77 N 井 A80矽層 A81，A82 SiCh 層 A83抗蝕劑圖案 .A84通道區 A85閘極電極 A 8 6閘極區 A87控制電極 A 8 8汲極區 A89通道區 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -59- 1295105 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明（56) A90有源區 A91源極 A 9 2汲極 A93孔圖案 A94隔離層 A 102字元寫入線 A104閘極 A107源極線 A110, A111 點 A11 2第二閘極 A116資料線 A118, A119 點 A120掩罩 A1 2 1電晶體 A123電晶體 A125字元讀取線 A127資料線 A128資料線 A131資料線 A132, A133, A135 電晶體 A1 3 4單元胞 A 1 3 6源極線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 6〇 _

Claims (1)

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六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 第9 1 1 325 12號專利申請案 中文申請專利範圍修正本 民國9 6年7月26日修正 1·一種記憶體元件，包含·· 多數字元線； 多數資料線；及 位於字元線與資料線之交叉處的記憶體胞，每一記憶 體胞包含： 第一開關元件；及 第一電容元件，其中第一電容元件之第一終端係電連 接至第一開關元件之第一終端於一儲存節點上及連接至參 考電位之第一電容元件的第二終端，其中該第一開關元件 得以根據該等資料線之一的電壓以將電荷轉移至電荷節點 且儲存節點係藉由電容耦合而被耦合至該等資料線之該一 資料線，及 進一步其中該一資料線得以獲得至少兩個電壓値Vd 1 和Vd2，其中Vdl>Vd2 ;以及，就在對記憶體胞的寫入操 作之後’當資料線之電壓爲V d 1時則由儲存節點上之儲存 電荷所界定的電壓爲Vsl，及當資料線之電壓爲vd2時則 由儲存節點上之儲存電荷所界定的電壓爲Vs2,且其中Vsl 小於Vs2。 2·如申請專利範圍第1項之記憶體元件，其中未連接至 儲存節點之開關兀件的第二終端係電連接至一共同電壓參 考0 請 先 聞 Λ 之 注 I 旁 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-j 1295105 H C8 D8 六、申請專利範圍2 3 ·如申請專利範圍第1項之記憶體兀件，其中未連接至 儲存節點之開關元件的第二終端係電連接至一寫入資料線 〇 4 ·如申請專利範圍第1項之記憶體元件’其中開關元件 包含一寫入電晶體以致其該寫入電晶體之任一源極或汲極 係電連接至儲存節點。 5. 如申請專利範圍第4項之記憶體元件’其中寫入電晶 體之閘極電極係電連接至一寫入字元線。 6. 如申請專利範圍第1項之記憶體元件’其中該第一電 容元件係一儲存電晶體而第一電容元件之第一終端係儲存 電晶體之閘極電極。 7 ·如申請專利範圍第6項之記憶體元件，其中儲存於記 憶體胞中之資訊可由一部分地回應於儲存電晶體之汲極至 源極導通的機構所區別。 8 ·如申請專利範圍第6項之記憶體兀件’其中儲存電晶 體之源極或汲極係電連接至一讀取資料線。 9·如申請專利範圍第6項之記憶體元件，其中儲存電晶 體之源極或汲極係電連接至一共同電壓參考。 1 0.如申請專利範圍第6項之記憶體元件，其中記憶體 胞進一步包含一讀取電晶體，其中儲存電晶體之源極或汲 極係電連接至讀取電晶體之源極或汲極。 1 1.如申請專利範圍第1 0項之記憶體元件，其中未連接 至儲存電晶體之源極或汲極的讀取電晶體之源極或汲極係 連接至一讀取資料線。 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）-2 - ------------ (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 1295105 六、申請專利範圍3 (請先聞部背面之注意事項再填寫本頁) 12. 如申請專利範圍第10項之記憶體元件，其中未連接 至儲存電晶體之源極或汲極的讀取電晶體之源極或汲極係 連接至一共同電壓參考。 13. 如申請專利範圍第10項之記憶體元件，其中讀取電 晶體之閘極電極係電連接至一讀取字元線。 14. 如申請專利範圍第13項之記憶體元件，其中未連接 至儲存電晶體之源極或汲極的讀取電晶體之源極或汲極係 連接至一共同電壓參考，及 其中未連接至讀取電晶體之源極或汲極的儲存電晶體 之源極或汲極係連接至一資料線。 15. 如申請專利範圍第13項之記憶體元件，其中未連接 至儲存電晶體之源極或汲極的讀取電晶體之源極或汲極係 連接至一資料線，及 其中未連接至讀取電晶體之源極或汲極的儲存電晶體 之源極或汲極係電連接至一共同電壓參考。 經濟部智慧財產局員工消費合作社印製 1 6.如申請專利範圍第1 3項之記憶體元件，其中開關元 件包含一寫入電晶體，該寫入電晶體之源極或汲極係電連 接至儲存節點。 17·如申請專利範圍第16項之記憶體元件，其中未電連 接至儲存節點之該寫入電晶體的源極或汲極係電連接至一 固定電壓參考。 18·如申請專利範圍第16項之記憶體元件，其中該寫入 電晶體之閘極係連接至一寫入字元線，而寫入字元線與讀 取字元線被連接。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-3 - A8 B8 C8 D8 1295105 六、申請專利範圍4 1 9 .如申請專利範圍第6項之記憶體元件，其中該記憶 體胞進一步包含一存取電容元件，其中該存取電容元件之 一終端係電連接至儲存節點。 20.如申請專利範圍第1 9項之記憶體元件’其中存取電 容元件之第二終端係連接至一讀取字元線。 2 1 .如申請專利範圍第20項之記憶體元件’其中儲存節 點上所保持之資訊可藉由啓動讀取字元線及測量儲存電晶 體之汲極至源極電導而被部分地區別° 22 ·如申請專利範圍第1 9項之記憶體元件，其中開關元 件包含一電晶體，此電晶體具有一摻雜以相反於儲存電晶 體之通道。 23 .如申請專利範圍第1項之記憶體元件’其中記憶體 胞進一步包含一存取電容元件，其中該存取電容元件之一 終端係電連接至儲存節點。 24.如申請專利範圍第23項之記憶體元件，其中存取電 容元件之第二終端係連接至一讀取字元線。 25·如申請專利範圍第1項之記憶體元件，其中多數資 料線被配置以多數資料線對，且記憶體胞被配置以使得多 數資料線係電平衡的。 26.如申請專利範圍第25項之記憶體元件，進一步包含 多數得以執行各對資料線之差異放大的感應放大器。 27·如申請專利範圍第26項之記憶體元件，進一步包含 多數預充電電路，各分配給每一該等感應放大器，其中各 該等感應放大器包含呈耦合CMOS邏輯反向架構之兩個 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-4 - ------------ (請先聞讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 1295105 A8 B8 C8 D8 六、申請專利範圍5 PMOS及兩個NMOS電晶體，以產生感應放大。 28·如申請專利範圍第27項之記憶體元件，進一步包含 多數虛擬胞，其中各對資料線具有一連接的虛擬胞， 其中虛擬胞係連接至其未連接至由讀取操作所存取之 記憶體胞的資料線對之資料線，且進一步其中虛擬胞輸出 一近乎該兩個資料線電壓之中間的電壓。 29·如申請專利範圍第1項之記憶體元件，進一步包含 至少一供執行信號放大之感應放大器，其中該感應放大器 被設置以致其放大器之兩個輸入終端係電連接至兩個單一 端的資料線。 3 0.如申請專利範圍第29項之記憶體元件，進一步包含 多數虛擬胞，其中各單一端的資料線具有一連接的虛擬胞 進一步其中（於一讀取操作期間）未連接至由讀取操 作所存取之記憶體胞而卻連接至相同感應放大器的虛擬胞 係連接至其被連接至感應放大器之資料線對的資料線，且 進一步其中虛擬胞輸出一近乎該兩個資料線電壓之中間的 電壓。 3 1.如申請專利範圍第1項之記憶體元件，其中提供一 更新操作以復原儲存節點上所儲存之記憶體胞的資訊。 32.如申請專利範圍第1項之記憶體元件，其中開關元 件包含一具有源極及汲極區之半導體裝置寫入元件，其源 極及汲極區係以由一通道所連接之金屬或半導體材料來製 造，此通道係由位於絕緣膜頂部上之厚度不大於5奈米的 本紙張尺度適用中國國家操準（CNS ) A4規格（210X297公釐）-5 - ------------ (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 1295105 A8 B8 C8 D8 六、申請專利範圍6 半導體材料所形成，該通道之電壓位準係由該半導體裝置 寫入元件之閘極電極的電壓所影響。 (請先閲讀背面之注意事項再填寫本頁) 33·如申請專利範圍第32項之記憶體元件，其中該第一 電容元件包含一儲存電晶體，其中該儲存電晶體之閘極終 端係儲存節點。 34·如申請專利範圍第33項之記憶體元件，其中該記憶 體胞進一步包含一存取電容元件，其中該存取電容元件之 一終端係耦合至儲存節點。 3 5.如申請專利範圍第34項之記憶體元件，其中存取電 容元件之第二終端係耦合至一讀取字元線。 3 6.如申請專利範圍第35項之記憶體元件，其中該存取 電容元件之第一平板係由與半導體裝置寫入元件之源極及 汲極相同的材料層所形成。 3 7·如申請專利範圍第34項之記憶體元件，其中存取電 容元件之一終端係由儲存電晶體之閘極電極所形成。 經濟部智慧財產局員工消費合作社印製 3 8·如申請專利範圍第34項之記憶體元件，其中記憶體 胞串列中之儲存電晶體的源極或汲極區係電連接至一讀取 資料線，而相同記憶體胞串列中之儲存電晶體的其他源極 或汲極區係電連接至次資料線。 3 9·如申請專利範圍第38項之記億體元件，其中記憶體 胞進一步包含一存取記憶體以致其存取電晶體之源極或汲 極係電連接至次資料線，未連接至次資料線之存取電晶體 的源極或汲極係電連接至一源極資料線，及存取電晶體之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-6 - 1295105 A8 B8 C8 D8 六、申請專利範圍7 閘極終端係電連接至次行存取字元線。 (請先聞讀背面之注意事項再填寫本頁) 40.如申請專利範圍第34項之記憶體元件，其中記憶體 胞串列中之之儲存電晶體的源極或汲極區係電連接至該串 列中之一相鄰儲存電晶體的源極或汲極區。 41 ·如申請專利範圍第40項之記憶體元件，其中該串列 之一端上的儲存電晶體之源極或汲極區係電連接至一資料 線。 42·如申請專利範圍第40項之記憶體元件，其中記憶體 胞進一步包含一存取電晶體以致其該串列之一端上的儲存 電晶體之源極或汲極區係電連接至存取電晶體之源極或汲 極區，進一步其中未連接至儲存電晶體之存取電晶體的源 極或汲極係電連接至一源極資料線，而存取電晶體之閘極 電極係電連接至次行存取字元線。 43·—種半導體記憶體元件，包含： 多數字元線； 多數資料線對，其個別爲用以讀取資料及寫入資料之 互補資料線；及 經濟部智慧財產局員工消費合作社印製 位於字元線與資料線對之交叉處的記憶體胞，每一該 記憶體胞包含： 兩個轉移電晶體，第一轉移電晶體係負責從第一儲存 節點轉移資料至第一資料線對，而第二轉移電晶體係負責 從第二儲存節點轉移資料至第一資料線對，每一轉移電晶 體係由相同的字元線所啓動； 兩個儲存半導體裝置，其具有從其由一通道所連接之 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-7- A8 B8 C8 D8 1295105 六、申請專利範圍8 金屬或半導體材料來製造的源極區及汲極區’此通道係由 位於絕緣膜頂部上之厚度不大於5奈米的半導體材料所形 成，該通道之電壓位準係由該半導體裝置之閘極電極的電 壓所影響，進一步其中半導體裝置係以交叉耦合反轉方式 而被配置至第一及第二儲存節點。 44. 如申請專利範圍第43項之半導體記憶體元件，其中 來自儲存半導體裝置之汲極或源極的電流洩漏係小於來自 轉移電晶體之汲極或源極的電流洩漏。 45. 如申請專利範圍第44項之半導體記憶體元件，其中 一對資料線被提供以一差異信號，於讀取操作期間。 46. 如申請專利範圍第45項之半導體記憶體元件，進一 步包含一連接至各對資料線之感應放大器以致其一差異信 號可被放大以決定存取記憶體胞中之資訊。 47·如申請專利範圍第43項之半導體記憶體元件，其中 每一該記憶體胞進一步包含： 一存取電晶體，及 一讀取電晶體，其具有一閘極終端連接至儲存節點之 一、一源極或汲極區連接至一接地節點、及另一未連接至 接地節點之源極或汲極區連接至一存取電晶體之源極或汲 極區5 其中存取電晶體包含一閘極終端，其係電連接至字元 線’及另一未連接至讀取電晶體之源極或汲極區係電連接 至讀取資料線。 48·如申請專利範圍第47項之半導體記憶體元件，其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-8 - ------------ (請先閱部背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 1295105 a C8 D8 六、申請專利範圍9 一對資料線被提供以一差異信號，於讀取操作期間。 (請先聞脅背面之注意事項再填寫本頁) 49·如申請專利範圍第48項之半導體記憶體元件，其中 讀取資料線之電壓位準於一讀取操作期間被感應以決定存 取記憶體胞中所儲存之資訊値。 5 0 · —種半導體記憶體元件，包含： 多數字元線； 多數資料線；及 位於字元線與資料線之交叉處的記憶體胞，每一該記 億體胞包含： 一儲存電晶體，其具有一閘極終端電連接至儲存節點 ， 一半導體寫入裝置，其係由一電連接至儲存節點之寫 入字元線所啓動， 其中該半導體寫入裝置具有從其由一通道所連接之導體來 製造的源極區及汲極區，此通道係由位於絕緣膜頂部上之 厚度不大於5奈米的半導體材料所形成， 經濟部智慧財產局員工消費合作社印製 該導體係金屬或半導體材料，且該半導體寫入裝置之多晶 矽汲極及源極區的上部分具有較多晶矽汲極及源極區之下 部分更高的雜質濃度。 5 1·—種半導體記憶體元件，包含： 多數字元線； 多數資料線；及 位於字元線與資料線之交叉處的記憶體胞，每一該記 憶體胞包含： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-9 - 1295105 A8 B8 C8 D8 六、申請專利範圍10 一儲存電晶體，其具有一閘極終端電連接至儲存節點 ，及源極或汲極區之一連接至一預定的電位， (請先聞續背面之注意事項再填寫本頁) 一半導體寫入電晶體，其係由一電連接至儲存節點之 寫入字元線所啓動，且半導體寫入電晶體的源極或汲極區 之一係連接至資料線之一，而半導體寫入電晶體的源極或 汲極區之另一係連接至儲存節點， 其中該半導體寫入電晶體具有從其由一通道所連接之導體 來製造的源極區及汲極區，此通道係由位於絕緣膜頂部上 之厚度不大於5奈米的半導體材料所形成，及 其中半導體寫入電晶體之通道區係形成於垂直方向上以致 其半導體寫入電晶體之通道區連接儲存電晶體之閘極終端 與一垂直地置於儲存電晶體閘極終端上方之金屬或多晶矽 資料線。 52. 如申請專利範圍第5 1項之半導體記憶體元件，其 中一半導體或金屬之層被形成於垂直方向、藉由一絕緣層 而被電地分離自通道區、且作用爲寫入電晶體之閘極終端 〇 經濟部智慧財產局員工消費合作社印製 53. —種半導體記億體元件，包含： 多數字元線； 多數資料線；及 位於字元線與資料線之交叉處的記億體胞，每一記憶 體胞包含： 一儲存電晶體，其具有一閘極終端電連接至儲存節點 ，及源極或汲極區之一連接至一預定的電位， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-1〇 - 1295105 A8 B8 C8 D8 六、申請專利範圍11 (請先聞讀背面之注意事項再填寫本頁) 一讀取電晶體，其具有一閘極終端電連接至讀取字元 線、一源極或汲極區連接至儲存電晶體的該源極或汲極區 之一、及讀取電晶體的源極或汲極區之另一連接至該等資 料線之一，以及 一半導體寫入裝置，其具有一閘極終端電連接至寫入 字元線、寫入裝置的源極或汲極區之一連接至該等資料線 的第二資料線、及寫入裝置的源極或汲極區之另一連接至 儲存節點，其中該半導體寫入裝置的源極區及汲極區係由 一通道所連接之金屬或半導體材料來製造，此通道係由位 於絕緣膜頂部上之厚度不大於5奈米的半導體材料所形成 ’其中該通道之一側表面係實質上位於與該源極區及汲極 區相同的平面上，且該通道之另一側表面係位於與該源極 區及汲極區不同的平面上。 54·如申請專利範圍第53項之半導體記憶體元件，進一 步包含多數感應放大器，其中該感應放大器之一係連接至 每一資料線以於一讀取操作期間放大一信號。 經濟部智慧財產局員工消費合作社印製 55·如申請專利範圍第54項之半導體記憶體元件，其中 儲存電晶體係N通道MOS裝置。 56. 如申請專利範圍第55項之半導體記憶體元件，其中 執行一更新操作以使得其讀取資料線上之一信號被放大並 透過一傳遞電晶體而被供應至一寫入資料線，接著啓動寫 入電晶體以儲存資料。 57. 如申請專利範圍第55項之半導體記憶體元件，其中 寫入資料線與讀取資料線係經由電晶體而被結合。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-11 - 1295105 A8 B8 C8 D8 六、申請專利範圍12 (請先聞脅背面之注意事項再填寫本頁) 5 8·如申請專利範圍第57項之半導體記憶體元件，其中 更新操作被執行以使得其一資料線上之信號被放大，接著 啓動寫入電晶體以儲存資料。 59· —種半導體記憶體元件，包含： 多數字元線； 多數資料線；及 位於字元線與資料線之交叉處的記憶體胞，每一該記 憶體胞包含： 一儲存電晶體，其具有一閘極終端電連接至儲存節點 ，及源極或汲極區之一連接至一預定的電位， 一半導體寫入電晶體，其係由一電連接至儲存節點之 寫入字元線所啓動，其中半導體寫入電晶體的源極或汲極 區之一係連接至資料線之一，而半導體寫入電晶體的源極 或汲極區之另一係連接至儲存節點， 經濟部智慧財產局員工消費合作社印製 其中該半導體寫入電晶體具有從其由一通道所連接之導體 來製造的源極區及汲極區，此通道係由位於絕緣膜頂部上 之厚度不大於5奈米的半導體材料所形成，及 進一步其中該通道之第一側表面係實質上位於與該寫入電 晶體之該源極區及汲極區相同的平面上，且該通道之第二 側表面係位於與該寫入電晶體之該源極區及汲極區不同的 平面上。 60. 如申請專利範圍第59項之半導體記憶體元件，其中 該導體係金屬或半導體材料。 61. 如申請專利範圍第60項之半導體記憶體元件，其中 本紙張尺度適用中國國家摞準（CNS ) A4規格（210 X 297公釐）-12 - 1295105 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍13 電連接至儲存電晶體之閘極終端的寫入電晶體之源極或汲 極係形成自多晶矽之一單體。 62.如申請專利範圍第61項之半導體記憶體元件，其中 儲存電晶體之多晶矽閘極終端具有第一導電型雜質，而寫 入電晶體之多晶矽源極及汲極區具有與第一導電型相反型 式的第二導電型雜質。 63·如申請專利範圍第60項之半導體記憶體元件，其中 寫入電晶體之多晶矽汲極及源極區的上部分具有較多晶矽 汲極及源極區之下部分更高的雜質濃度。 64. 如申請專利範圍第6〇項之半導體記憶體元件，其中 係使用一垂直堆疊，其係由一具有某一摻雜型式之多晶矽 層、一金屬或矽化物層、及相反摻雜型式之一多晶矽層所 組成’以使得其堆疊之下部分爲儲存電晶體之閘極終端而 堆疊之上部分爲寫入電晶體之源極或汲極區。 65. 如申請專利範圍第60項之半導體記憶體元件，其中 寫入電晶體的源極或汲極之一係垂直地製造於儲存電晶體 的源極或汲極之上，及進一步其中這兩個垂直定向之終端 係藉由一介於兩終端間之接點而被電連接。 6 6· —種半導體記憶體元件，包含： 多數字元線； 多數資料線；及 位於字元線與資料線之交叉處的記憶體胞，每一該記 憶體胞包含： 一儲存電晶體，其具有一閘極終端電連接至儲存節點 請 先 聞 Λ 之 注 I 旁 本紙張尺度適用中國國家操準（CNS ) Α4規格（210 X 297公釐）_ 13 - 1295105 A8 B8 C8 D8 六、申請專利範圍14 ，及源極或汲極區之一連接至一預定的電位， 一半導體寫入裝置，其係由一電連接至寫入器裝置之 閘極終端的寫入字元線所啓動，半導體寫入裝置的源極或 汲極區之一係連接至資料線之一，而半導體寫入裝置的源 極或汲極區之另一係連接至儲存節點， 其中該半導體寫入裝置具有從其由一通道所連接之金屬或 半導體材料來製造的源極區及汲極區，此通道係由位於絕 緣膜頂部上之厚度不大於5奈米的半導體材料所形成， 其中該通道之一側表面係實質上位於與該寫入裝置之該源 極區及汲極區相同的平面上，且該通道之第二側表面係位 於與該寫入裝置之該源極區及汲極區不同的平面上； 其中一對記憶體胞之各記憶體胞係連接至一分離的資料線 ，且進一步其中個別胞中未連接至儲存節點之該對記憶體 胞之各記憶體胞的半導體寫入裝置之源極或汲極區被電連 接。 67.—種半導體記憶體胞，包含： 第一開關元件，及 第一電容元件，其中第一電容元件之第一終端係電連 接至第一開關元件之第一終端於一儲存節點上，且第一電 容元件之第二終端係連接至參考電位，其中該第一開關元 件得以根據一外部資料線之電壓而轉移電荷至儲存節點， 且儲存節點係藉由電容耦合而被耦合至該外部資料線，及 進一步其中該外部資料線得以獲得至少兩個電壓値 Vdl和Vd2，其中Vdl>Vd2 ;以及，於寫入操作至記憶髀 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐）· 14 - ------------ (請先聞·#背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 1295105 A8 B8 C8 D8 六、申請專利範圍15 (請先聞脅背面之注意事項再填寫本頁) 胞期間’當外部資料線之電壓爲Vd 1時則儲存節點上所儲 存的電荷爲Qsl ’及當外部資料線之電壓爲vd2時則儲存 節點上所儲存的電荷爲QS2，且其中qs1小於qs2， 且其中該開關元件具有從其由一通道所連接之金屬或半導 體材料來製造的源極區及汲極區，此通道係由位於絕緣膜 頂部上之厚度不大於5奈米的半導體材料所形成， 其中該通道之一側表面係實質上位於與該開關元件之該源 極區及汲極區相同的平面上，且該通道之第二側表面係位 於與該源極區及汲極區不同的平面上。 68·—種半導體記憶體元件，包含·· 多數讀取及寫入字元線； 多數讀取及寫入資料線；及 位於字元線與資料線之交叉處的記憶體胞，每一記憶 體胞包含： 一儲存電晶體，其具有一閘極終端電連接至儲存節點 ’及源極或汲極區之一連接至一預定的電位， 缝濟部智慧財產局員工消費合作社印製 一讀取電晶體，其具有一閘極終端電連接至讀取字元 線、一源極或汲極區連接至儲存電晶體的該源極或汲極區 之一、及讀取電晶體的源極或汲極區之另一連接至讀取資 料線，以及 一半導體寫入電晶體，其具有一閘極終端電連接至寫 入字元線、寫入電晶體的源極或汲極區之一連接至寫入資 料線、及寫入電晶體的源極或汲極區之另一連接至儲存節 點，其中該半導體寫入電晶體的源極區及汲極區係由一通 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-15 - A8 B8 C8 D8 1295105 六、申請專利範圍16 (請先閱讀背面之注意事項再填寫本頁) 道所連接之金屬或半導體材料來製造，此通道係由位於絕 緣膜頂部上之厚度不大於5奈米的半導體材料所形成，其 中該通道之一側表面係實質上位於與該寫入電晶體之該源 極區及汲極區相同的平面上，且該通道之第二側表面係位 於與該寫入電晶體之該源極區及汲極區不同的平面上。 69. 如申請專利範圍第68項之半導體記憶體元件，進一 步包含多數感應放大器，其中該感應放大器之一係連接至 每一讀取資料線以於一讀取操作期間放大一信號。 70. —種半導體記憶體，包含： 多數記憶體胞，其各包含一儲存電晶體及一半導體寫 入裝置； 多數字元線，其係耦合至該多數記憶體胞並控制該多 數記憶體胞； 多數資料線，其係耦合至該多數記憶體胞並由該多數 記憶體胞供應一資料信號； 其中該儲存電晶體具有一閘極終端電耦合至一儲存節 點， 經濟部智慧財產局員工消費合作社印製 其中該半導體寫入裝置具有一源極區及一汲極區並供 應一資訊電壓至該儲存節點， 其中該半導體寫入裝置之源極及汲極係由以半導體材 料來形成之通道所連接之金屬或半導體材料所形成， 其中該半導體寫入裝置之該源極區及該汲極區的厚度 係大於該半導體寫入裝置之該通道的厚度；及 進一步其中該半導體寫入裝置之該通道的厚度係不大 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-16 - 1295105 Α8 Β8 C8 D8 六、申請專利範圍17 於5奈米。 7 1 ·如申請專利範圍第7〇項之半導體記憶體， (請先閱讀背面之注意事項再填寫本頁) 其中該多數資料線包含多數讀取資料線及多數寫入資 料線， 其中該多數目賈取資料線係由該多數記憶體胞供應該畜 料信號，及 其中該多數寫入資料線係供應該資訊電壓至該多數記 憶體胞。 72·如申請專利範圍第71項之半導體記憶體， 其中每一該多數記憶體胞進一步具有一讀取電晶體， 其中該讀取電晶體的源極或汲極之一係親合至該多數 讀取資料線之一， 其中該讀取電晶體的源極或汲極之另一係稱合至該儲 存電晶體的源極或汲極之一，及 其中該儲存電晶體的源極或汲極之另一係耦合至一預 定的電壓。 73 .如申請專利範圍第72項之半導體記憶體， 經濟部智慧財產局員工消費合作社印製 其中該多數字元線包含多數讀取字元線及多數寫入字 元線， 其中該半導體寫入裝置之閘極係耦合至該多數寫入字 元線之一， 其中該讀取電晶體之閘極係耦合至該多數讀取字元線 之一° 74.—種半導體記憶體，包含： 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-17 - Α8 Β8 C8 D8 1295105 κ、申請專利範圍18 多數讀取資料線； 多數寫入資料線；及 (請先閱脅背面之注意事項再填寫本頁) 多數記憶體胞，其係耦合至該多數讀取資料線及該多 數寫入資料線； 其中每一該多數記憶體胞包含一儲存電晶體、一讀取 電晶體、及一寫入電晶體， 其中該寫入電晶體之源極及汲極係耦合於該多數寫入 資料線之一與該儲存電晶體的閘極之間， 其中該讀取電晶體之源極及汲極係耦合於該儲存電晶 體的源極或汲極之一與該多數讀取資料線之一之間， 其中該儲存電晶體之源極及汲極係耦合於該讀取電晶 體的源極或汲極之一與一預定的電壓之間， 其中該寫入電晶體具有一通道，其厚度係大於該寫入 電晶體之汲極和源極的厚度，及 進一步其中該半導體寫入裝置之該通道的厚度係不大 於5奈米。 75.如申請專利範圍第74項之半導體記憶體，進一步包 經濟部智慧財產局員工消費合作社印製 含： 多數讀取字元線； 多數寫入字元線； 其中該讀取電晶體之閘極係耦合至該多數讀取字元線 之一，及 其中該寫入電晶體之閘極係耦合至該多數寫入字元線 之一^ ° 夺紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-18 - 1295105 έ88 C8 D8 穴、申請專利範圍19 76.如申請專利範圍第74項之半導體記憶體， 其中該儲存電晶體係N通道MOS裝置。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-19 - 1295105 (一） 、本案指定代表圖為：第3圖 (二） 、本代表圖之元件代表符號簡單說明： M C 記憶體胞 S A 放大器 CD 儲存節點電容 Q R 讀取電晶體 Q W 寫入電晶體 Q S 儲存電晶體 T R 固定電壓參考 D L 資料線 WW〇 寫入字元線 W R〇 讀取字元線 WW n 寫入字元線 W R n 讀取字元線
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