JP2004014094A

JP2004014094A - 半導体メモリ素子

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Publication number: JP2004014094A
Application number: JP2003033112A
Authority: JP
Inventors: Bryan Atwood; ブライアン・アトウッド; Kazuo Yano; 矢野　和男; Tomoyuki Ishii; 石井　智之; Taro Osabe; 長部　太郎; Kazumasa Yanagisawa; 柳沢　一正; Takeshi Sakata; 阪田　健
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-06-11
Filing date: 2003-02-12
Publication date: 2004-01-15
Also published as: US6787835B2; US20040164326A1; TWI295105B; US6949782B2; US20030227041A1; US20050237786A1; KR20030095182A; TW200308077A

Abstract

【課題】
ＤＲＡＭにおける小面積利得セル・メモリ技術を用いたセルの大きさが、ＤＲＡＭと比べて大きすぎるという問題がある。これは追加のトランジスタまたは配線に使う空間で使用される余分な面積によるものである。さらに、利得セル技術は、保存容量が小さいことによる保持時間の短さと漏れ電流の大きいという問題が挙げられる。
【解決手段】
本発明によれば、隣接するセルの間で基準ノードを共有することにより、半導体メモリ・セルを小さい表面積で実現できる。さらに、定電圧がストレージ・ノードに書き込まれるので、ワード線用に電圧ブースト回路を追加する必要がなくなり、メモリアレイの周辺回路で必要な面積を減少できる。また、この種のメモリ・セルは、容量素子を追加してリテンション時間を増加できる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリに係り、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関するもので、さらに詳しくは、本発明は高密度低電力半導体メモリ用の一連のセル構造、構成、活性化方式に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭメモリ・セルは１個のトランジスタと１個のコンデンサで構成され（これを１Ｔ１Ｃ構造と呼ぶ）高いビット密度が要求される場合、半導体メモリとして一般に使用されている。この技術は幾つかの欠点がありデバイス寸法が小さくなるにつれ大幅に複雑化する。もっとも注目すべきは、ＤＲＡＭセルが内部利得を持たないため、大容量素子（〜３０ｆＦ）を各セルに製造して充分に検出できる程度に大きな電荷を蓄える必要がある。そのため複雑なコンデンサ構造と高価な材料を使用して充分な容量のデバイスを製造する必要があり、製造が高価になり標準論理回路プロセスと非互換になる。
【０００３】
これらの制約に応えて、小面積利得セル・メモリ技術が提案された。これらは２個または３個のトランジスタセルで構成し電荷は読み出しトランジスタの導通が変化するような方法で保存し、内部利得を提供する（例えば、特許文献１または２を参照）。しかし、これらの技術が広く受け入れられるのを妨げるような様々な問題を示している。問題の中でも、セルの大きさがＤＲＡＭと比べて大きすぎる。これは追加のトランジスタまたは配線に使う空間で使用される余分な面積による。たとえば、多くのセルで、２本のデータ線と２本のワード線が必要で、セルサイズが線ピッチの２倍に制限される。
【０００４】
利得セル技術が示す他の問題としては保存容量が小さいことによる保持時間の短さと漏れ電流の大きいことが挙げられる（例えば、特許文献３または４を参照）。さらに、駆動検出方式が従来のＤＲＡＭメモリに使われている方式よりも複雑になることが多い。マルチトランジスタ利得セルには複雑な製造プロセスが必要で、これによりＤＲＡＭの代用としての利用の可能性が減少する。
【０００５】
【特許文献１】
特開平５−２４３５２２号公報
【特許文献２】
特開２００１−２８２５８８号公報
【特許文献３】
特開昭６２−２２６４９４号公報
【特許文献４】
特開２０００−２６９４５７号公報
【０００６】
【発明が解決しようとする課題】
上記の従来技術で述べたように、従来のＤＲＡＭメモリ・セルの１Ｔ１Ｃ構造は、デバイス寸法が小さくなるにつれ大幅に複雑化すると言う問題がある。これらの制約に応えて、これらは２個または３個のトランジスタセルで構成し電荷は読み出しトランジスタの導通が変化するような方法で保存し、内部利得を提供する小面積利得セル・メモリ技術が提案された。しかし、この技術においても、セルの大きさがＤＲＡＭと比べて大きすぎるという問題がある。これは追加のトランジスタまたは配線に使う空間で使用される余分な面積によるものである。さらに、利得セル技術は、保存容量が小さいことによる保持時間の短さと漏れ電流の大きいという問題が挙げられる。
【０００７】
本発明は、少なくとも一つの好適実施例において、複数のメモリ・セルを含み、各々が利得セル構造を含むメモリを提供することを目的とする。さらに、本発明は方法を書き込む方法を含み、ストレージ・ノードに保存された電荷がデータ線の電圧と逆比例の関係を有する。従来のメモリではストレージ・ノードは書き込みデータ線へ書き込みトランジスタ経由で接続されるが、本発明の方法ではノードが通常書き込みデータ線に接続され一定の基準電圧に固定される。この場合、情報の状態とは関係なく一定電圧がストレージ・ノードに書き込まれる。
【０００８】
さらに、データ線とストレージ・ノード間の容量（キャパシタンス）はセルへ情報を書き込むのに利用される。このデータ線の電圧が書き込み動作中の情報を決定する。書き込みワード線を活性化する前、データ線は希望する保存電圧値とは逆の関係に設定される。ワード線がこのあとで活性化されて電荷がストレージ・ノードへ転送され基準ノードの一定電圧と等価化される。ワード線が非活性化された後、基準電圧ノードからストレージ・ノードを遮断し、データ線をスタンバイ状態の電圧に復帰させる。このデータ線電圧での電荷がデータ線とストレージ・ノードの間の容量的関係のためストレージ・ノードに対する電荷を発生させ、情報がセルに保存される。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、半導体メモリ・セルは隣接するセルの間で基準ノードを共有することにより小さい表面積を実現できる。さらに、定電圧がストレージ・ノードに書き込まれるので、ワード線用に電圧ブースト回路を追加する必要がなくなり、メモリアレイの周辺回路で必要な面積が減少する。この技術は本発明にしたがって提示される幾つかの２Ｔおよび３Ｔメモリ・セル構造で使用される。
【００１０】
さらに、本発明の少なくとも一つの実施例によれば、薄型チャンネル・トランジスタを備える内部利得ありのメモリ・セルがストレージ・ノードへの電荷転送素子として使用される。この薄型チャンネル・トランジスタは幾つかの方法で製造できるが、５ナノメートルと等しいかそれ以下の厚みのチャンネル領域を持つように画成する。薄型チャンネル・トランジスタはソース・ドレイン間の漏れ電流が１０のマイナス１６乗アンペアを越えないことが特徴である。このデバイスでは、３Ｔ（３トランジスタ）メモリ・セルを製造すると従来のセルの１００倍を越える保持時間（リテンション時間）が得られ、低電力ダイナミック・メモリとして３Ｔセルを適当な解決策にすることができる。
【００１１】
本発明によれば、メモリ・セルは定電圧基準ノード書き込み方法と薄型チャンネル電荷転送トランジスタを組み合わせて高密度低電力ダイナミック・メモリを実現するメモリが提供される。このメモリ・セルはダブルゲート読み出しトランジスタのある２Ｔ構造と、ストレージ及び読み出しトランジスタが別々に各セルに含まれる３Ｔセルで製造される。さらに、２Ｔセルに由来しサブカラムに構成した直列接続のメモリ・セルを持つか、サブカラムに構成した並列接続メモリ・セルを持つメモリも提供される。
【００１２】
本発明は従来のＤＲＡＭメモリに匹敵するかこれを越える密度が得られる。また、この種のメモリ・セルは、容量素子を追加してリテンション時間を増加させるように提供される。
【００１３】
少なくとも一つの実施例において、メモリはスタティック型動作を行なう４トランジスタ（４Ｔ）構成でメモリ・セルに使用される薄型チャンネル・トランジスタを含む。メモリ・セルは２個のアクセス・トランジスタと２個の薄型チャンネル・トランジスタを交差結合自己復元構造で含むのが望ましい。データ線からバルク・トランジスタを通るソース・ドレイン間の漏れ電流はストレージ・ノードからの漏れ電流より大きく、安定なメモリを実現でき、リフレッシュ動作の必要性がない。さらに、薄型チャンネル・トランジスタはバルク・トランジスタより大幅に小さい表面積で製造でき、メモリ・セルの寸法を劇的に縮小できる。さらに別の実施例では、別々の２トランジスタ読み出し回路を各セルに含めることで４トランジスタ・セルの読み出し時間の遅さを克服する。このようにすると、低電力高速メモリ・セルができる。
【００１４】
【発明の実施の形態】
本発明の図面及び説明は、本発明を明解に理解するために必要な要素を図示する目的で簡略化してあり、同時に簡明にするために、周知と思われる他の要素は除外してある。本発明を実施するためにその他の要素が望ましいか、または必要であることは当業者には理解されよう。しかし、このような要素は当該技術において周知であって、本発明のより良い理解を助けるものではないため、このような要素の説明は本明細書では提供しない。本明細書での以下の詳細な説明は添付の図面を参照して提供する。
【００１５】
本発明の少なくとも一つの好適な実施例において、メモリ・セルは図１に示したように１個のストレージ・キャパシタＣＳにストレージ・ノードＮＳで接続してある少なくとも１個のスイッチ素子ＳＷから構成する。スイッチ素子ＳＷは定電圧基準ノードＴＲまたは書き込みデータ線のどちらかに結合される。さらに、キャパシタに蓄えられる電荷の関係が書き込みサイクルの書き込みワード線活性化区間の間にデータ線の電圧に対して逆になるような方法で、たとえばデータ線とストレージ・ノードＮＳとの間の容量結合ＣＤなどで、データ線ＤＬがセルに接続してある。
【００１６】
情報を書き込む方法は、２進値データを保存する以下のような方法で説明できる。図２ａに示してあるように低値データを書き込む場合、データ線ＤＬはデータ保存状態の間と同じ電圧に維持される。その後、書き込みワード線ＷＬ０がスイッチ素子ＳＷを作動させ電荷をストレージ・ノードＮＳへ転送できるようにして、ストレージ・ノードＮＳにかかる電圧が基準ノードＴＲの定電圧と等しくなるようにする。電荷転送スイッチＳＷはこのあとで書き込みワード線ＷＬ０経由で停止され、ストレージ・ノードＮＳの電圧が低値を表わす基準ノードの電圧Ｖ_ＴＲと等しいままになるようにする。
【００１７】
高値データ書き込み動作について図２ｂを参照して説明する。最初に、データ線ＤＬがスタンバイ状態の電圧より低い電圧にセットされる。この後、低値データ書き込み動作の場合と同様にスイッチＳＷを活性化してから停止させ、ストレージ・ノード電圧Ｖ_ＮＳを基準ノードの電圧Ｖ_ＴＲと等しくする。この時点で、データ線ＤＬはスタンバイ状態の電圧に復帰する。何らかのメカニズムたとえば、データ線ＤＬとストレージ・ノードＮＳをリンクする容量結合ＣＤが存在するため、ストレージ・ノードにかかる電圧はデータ線にかかる電圧の変化に対する何らかの比率で上昇する。
【００１８】
図１に示した図面で、ストレージ・ノードＮＳにかかる電圧はＶＴＲ＋Ｖ_ＤＬ＊ＣＤ／（ＣＳ＋ＣＤ）に等しい。ここでＶ_ＴＲ、Ｖ_ＤＬ、ＣＤ、ＣＳはそれぞれ基準ノード電圧、データ線にかかる電圧変化、データ線からストレージ・ノードへの容量、ストレージ・ノードのキャパシタンスである。このようにすると、データ線にかかる電圧が変化しなかった場合とはことなる電圧値がセルに保存される。同様に、データ線電圧とセル・ストレージ電荷の間の逆の関係が示される。これは、データ線ＤＬにかかる電圧が導電性経路を通って直接ストレージ・ノードＮＳへ転送される従来の場合とは対照的である。従来の書き込み方法では、ストレージ・ノードＮＳにかかる電圧が電荷転送フェーズの間にデータ線ＤＬにかかる電圧と比例するようにセットされるため、ストレージ・ノードにかかる電荷はデータ線にかかる電圧に直接比例する。
【００１９】
本発明により可能になる書き込み方法の一例として、図１に示した理想的な回路を考えてみると、値が１ｆＦのストレージ・キャパシタＣＳ、ストレージ・キャパシタと接地端子ＴＲ（０Ｖ）の間に接続されたスイッチＳＷ、１ｆＦのキャパシタンスＣＤを備えデータ線とストレージ・ノードＮＳの間に接続された２Ｖのスタンバイ電圧になっているデータ線ＤＬがある。低値データ書き込みの間、図２ａに図示してあるように、データ線ＤＬ電圧は２Ｖに維持されるが電荷転送スイッチＳＷは開いている。ストレージ・ノードＮＳにかかる電圧は書き込みワード線ＷＬ０が２Ｖに上昇したときに０Ｖに等しくなる。等価化の後、ワード線を０Ｖに下げ、書き込みスイッチＳＷを停止する。このようにすると、０Ｖがストレージ・キャパシタＣＳに保存される。
【００２０】
図２ｂに示したように高値データの書き込み中は、データ線ＤＬ電圧が０Ｖに下がる。スイッチＳＷが作動すると、ストレージ・ノードＮＳがもう一度ソース・ドレイン電圧と等しくなり、低値データ書き込みプロセスと同様にストレージ・キャパシタＣＳに０Ｖを保存する。この時点で、データ線ＤＬは２Ｖに復帰する。データ線ＤＬとストレージ・ノードＮＳの間の容量結合ＣＤにより次式による電圧上昇が起こる：電圧（ノード）の変化＝電圧（データ線）変化＊Ｃ（ストレージ・ノードに対するデータ線）／Ｃ（ストレージ・ノード全体）［ＶＮ＝ＶＤ＊ＣＳ／ＣＴＯＴ］。この場合、合計キャパシタンスは２ｆＦであるから、１Ｖの変化がストレージ・ノードＮＳで観察される。このようにして、低値データは０Ｖで高値データは１Ｖになる。
【００２１】
この方式では幾つかの現象が指摘されるに値する。その一つはデータ線ＤＬ電圧の下降と上昇が、アクセスされていないこのデータ線に接続してあるメモリ・セルに対してはなんの影響も与えないことである。これはデータ線ＤＬがスタンバイ電圧から偏った場合でも保存されている電荷がストレージ・ノードＮＳから移動するための経路がないことによる。別の作用は、書き込みワード線ＷＬ０に接続してある全てのメモリ・セルが同時に書き込まれることである。これはデータ線ＤＬに新しいデータ値を提示する必要があるか、またはデータ線にセルのそれまでの内容を提示して保存されているデータに対する変化を行なわないようにする必要がある。半導体メモリに関する特定の利点については以下で説明する。
【００２２】
データ線にかかる電圧の変化とは逆比例する保存電荷を持つセルに二つの別々の電圧値を保存できる基本的な書き込み動作を説明した。この動作コンセプトは、以下で「容量結合書き込み方法」と呼ぶことにするが、本発明で提示する実施例の少なくとも一つで使用される。容量結合書き込み方法はデータ線を適当な電圧値に設定してからワード線を活性化し、さらにデータ線をスタンバイ電圧レベルまで復元することにより多値データに拡張できる。このようにすると、多値データを各セルに保存でき、メモリのデータ密度を上昇させることができる。また、この動作では追加の書き込みデータ線の使用も不可能ではない。たとえば、書き込みデータ線電圧を何らかのレベルにセットして高速な書き込み時間を保証し、別のレベルにセットして長時間のデータ保持を保証することができる。読み出しデータ線の電圧レベルを調整することに加えて、書き込みデータ線の電圧レベルはある部分で読み出し動作中のストレージ・ノードのデータ値を決定することができる。この場合、高値データ書き込みサイクルの間にデータ線へ高電圧を印加し、低値データ書き込みサイクルの間にデータ線へ低電圧を印加する。
【００２３】
本発明の第１の代表的実施例では容量結合書き込み方法に基づく半導体メモリが実現可能で図３に図示してあるように単一のメモリ・セルＭＣに３個のトランジスタを含む。各々のメモリ・セルＭＣはストレージ・トランジスタＱＳを含み、ストレージ・ノードＮＳのコンデンサ素子としてトランジスタＱＳのゲートが機能する。書き込みトランジスタ・デバイスＱＷは電荷転送要素（すなわちＳＷ）として使用されるもので、書き込みワード線ＷＷ０によって作動され、ストレージ・ノードＮＳと定電圧基準ノードＴＲの間に接続される。さらに、データ線ＤＬはキャパシタＣＤによりストレージ・トランジスタＱＳへ電気的に接続してある。読み出しトランジスタＱＲはストレージ・トランジスタＱＳのソースと定電圧基準ノードＴＲの間に接続され、読み出しワード線ＷＲ０がゲート端子へ電気的に接続されている。
【００２４】
この構造は図５に示した従来の３Ｔ構造と比較できる。従来のセルでは、各メモリ・セルＭＣは本実施例に示したセルと同様にストレージ・トランジスタＱＳ、読み出しトランジスタＱＲ、書き込みトランジスタＱＷで構成される。しかし、読み出しトランジスタＱＲは読み出しデータ線ＤＲ０とストレージ・トランジスタＱＳのドレインに直結され、ストレージ・トランジスタのソースは定電圧基準ノードＴＲ（０Ｖ）へ接続され、ゲート端子がストレージ・ノードＮＳとして機能し、書き込みトランジスタＱＷはゲート端子へ接続された書き込みワード線ＷＷ０により作動された場合書き込みデータ線ＤＷとストレージ・ノードＮＳを接続する。
【００２５】
これらの構造の間の一つの相違点は、従来の場合、図６ａと図６ｂに図示してある波形のように、ストレージ・ノードＮＳに保存される電圧がアクセス中の書き込みデータ線ＤＷの値にセットされることである。書き込み動作では、電圧が書き込みデータ線ＤＷに提示されてから書き込みワード線ＷＷ０が活性化され、高電圧（２Ｖ）が高電圧データを書き込み、低電圧が低電圧データを書き込む。書き込みワード線ＷＷ０が供給電圧（２．５Ｖ）以上の一つの閾値電圧Ｖｔを越えて上昇すると、ストレージ・ノード電圧は書き込みデータ線ＤＷと等しくなり、ついで書き込みワード線ＷＷ０の電圧下降により書き込みトランジスタＱＷが停止される。書き込みデータ線ＤＷはスタンバイ状態の電圧（０Ｖ）にセットされる。このようにすると、電荷は書き込みワード線ＷＷ０が活性化している期間中に書き込みデータ線ＤＷに存在している電圧と直接比例してストレージ・ノードＮＳにセットされる。
【００２６】
図４ａと図４ｂに図示したこの代表的実施例に示したメモリでの書き込み動作は前述の容量結合方法に基づいたもので、書き込みワード線ＷＷ０が書き込みトランジスタＱＷを活性化し、ストレージ・ノードＮＳと定電圧基準ノードＴＲを等価化する。データ線ＤＬ電圧を希望のストレージ・ノード電圧に逆比例して調節してから書き込みワード線ＷＷ０の活性化を行ない、書き込み動作の後でスタンバイ電圧に復帰する。言い換えれば、データ線ＤＬは高値ストレージ・ノード・データでは低電圧（０Ｖ）にセットし、低値ストレージ・ノード・データでは高電圧（２Ｖ）にセットする。ストレージ・ノードＮＳが定電圧基準ノードＴＲ（０Ｖ）に等しくなった後、データ線ＤＬをスタンバイ状態電圧（２Ｖ）に復元する。ＣＤがデータ線ＤＬとストレージ・ノードＮＳの間に存在しストレージ・トランジスタＱＳのゲート・ソース間キャパシタンスとノードへの配線からのキャパシタンスの和を構成するので、データ線ＤＬの電圧上昇によりストレージ・ノードＮＳでの電圧の上昇が起こる。データ線ＤＬは低値ビット書き込みの場合変化しないことから、図４ａに示したように、ストレージ・ノードＮＳは基準電圧（０Ｖ）のままとなる。
【００２７】
低電圧（０Ｖ）からスタンバイ電圧状態（２Ｖ）へ復元される場合、図４ｂに示したように、電圧はＶｄ＊Ｃｄ／Ｃｔｏｔにしたがってストレージ・ノードＮＳへ誘導される。ここでＶｄ，Ｃｄ，Ｃｔｏｔはそれぞれデータ線電圧の変化、ストレージ・ノードに対するデータ線からのキャパシタンス、ストレージ・ノードの総キャパシタンスである。たとえば、Ｖｄ＝２Ｖ、Ｃｄ＝１ｆＦ、Ｃｔｏｔ＝２ｆＦとすると、１Ｖの電圧がストレージ・ノードＮＳに結合される。明らかに、データ線電圧の大きな変化と、ストレージ・ノード・キャパシタンスＣＤとストレージ・ノード総キャパシタンスに対するデータ線キャパシタンスの大きな比により、大きな信号マージンが実現される。データ線ＤＬがスタンバイ状態電圧に復帰することでストレージ・デバイスが導通領域に入った場合、データ線からストレージ・ノードへのキャパシタンスＣＤは、チャンネルの導通によりゲート・ソース間キャパシタンスが増加することで増加する。
【００２８】
本実施例のメモリ・セルでは、情報がストレージ・トランジスタＱＳのゲートにセットされた電圧で表現されるので、このデータを決定するのに充分な方法はストレージ・トランジスタの導通の変化を検出することである。読み出し動作は読み出しワード線ＷＲ０を活性化することにより読み出しトランジスタＱＲを導通領域にセットし、次にデータ線ＤＬを経由してまたはこの現象の副産物として生成された電流を検出することを含む。ストレージ・トランジスタＱＳの導通状態はゲート端子の電圧に依存するから、セルを流れる電流は保存されているデータの値により変化する。本実施例では、データ線ＤＬに接続した電圧センスアンプＳＡでこの導通状態を検出する。読み出し動作の前に、データ線電圧をセット電圧までプリチャージしてから浮動状態にする。読み出しワード線ＷＲ０を活性化すると、メモリ・セルＭＣから取り出される電流により、データ線に保存されている電荷の現象に由来するデータ線ＤＬの電圧レベルの低下が起こる。電圧センスアンプＳＡを使用してこの電圧変化を検出し、メモリ・セルＭＣの情報値に対応するデジタル信号を生成する。
【００２９】
本実施例のメモリ構造の利点は、第１の代表的実施例の書き込み技術と３Ｔメモリ・セル構造の組み合わせによることは注意すべきである。図７は本実施例のメモリの２×２アレイを示したもので、書き込みデータ線を書き込まれるデータと無関係な値にセットすることで隣接するメモリ・セルがこのノードを共有できることを示している。従来の３Ｔの例では、隣接セルに対して独立したデータ線を使用する必要があるが、本発明の方法により隣接するセルとの１本の接続を共有することでメモリ・セルの大きさを減少できる。
【００３０】
さらに、この技術は、従来の例では必要とされるワード・ブースト技術を必要としない。従来の場合、Ｖｄｄ（２Ｖ）または０Ｖを書き込みノードに提示することでそれぞれ高値及び低値がストレージ・ノードに書き込まれる。ストレージ・ノードへＶｄｄを書き込む場合、書き込みトランジスタの閾値電圧Ｖｔ（すなわち０．５Ｖ）では、ワード線電圧はＶｄｄ＋Ｖｔまでブーストする（すなわち２．５Ｖ）ことで充分な電圧転送を保証する必要がある。本発明で提供する容量結合書き込み方法では、書き込みノードが低電圧（０Ｖ）にセットできるので、ブースト電圧を必要としないように書き込み電圧をセットできる（すなわち２Ｖ）。言い換えれば、両方の場合で低電圧が書き込まれるため、書き込み電圧はブースト電圧回路なしの場合でもＶｔより大きな差を必ず維持している。したがって、メモリは大面積大電力ワード・ブースト回路技術が不必要になるので周辺回路の寸法を縮小でき、動作電力も削減できる。図７は読み出し、書き込み、スタンバイ状態でのメモリ・セル・アレイの動作電圧の例も示してある。このメモリ・デバイスの動作では電圧ブーストまたはダウンコンバートが不要である。
【００３１】
本実施例のメモリ・セルでは、Ｎチャンネル・デバイスまたはＰチャンネル・デバイスをストレージ・デバイスとして使用できる、またはデータ線からソース・ノードへの容量が書き込み動作中に増加するようにデバイスの閾値電圧を調節する努力を行なうことができる。これらの例が有益な例を説明するため、セルのさらに正確な回路図を図８に示す。実際の半導体メモリでは、書き込みワード線ＷＷ０とストレージ・ノードＮＳの間のキャパシタンスＣＷ、ならびにストレージ・ノードＮＳと読み出しトランジスタＱＲ及びストレージ・トランジスタＱＳが共有する中間ノードＮＩの間のキャパシタンスＣＩが存在する。
【００３２】
図９に示したように書き込み動作中は、ストレージ・ノードＮＳ電圧が定電圧基準ノードＴＲと等しくなってから、書き込みワード線ＷＷ０電圧を下げて書き込みトランジスタＱＷを停止する。書き込みワード線ＷＷ０とストレージ・ノードＮＳの間にはキャパシタンスＣＷが存在するので、電圧は式ＶＷ＊ＣＷ／ＣＴＯＴにしたがってストレージ・ノードへ結合される。ここでＶＷ，ＣＷ，ＣＴＯＴＯはそれぞれワード線の電圧変化、ワード線とストレージ・ノードの間のキャパシタンス、ＣＷ，ＣＳ，ＣＤ，ＣＩの総和に等しいストレージ・ノードの総キャパシタンスである。この場合、ストレージ・ノードにかかる電圧は書き込みワード線ＷＷ０とストレージ・ノードの間にキャパシタンスがない場合に予測される値より小さい（図９のキャパシタンスＣＷ＝０）。両方のデータ値で保存される電圧が低すぎてストレージ・トランジスタＱＳが導通領域に入る（図９の「大ＣＷ」）場合がある。言い換えれば、Ｎチャンネル・ストレージ・トランジスタで電圧が閾値電圧以下になることがある（図９のＶｔ（ＱＳ））。
【００３３】
さらなる注意点は中間ノードＮＩとストレージ・ノードの間の容量結合ＣＩである。高値データのスタンバイ状態では、中間ノードＮＩの電圧はおよそ読み出しデータ線の値になるが、これはストレージ・トランジスタＱＳが導通領域にあるためである。ただし読み出し期間中ストレージ読み出しトランジスタＱＳが活性化すると電圧は下降する。中間ノードＮＩでの電圧下降は式Ｖｉ＊Ｃｉ／Ｃｔｏｔにしたがいストレージ・ノードＮＳの電圧降下を引き起す。ここでＶｉ，Ｃｉ，Ｃｔｏｔはそれぞれ中間ノードでの電圧変化、中間ノードとストレージ・ノードの間のキャパシタンス、ストレージ・ノードの総キャパシタンスである。
【００３４】
この動作により高値状態にあるストレージ・ノードの電圧はストレージ・トランジスタＱＳが導通する点より下まで低下する。いずれかのデータ状態での導通が欠如している場合の解決方法の一つとしては、処理中にストレージ・トランジスタＱＳの閾値電圧を変化させ、高値電圧が少なくとも読み出しトランジスタＱＲを導通領域にまで活性化するのに充分なようにすることである。Ｎチャンネル・デバイスの場合、ストレージ・トランジスタＱＳの閾値電圧を下降させることでデバイスは標準閾値電圧が高すぎる場合に導通できるようになる。別の解決方法はＮチャンネル・デバイスをＰチャンネル・ストレージ・トランジスタに置き換えることである。Ｐチャンネル型デバイスの場合、保存されているデータの電圧状態が低い程導通が良くなる。したがって、ワード線の電圧下降と中間ノードの電圧下降で発生した負の電圧は実際には大きな導通を発生する。
【００３５】
さらに、Ｎチャンネル書き込みデバイスはＰチャンネル・デバイスに置き換えられる。この場合、ワード線の極性を反転させ、停止状態のストレージ・ノードの電圧の増加を惹起する必要がある。これらの技術の組み合わせはメモリ・セルが読み出し動作中にメモリ・セルのデータ状態の少なくとも一方について充分な電流を流せるように勘案できる。要するに、ＮチャンネルかＰチャンネルのストレージ・トランジスタＱＳが本実施例ではいっそう適している場合があり、また本明細書で説明する効果のため、言い換えれば一方の種類のトランジスタでの充分な読み出し動作を禁止するセル内の様々なキャパシタンスの相互作用により、後述の実施例でも同様である。
【００３６】
この代表的実施例での半導体メモリの周辺回路とのアレイ構造が図１０に示してある。各メモリ・セルＭＣは前述したような３Ｔ構造を含みデータ線Ｄ０に接続してある。多数データ線と多数の読み出し書き込みワード線のあるメモリ・セルのアレイはメモリ・ブロックＭＢ０に統合される。さらに、読み出しワード線ＷＲ０、ＷＲ１と書き込みワード線ＷＷ０、ＷＷ１の信号を制御する制御ブロックＣＢがメモリ・セルに接続される。
【００３７】
本実施例の追加コンポーネントはアクセスしたメモリ・セルＭＣの情報の値を決定するために使用する差電圧センスアンプＳＡである。電圧センスアンプＳＡは一対のＮチャンネル・トランジスタ（Ｑ３，Ｑ４）と一対のＰチャンネル・トランジスタ（Ｑ１，Ｑ２）を自己復元フリップフロップ構成で含む。この構成はメモリ・セルＭＣのせまいピッチで製造できることがら適当な候補である。電圧センスアンプＳＡの更なる特徴はＰチャンネル・パストランジスタＱ７とＮチャンネル・パストランジスタＱ５で、これらは電圧センスアンプＳＡからメモリ・セルのデータ線を分離する。読み出し動作中に５０〜１００ｍＶの小さな差分信号がデータ線上に発生すると、カットオフ・スイッチＱ５とＱ７が選択線（ＳＰ０，ストレージ・ノード０）により停止されてデータ線Ｄ０が差電圧センスアンプＳＡから分離される。増幅器は独立した制御信号ＴＳにより作動して最大振幅差信号を生成する。
【００３８】
この電圧センスアンプＳＡの構造は幾つかの有利な特徴を持っている。第一にはメモリ・セルに保存される情報が読み出し動作で消去されないため、読み出し後の書き換え動作が不要なことである。したがって、増幅ステージの間にセンスアンプからデータ線を分離することにより、増幅器はデータ線を充電する必要がないので大幅に高速な読み出し動作が期待できる。同様に、データ線が分離されているので、最大電圧振幅が発生せず、プリチャージ・フェーズの間に、従来のＤＲＡＭセルに見られるようなＶｄｄの半分のプリチャージに対向して、データ線はおよそ１００ｍＶだけ充電される必要がある。最後に、データ線キャパシタンスの差は不可避的に増幅器の雑音源になる。データ増幅中にデータ線を分離することでこの雑音源を効果的に減少する。
【００３９】
また、本実施例のメモリでオプションとして含まれるのはダミーセル構造ＤＣである。セルの各カラムは一つのダミーセルＤＣを含むのが望ましい。このセルＤＣは通常のメモリ・セルＭＣで生成される二つの値のほぼ中間の信号を生成する。メモリ・セル・アクセス中に、読み出しワード線がデータ線に接続されたセルについてアサートされると、アクセスされているメモリ・セルＭＣのカラムとほぼ一致する電気的特性を持っているカラムに接続されたダミーセルについてダミー読み出しワード線がアサートされる。ダミーセルＤＣの使用は幾つかの理由から検出速度を劇的に改善する。差電圧センスアンプＳＡはデータの弁別に使用されるので、アクセスしたデータ線の電圧を基準電圧と比較する必要がある。ダミーセルＤＣは温度やプロセス変動に対して比較的低感度の電圧基準を生成できる。さらに、幾つかの雑音源たとえばワード線からデータ線への雑音がアクセス期間中に生成される。ダミーセルＤＣを経由して等価な雑音が生成されるので、ダミーセルを使用することでこうした雑音源の多くを効果的に打ち消すことができ、電圧センスアンプＳＡが確実にデータを判定するのに必要な時間を削減することができる。
【００４０】
本実施例で説明したメモリは「オープン・データ線」アーキテクチャに構成するのが望ましく、１本のワード線が通過する全てのカラムでセルを活性化するようにする。これにより従来のＤＲＡＭメモリで使用されているような、ワード線が通過するカラムの半分だけのメモリ・セルを活性化する「折り曲げデータ線」アーキテクチャより高いメモリ密度が可能になる。
【００４１】
本実施例のメモリでのアクセス及び動作波形を図１１に示す。この例では、書き込みワード線ＷＷ０に接続されているメモリ・セルは最初に書き込まれ、続けて読み出される。チャートの下半分は二つのセクションに分割してあり、一方は高値データ書き込みアクセス（「１」書き込み）、他方は低値データ書き込みアクセス（「０」書き込み）である。書き込み動作は前述の容量結合書き込み方法に続き、データ線Ｄ０が書き込まれる電荷と逆比例する電圧でＤＩＮによりセットされる。さらに、ストレージ・ノードへのデータ線キャパシタンスＣＤはこの例のストレージ・ノード総キャパシタンスＣＴＯＴの半分であると仮定している。したがって、高値データ書き込みアクセスでのデータ線全振幅２Ｖでは、１Ｖの信号がストレージ・ノードに発生する。
【００４２】
低値データ書き込みアクセスでは、データ線Ｄ０が高電圧に維持される一方で書き込みワード線ＷＷ０がパルスされて定電圧基準ノードＴＲ（０Ｖ）に対してストレージ・ノードＮＳ電圧を平滑化する。データ線Ｄ０電圧は変化しないので、ストレージ・ノードＮＳ電圧は書き込み動作後でも低値状態（０Ｖ）に留まる。高値データ書き込み動作では、データ線ＤＬが低電圧状態（０Ｖ）まで引き下げられる。ストレージ・ノード電圧は書き込みワード線ＷＷ０をパルスしたときに０に等しくなり、データ線Ｄ０がスタンバイ電圧（２Ｖ）に復帰したときに容量結合書き込み方法にしたがって１Ｖのデータ信号が保存される。
【００４３】
データは前述した方法にしたがって読み出され、読み出しワード線ＷＲ０が活性化されデータ線（Ｄ０，Ｄ１）電圧がメモリ・セルとダミー読み出しトランジスタの導通にしたがって減少する。適当な信号がデータ線に発生すると、パストランジスタＱ５，Ｑ６，Ｑ７，Ｑ８が選択信号ＳＰ０，ＳＮ０，ＳＰ１，ＳＮ１により停止され、電圧センスアンプＳＡが信号ＴＳにより作動する。最後に、増幅された信号がＤＯＵＴ端子から読み出される。
【００４４】
本実施例に説明してあるメモリはまたリフレッシュしようとするセルの列のデータが最初に読み出されてそのセルに直接書き戻されるリフレッシュ方法を含むのが望ましい。最初に、標準的な読み出し動作を行ない読み出しワード線ＷＲ０が活性化し、充分な検出電圧が差電圧センスアンプＳＡに発生するとＰチャンネルとＮチャンネルのパストランジスタ・ペア（Ｑ５，Ｑ７）が非活性化し、センスアンプが活性化して最大振幅信号を発生する。この動作に続けて、ＰチャンネルとＮチャンネルのパストランジスタＱ５，Ｑ７はもう一度活性化されてデータ線に最大増幅信号を提示する。この時点で、書き込み動作が行なわれ書き込みトランジスタＱＷが活性化してから非活性化されストレージ・ノードＮＳを等価化して容量結合書き込みが行なえるようになる。Ｎチャンネルのストレージ・トランジスタＱＳをもつメモリ・セルに保存された高電圧の場合、読み出し動作は低電圧データより大きな電流を発生し、ダミーセルＤＣに接続されたデータ線の電圧より低いデータ線電圧が発生する。したがって、差電圧センスアンプＳＡは低値供給レールへこの信号を増幅する。言い換えれば、セルに保存された高電圧は電圧センスアンプＳＡに低電圧を発生し、またその逆も行なわれる。低値の供給電圧はデータ線に提示され書き込み動作が実行され、高電圧が容量結合書き込み方法にしたがってストレージ・ノードに書き戻される。同様に、供給高電圧がデータ線に提示されてから、書き込み動作が行なわれ、低電圧がストレージ・ノードに書き戻される。
【００４５】
このようにして、単純なリフレッシュ動作を説明したように行なうことができる。Ｐチャンネル素子をメモリ・セルＭＣ内のストレージ素子として使用する場合、ストレージ・ノードの低電圧では低電圧がセンスアンプから読み出される。したがって、この書き戻し動作は電圧反転回路を含める必要がある。このため、インバータＩ０をＤＯＵＴ信号からＤＩＮ信号に挿入してリフレッシュ部分の間だけ動作させ正しいデータ極性がセルに書き戻されるように保証することができる。第１の代表的実施例と同様に、Ｎチャンネル・ストレージ・トランジスタをＰチャンネル・トランジスタで置き換えることが可能な場合がある。これ以外のリフレッシュ方法も本実施例で想定しており、代表的な別のリフレッシュ回路については後述する。
【００４６】
第２の代表的実施例では、図１２のようなメモリを提供し、メモリ・セルＭＣの構造は読み出しトランジスタＱＲがデータ線Ｄ０に直接接続されるような３トランジスタ構造を含む。さらに、書き込みトランジスタＱＷは定電圧基準ＴＲからストレージ・ノードＮＳへのスイッチ素子として機能し、ストレージ・トランジスタＱＳを使用してゲート端子がストレージ・ノードＮＳとして機能させ、ソースを定電圧基準（すなわち接地電位）へ接続し、ドレインは読み出しトランジスタＱＲのソース領域へ接続する。書き込み動作は保存された電荷が読み出し動作の電荷転送期間の間にデータ線に逆比例する前述の容量結合原理に基づいている。主な相違点は、書き込みサイクルの容量結合効果が、詳細には後述するように、中間ノードＮＩとストレージ・ノードＮＳの総キャパシタンスの間のキャパシタンスから生成されることである。
【００４７】
このセル構造の利点はストレージ・トランジスタＱＳをデータ線Ｄ０から分離したことによる。ストレージ・トランジスタＱＳのゲート電極の電圧はメモリ・セルに保存されたデータにしたがって変動するので、ゲートから接合点までのキャパシタンスも変動する。第１の代表的実施例のようにこの接合点が直接データ線Ｄ０に接続される場合、データ線のキャパシタンスは、差電圧の検出が阻害されるように変動することがある。本実施例では、読み出しトランジスタＱＲをデータ線に直結し、データ線に一定のビット・キャパシタンスを提示することにより潜在的により頑強な読み出し動作を実現可能にするものである。
【００４８】
本実施例によるメモリは一対のデータ線データ線Ｄ０、Ｄ１へメモリ・セルの一つのカラムが接続されてデータ線が電気的に平衡になるようにした折り曲げデータ線構造も特徴としている。別の好適な特徴としては、一本のワード線をこれと交差するセルの半分だけに接続することである。つまり、ワード線が活性化された場合、これと交差するデータ線のうちの半分だけが活性化される。これによりワード線の電圧上昇に起因する雑音源を打ち消す差分信号が得られ、隣接するデータ線の間のキャパシタンスによる雑音源を減少させる。
【００４９】
電圧センスアンプＳＡは第１の代表的実施例と同様の構造をもつものが提供される。これには２個のＮチャンネル・トランジスタＱ１，Ｑ３と２個のＰチャンネル・トランジスタＱ２，Ｑ４からなるフリップフロップの対を含む。電圧センスアンプＳＡは、Ｎチャンネル・トランジスタのソース・ノードＴＮの電圧降下による活性化時に、センスアンプデータ線ＳＤ０，ＳＤ０に最大振幅電圧を出力する。このようにすると、２本のデータ線Ｄ０，Ｄ１に発生する差分信号は最大値電圧まで増幅できる。
【００５０】
本実施例では、２個のダミーセルＤＣを各カラムに含め、一方のダミーセルの出力をデータ線Ｄ０，Ｄ１の対の一方に接続し、他方の出力をデータ線の対の他方に接続するのが望ましい。第２の実施例の場合と同様に、ダミーセルＤＣは通常のメモリ・セルが生成する２つの信号のほぼ中間の信号を生成するように構成する。読み出し動作の間、アクセスされたメモリ・セルによって、Ｄ０，Ｄ１のデータ線対の一方だけにデータが提示される。データ線対の他方に接続されたダミーセルＤＣに対応するダミー・ワード線ＤＲの活性化は基準信号を提示する。この対は電圧センスアンプＳＡに提示され、増幅器が前述したようにデータ線上の差分を最大振幅電圧まで増幅する。ダミーセルによる解決方法では、各データ線対Ｄ０，Ｄ１について充分な基準を生成でき、高速な読み出し動作が得られる。
【００５１】
書き込み動作は図１３に示した波形に詳細に示されているように以下の原理にしたがって行なわれる。第１に、データ線Ｄ０へ電圧が提示される。第１の代表的実施例と同様に、データ線Ｄ０上の高電圧はストレージ・ノードＮＳに低電圧を書き込み、逆の場合も同様である。これに続けて読み出しトランジスタＱＲの活性化で中間ノードＮＩへデータ線電圧が流れる。データ線Ｄ０が高電位状態にある場合、ブーストされた読み出しワード線ＷＲ０を用いて読み出しワード線の電圧が供給電圧Ｖｄｄ（すなわち２Ｖ）にトランジスタの閾値電圧Ｖｔ（すなわち０．５Ｖ）を加えたものより大きいか等しければ、データ線Ｄ０の最大信号を中間ノードＮＩへ流すことができる。それ以外の場合、読み出しワード線ＷＲ０の電圧が供給電圧Ｖｄｄと等しければ中間ノードＮＩ電圧へ転送される電圧はＶｄｄ−Ｖｔ（すなわち１．５Ｖ）と等しくなる。
【００５２】
この動作につづけて、書き込みワード線ＷＷ０の活性化と非活性化が行なわれて書き込みトランジスタ入力の定電圧基準ノードＴＲとストレージ・ノードＮＳを等電位にする。次に、データ線Ｄ０の電圧がスタンバイ状態に復帰する。データ線が０から供給電圧Ｖｄｄ（２Ｖ）へ上昇する場合、読み出しワード線電圧が供給電圧Ｖｄｄ（２Ｖ）に設定されていれば中間ノードＮＩ電圧は０からＶｄｄ−Ｖｔ（１．５Ｖ）まで上昇する。この動作はほぼＶｉ＊Ｃｉ／Ｃｔｏｔの容量結合書き込み方法にしたがってストレージ・ノードＮＳへ電圧を結合する。ここでＶｉ，Ｃｉ，Ｃｔｏｔはそれぞれ中間ノードでの電圧変化、中間ノードとストレージ・ノードの間のキャパシタンス、ストレージ・ノードの総キャパシタンスである。最後に、読み出しトランジスタＱＲが読み出しワード線ＷＲ０により非活性化され、データ線Ｄ０からセルを電気的に分離する。
【００５３】
本実施例で説明したメモリは２つの独立したサイクルに分割されたリフレッシュ方法を含むのが望ましい。第１のサイクルでは、リフレッシュしようとするセルの行についてデータがストレージ・レジスタＬＥに読み出される。これに続けて第１の実施例の標準の読み出しサイクルと同様の動作を行なうが、電圧が電圧センスアンプＳＡと出力データ線ＤＯＵＴに完全に発生した後で、データはノードＴＣでデータ保存信号の活性化により入力ＴＤを介してストレージ・レジスタＬＥに保存される点がことなる。後続のサイクルでは、リフレッシュ動作はストレージ・ノードＮＳ上の電圧が完全に復帰されるように行なわれる。このサイクルの間、ストレージ・レジスタに保存された電圧が入力データＤＩＮに提示されＮチャンネルとＰチャンネルのパストランジスタ対Ｑ５，Ｑ７の活性化により直接データ線Ｄ０へ渡される。このデータが読み出しデータ線にセットされてから、リフレッシュしている行の書き込みデータ線が活性化されて非活性化され、次にデータ線が高電圧に復帰する。このようにすると、容量結合書き込み方法にしたがってデータを完全にリフレッシュできる。
【００５４】
ストレージ・トランジスタがＰチャンネルの場合、データ・レジスタＬＥは反転型でなければならない。これはＰチャンネル・ストレージ・トランジスタＱＳでは高電圧が書き込み動作中にデータ線に提示された場合読み出し中に低値信号がデータ線に発生するためである。この場合、ストレージ・レジスタＬＥは保存されたビットの反転信号を出力する必要がある。リフレッシュ動作を二つのサイクルへ分割する利点の一つは、リフレッシュ動作割り込みによるアクセス時間の遅延が減少できることである。これはリフレッシュサイクルが書き戻し動作のすぐ後で読み出し動作を行なうことにより構成される従来の場合に対して、リフレッシュ割り込みが存在する場合に高速なアクセスを提供する。
【００５５】
第３の代表的実施例は図１４に示したようなメモリで、ストレージ・トランジスタＱＳと書き込みトランジスタＱＷを含む基本セルを含む。ストレージ書き込みトランジスタＱＳはソース・ノードが定電圧基準ノードＴＲへ接続してあり、ドレインノードがストレージ・トランジスタＱＳのゲート端子かストレージ・ノードＮＳに接続してある。ストレージ・トランジスタＱＳのソース・ノードとドレインノードはそれぞれ独立した読み出しデータ線ＤＲ０とソースデータ線ＤＬ０に接続する。さらに、ストレージ・トランジスタＱＳはストレージ・ゲートのゲート以上の第２のゲートを含み、これが読み出しワード線ＷＲ０へ接続され読み出しワード線とゲート端子ＮＳの間のキャパシタンス素子ＣＲを形成する。
【００５６】
本実施例のメモリ・セルはオプションで第１の代表的実施例のそれと類似したアレイ構造を使用する。言い換えれば、オープン・データ線構造を使用してセルの寸法を縮小し、データ線の対がＮチャンネル２個とＰチャンネル２個のトランジスタのフリップフロップ対で構成された差電圧センスアンプＳＡに入力する作動検出法を使用する。電圧センスアンプＳＡはＰチャンネルとＮチャンネルのパストランジスタ対によってデータ線から分離される。
【００５７】
書き込み動作は第１実施例に示した容量結合書き込み方法と同様な方法に後続する。この方法を以下で説明し図１５に図示する。スタンバイ状態の間、読み出しデータ線ＤＲ０は高電圧レベル（２Ｖ）に維持され、ソース・データ線ＤＬは低電圧レベル（０Ｖ）に維持される。低値を書き込むためには、読み出しデータ線ＤＲ０を一定に維持したままソース・データ線ＤＬを高値（２Ｖ）に引き上げる。この動作は書き込みワード線ＷＷ０（０Ｖ）による書き込みトランジスタＱＷの活性化と非活性化に続き定電圧基準ノードＴＲとストレージ・ノードＮＳを等電圧にする。最後に、ソース電圧をスタンバイ状態の低電圧レベル（０Ｖ）に引き下げる。この場合、ストレージ・ノードＮＳには（−Ｖｓ＊Ｃｓ／Ｃｔｏｔ）の誘導電圧がかかる。ここでＶｓ，Ｃｓ，Ｃｔｏｔはそれぞれソース線の電圧変化、ソース線とストレージ・ノードの間のキャパシタンス、ストレージ・ノードの総キャパシタンスである。
【００５８】
高レベル（０Ｖ）を書き込むには、読み出しデータ線ＤＲ０をまず低電圧レベルまで下げると同時にソース・データ線ＤＬを一定に保持しておく。ストレージ・ノードＮＳが定電圧基準ノードＴＲ（０Ｖ）と等電位になった後、書き込みトランジスタＱＷを停止し読み出しデータ線ＤＲ０をスタンバイ状態の電圧に復帰する（２Ｖ）。読み出しデータ線ＤＲ０が上昇するので、ＶＲ＊ＣＲ／ＣＴＯＴにしたがってストレージ・ノードＮＳに電圧が誘導される。ここでＶＲ，ＣＲ，ＣＴＯＴはそれぞれ読み出しデータ線ＤＲ０の電圧変化、読み出しデータ線ＤＲ０とストレージ・ノードＮＳの間のキャパシタンス、ストレージ・ノードＮＳの総キャパシタンスである。ＶＲとＶＳの高値およびＣＲ対ＣＴＯＴ、ＣＳ対ＣＴＯＴの比率が高いことが、全てストレージ・ノードへの信号マージンの高さに関係する。
【００５９】
読み出し動作は読み出しワード線ＷＲ０の電圧（２Ｖ）上昇を含む。読み出しワード線ＷＲ０とストレージ・ノードＮＳの間には容量結合ＣＲが存在するので、電圧がＶＷ＊ＣＷ／ＣＴＯＴにしたがってストレージ・ノードに誘導される。ここでＶＷ，ＣＷ，ＣＴＯＴはそれぞれ読み出しワード線ＷＲ０の電圧変化、読み出しワード線ＷＲ０とストレージ・ノードＮＳの間のキャパシタンス、ストレージ・ノードのキャパシタンスである。したがって、読み出し動作の間に、ストレージ・トランジスタＱＳのゲート端子にかかる電圧は、低電圧データと高電圧データのそれぞれについて、（−ＶＳ＊ＣＳ＋ＶＷ＊ＣＷ）／ＣＴＯＴと（ＶＲ＊ＣＲ＋ＶＷ＊ＣＷ）／ＣＴＯＴで与えられる。通常、読み出しワード線ＷＲ０が活性化したときにゲート端子の電圧だけがストレージ・トランジスタＱＳの閾値電圧Ｖｔを越えるように値を設計する。したがって、現在アクセスされているセルだけが読み出しアクセス時に電流を発生する。
【００６０】
このセル構造は３Ｔタイプに対して狭い面積であると言う利点がある。さらに、セル面積は書き込みトランジスタＱＷへの入力端子を隣接するセルの間で共有できるため従来の２Ｔタイプに比べて減少できる。同様に、書き込みトランジスタの定電圧基準ノードＴＲからの入力電圧が供給電圧より低い少なくとも一つの閾値電圧に保持できることから、非ブースト型ワード書き込み電圧を第１の代表的実施例と同様に用いることができる。さらなる注意点は、書き込み動作の間、有効メモリ・セルを動作させるようにソースまたは読み出しデータ線の一方だけを調節すれば良いことである。言い換えれば、ソース・データ線を低信号用書き込み動作の間に活性化するのを省略できる。これ以外に、高信号用読み出し動作の間に読み出しデータ線を活性化するのも省略できる。ストレージ・ノードが一定電圧に維持されていれば、このデータ線を隣接セル間で共有することが可能であり、さらにセル面積を減少させられる。
【００６１】
本実施例によるメモリ・セルではリフレッシュ方法は第１の代表的実施例で用いていたのと同様なものが望ましい（ただし別のリフレッシュ方法もあり得る）。相違点はソース・データ線ＤＬ０も読み出しデータ線ＤＲ０と一緒に活性化しなければならないことである。ソース・データ線駆動回路は読み出しデータ線と同じ回路を使用する、すなわちＤＩＮ線からＳＤＬ０線への信号、およびＤＩＮ線からＳＤＬ０線への反転信号を渡す回路を使用する。したがって、ＤＯＵＴの出力は読み出しデータ線駆動回路とソース・データ線駆動回路の両方に供給される。この動作によって、リフレッシュ動作の書き戻し部分の間、ソース・データ線ＤＬ０と読み出しデータ線ＤＲ０の両方を同じ電圧にセットする。さらに、Ｐチャンネル・トランジスタをストレージ・トランジスタＱＳとして動作させることができ、この場合ＤＯＵＴ出力信号は読み出しデータ線ＤＲ０およびソース・データ線ＤＬ０駆動回路へ送信する前にインバータ回路ＩＥで反転する必要がある。
【００６２】
第４の代表的実施例では図１４に示したような第３実施例で用いたのと同じ構造のメモリが使用できるが、単一の書き込みワード線ＷＬ０が、図１６に示したように、書き込みトランジスタＱＷとストレージ・トランジスタＱＳの第２ゲートＣＲの両方へ接続してある点で異なる。さらに、ストレージ・トランジスタＱＳのチャンネル・タイプは書き込みトランジスタＱＷと逆のタイプである。この説明では、書き込みトランジスタＱＷはＮチャンネル・タイプでありストレージ・トランジスタＱＳがＰチャンネル・タイプであると仮定する。しかし、この構造は本実施例の趣旨を変更することなく逆転させることができる。図１７ａと図１７ｂは各々低値データ書き込み動作と高値データ書き込み動作のアクセス波形を示している。説明を簡略にするため、定電圧基準ノードＴＲの電圧は１Ｖとし、第２ゲートＣＲのキャパシタンスとデータ線からストレージ・ノードＮＳへのキャパシタンスが両方ともストレージ・ノード総キャパシタンスの１／４であると仮定する。スタンバイ状態では、書き込みワード線ＷＬ０電圧が書き込みトランジスタＱＷと読み出しトランジスタＱＲのどちらかを活性化するのに必要な電圧の間の中間の値で保持される。
【００６３】
書き込み動作は第３の代表的実施例で説明した読み出しデータ線ＤＲ０とソース・データ線ＤＬ０の活性化方法と同様に開始する。読み出しデータ線ＤＲ０とソース・データ線ＤＬ０を適当な電圧にセットし、書き込みワード線ＷＬ０を高電圧に上昇させて書き込みトランジスタＱＷを活性化しストレージ・ノードＮＳと定電圧基準ノードＴＲを等電圧にする。書き込みワード線ＷＬ０の非活性化に続けて、読み出しデータ線とソース・データ線をスタンバイ状態に戻すことでストレージ・ノードＮＳにかかる電圧値を保存する。第３の代表的実施例と同様に、高値で保存される電圧はＶｒｅｆ＋Ｖｒ＊Ｃｒ／Ｃｔｏｔ、また低値の電圧はＶｒｅｆ−Ｖｓ＊Ｃｓ／Ｃｔｏｔである。低電圧状態がストレージ・トランジスタＱＳを活性化しないように値を設計する。
【００６４】
読み出し動作は読み出しデータ線ＤＲ０が浮動し書き込みワード線ＷＬ０電圧が下がったときに開始する。ストレージ・ノードに誘導される電圧の変化は−Ｖｗ＊Ｃｗ／Ｃｔｏｔである。ストレージ・トランジスタＱＳが少なくともデータ値の一方で導通領域に入るようにこれらの値を設計する。この時点で、電流がメモリ・セルを通って流れ、読み出しデータ線ＤＲ０に電圧変化を惹起する。データを識別した後、読み出し動作は書き込みワード線ＷＬ０電圧をスタンバイ状態にまで上昇させて終了する。
【００６５】
本実施例によるメモリ・セルＭＣでは、アレイ構造、電圧センスアンプＳＡ、リフレッシュ方法が全て第３の代表的実施例の２Ｔ構造と同様であるのが望ましい。このメモリ・アレイではセルあたり１本のワード線を使用するため小面積サイズを実現している。
【００６６】
第５の代表的実施例では、図１８に示したようなメモリが得られ、ここで直列の２Ｔメモリ・セルにストレージ・トランジスタＱＳが並列に接続されて、第４の代表的実施例で示したような容量結合書き込み技術を使用する。セル構造は第３の代表的実施例のメモリ・セルと同様で、書き込みトランジスタＱＷがストレージ・トランジスタＱＳのゲート電極と定電圧基準ノードＴＲに接続してある。同様に、ストレージ・トランジスタＱＳは第２ゲートが第１ゲートの付近に固定され読み出しワード線ＷＲ０が電圧上昇したときにセルを活性化するために使用する。このメモリと第３の代表的実施例のメモリの間の主な相違点はカラム内のセルのサブセットＭＣ０について各ストレージ・トランジスタＱＳのソース端子がサブ・ソース・データ線ＤＳＢに接続してあることである。このサブ・ソース・データ線ＤＳＢはさらに、選択線ＳＬを活性化したときサブカラム・アクセス・トランジスタＱＳＬ経由で主ソース・データ線ＤＢに接続される。
【００６７】
書き込み動作は第１実施例のそれと同一であり波形を図１９ａと図１９ｂに図示してある。要約すると、読み出しデータ線の電圧は書き込みビットと対向する極性の値にセットされ、データは読み出しデータ線がスタンバイ電圧に復帰した後でセットされる。読み出し動作は第３の代表的実施例と同様で、読み出しワード線ＷＲ０が電圧（２Ｖ）にセットされ、これが第２ゲートの接続を介してストレージ・トランジスタＱＳを活性化する。さらに、サブカラム・アクセス・トランジスタＱＳＬも選択線ＳＬ０によって活性化されメモリ・セルを通る電流パスを有効にする。このセルではサブカラム・アクセス・トランジスタＱＳＬによる最小限の増加があるものの２Ｔセルの小さいサイズを実現する。しかし、このセルは読み出し動作の間に読み出しデータ線に接続されるセル個数を実効的に減少したことにより通常の２Ｔメモリで考えられる大きなリーク電流を克服している。その結果として選択されていないセルからの電流が劇的に減少したことによる高速な読み出し時間が得られる。
【００６８】
このメモリでは第１の代表的実施例で提示したのと同一のオープン・データ線構造、同一の差電圧センスアンプＳＡ、ダミーセル概念、類似のリフレッシュ動作を使用する。しかし、第２の代表的実施例（及びその他）で提示した周辺回路および方法も、条件が整っていれば使用できる。さらに、回路内の他のノードからの結合効果がストレージ・トランジスタを導通領域に入らないようにすると思われる場合には、ストレージ・トランジスタＱＳでＮチャンネル・デバイスをＰチャンネル・デバイスに置き換えることができる。同様に、サブカラム・アクセス・トランジスタとセル書き込みトランジスタをＰチャンネル・デバイスに置き換え逆の極性のアクセス信号に入れ換えることができる。
【００６９】
第６の代表的実施例では図２０に示したメモリを説明し、ここでは直列の２Ｔメモリ・セルのストレージ・トランジスタＱＳが直列に接続されて第１の代表的実施例で示した容量結合書き込み技術を使用する。セル構造は第３の代表的実施例で示した構造と同様であるのが望ましい。このメモリではサブカラムＭＣ０のストレージ・トランジスタＱＳが次のストレージ・トランジスタのソースへ直列に接続してある一つのストレージ・トランジスタのドレインと直列の構造に接続される。さらに、各ストレージ・トランジスタＱＳは第２ゲートが第３実施例と同様に読み出しワード線ＷＲ０へ接続してある。書き込みトランジスタＱＷはストレージ・ゲートを定電圧基準ノードＴＲへ接続する。各サブカラムはアクセス・トランジスタＱＬ経由で主ソース・データ線ＤＢへ接続し、アクセス・トランジスタＱＬは第１のストレージ・トランジスタＱＳｎへサブカラム直列に接続される。
【００７０】
書き込み動作について以下で説明し波形を図２１ａと図２１ｂに示す。この場合、ストレージ・トランジスタＱＳｎのストレージ・ノードＮＳが書き込まれると仮定する。しかし、この技術はサブカラム直列のあらゆるストレージ・トランジスタに適用できる。最初に、容量結合書き込み方法で指定された通りデータ線に電圧を提示し、データ線の低電圧をストレージ・ノードの高電圧に書き込み、データ線の高電圧をストレージ・ノードの低電圧に書き込む。サブカラムのセル全部の読み出しワード線は現在アクセスされているセルの読み出しワード線（ＷＲｎ）がストレージ・ノードにかかる電圧とは関係なく関連しているストレージ・トランジスタを導通領域に入れる電圧にセットされる。さらに、サブカラムのアクセス・トランジスタＱＬが選択線ＳＬによって活性化される（２Ｖ）。このようにすると、現在アクセスされているストレージ・トランジスタＱＳｎのソース端子とドレイン端子がソース・データ線と読み出しデータ線各々の電圧とほぼ等しくなる。アクセスされているセルの書き込みワード線（ＷＷｎ）を活性化してから非活性化してストレージ・ノード電圧と定電圧基準を等電位にする。この動作に続けて、ソース・データ線と読み出しデータ線をスタンバイ電圧状態に戻す。この動作はアクセスしているストレージ・トランジスタのストレージ・ノードにかかる電圧を、ストレージ・トランジスタＱＳｎのゲート−ソース間およびゲート−ドレイン間キャパシタンスからの容量結合を介して調節する。このようにすることでデータ値をセルに保存できる。
【００７１】
読み出し方法はアクセスされていないサブカラムにあるセルの読み出しワード線を、データが保存されているかどうかと関係なくトランジスタが導通状態になる点まで上昇させることによる。さらに、サブカラムのアクセス・トランジスタＱＬを活性化してサブカラムを通る電流経路を提供する。アクセスされたセルの読み出しワード線（ＷＲｎ）を、ストレージ・トランジスタＱＳｎの導通が保存されているデータに依存する電圧にセットする。ストレージ・ノードの電圧が高い場合、低電流データより大きな電流がアクセスされたトランジスタに流れる。この電流はデータ線の電圧変化を発生させ、読み出しデータ線に接続された差電圧センスアンプＳＡで検出することができ、アクセスしたセルに保存されている値を識別することができるようになる。
【００７２】
本実施例で説明したメモリはオープン・データ線構造で構成され、差電圧センスアンプを使用し、第１の実施例に全て提示したリフレッシュ回路方法とダミーセル技術（またはこれに代わるデバイス）を含む。さらに、Ｎチャンネル・デバイスが前述した通常の動作状態で導通領域に入れない場合、ストレージ・トランジスタＱＳとしてＮチャンネル・トランジスタをＰチャンネル・トランジスタに置き換えても良い。この技術は、ストレージ・トランジスタのドレインとソースの接点を除外したことにより第６の代表的実施例の並列接続タイプより小さいセル面積を実現する。しかし、サブカラム電流経路の直列抵抗のためアクセス速度は低下する。
【００７３】
第７の代表的実施例では図２２から図２５に示したメモリが、第１実施例で記載した３Ｔ構造にした薄型チャンネル・トランジスタを使用できる。図２２はアレイ構造の他のセルによって包囲された一つのセルＡ２４のレイアウトを示してある。簡明にする目的で、図２２にはメタル・ルーティング用のコンタクト層までの層だけを示してある。データ線Ａ１６は第２のメタル層に垂直方向に走りコモン・ソース線Ａ７が第１のメタル層で水平方向に配置されている。図２３は３×５の平衡回路アレイに構成した１５個のセルを示し、ユニットセルＡ２４が破線で画成される。図２４ａはＡ１０とＡ１１の間の断面図を示し、図２４ｂはＡ１８とＡ１９の間の断面図を示す。さらに、図２５に示したレイアウト・パターンは本実施例のメモリ・アレイの製造プロセスの図示を補助する目的で２２の同じパターンによるマスクの縮小セットである。
【００７４】
本実施例で提供されるメモリは３トランジスタ構造Ａ２１，Ａ２２，Ａ２３を含み、第１の実施例のメモリ・セルと同じ接続で構成される。このメモリの特徴は書き込みトランジスタが絶縁層Ａ８の上に製造される点である。Ｎチャンネル書き込みトランジスタは１５０ナノメートル厚までのシリコン化合物表面にＮタイプ多結晶シリコンによるソースＡ１とドレインＡ４領域を作成し２ナノメートル厚固有シリコン・チャンネル領域Ａ３を作成するのが望ましい。Ｐ型多結晶シリコンをゲート端子Ａ２に使用して書き込みトランジスタの閾値電圧を調節する。Ｎチャンネル読み出し保存トランジスタＡ１２はＰ型ウェル領域内のＮ型拡散で形成してＮ型多結晶シリコン・ゲート電極を使用する。
【００７５】
本実施例に示したメモリ・セルＭＣの特徴は薄型チャンネル多結晶シリコン・トランジスタである。従来のメモリ・セルＭＣでは従来型の書き込みトランジスタを使用して電荷をストレージ・ノードへ転送し、書き込みトランジスタが非活性化した後でこの電荷を維持するようにしている。しかし、トランジスタには幾つかの発生源からのリーク電流があるので、たとえばソースからドレインへの閾値下リーク電流や、ソースあるいはドレインからバルク領域への接合リークなどのため、この電荷は永久に維持されるものではない。標準的なＣＭＯＳプロセスでは、これは１０の−１４乗から１０の−１３乗アンペア程度のレベルである。数十ミリ秒のリテンション時間とするには、２０〜３０ｆＦの容量素子が各ストレージ・ノードで必要になる。本実施例では、薄型チャンネル多結晶シリコン・トランジスタを使用するメモリを提示する。
【００７６】
通常、多結晶シリコン薄膜トランジスタは従来のトランジスタに比べて大きなリーク電流を示す。そのため、通常の多結晶シリコン・トランジスタを使用することでメモリ・セルのリテンション時間は減少する。しかし、本発明の以下の実施例に示してある薄型チャンネル・トランジスタの構造と製造ステップを使用すると、従来のバルクまたは多結晶シリコン・トランジスタよりもリーク電流が大幅に少ない薄型チャンネル・トランジスタを本発明で使用することができる。
【００７７】
さらに詳しくは、ドレインとソース領域を接続する２ナノメートル程度の厚みでチャンネルを製造することにより、閾値下リーク電流を１０の−１８乗アンペアまで減少できる。さらに、このデバイスは絶縁層より上に製造されるので、接合リークがほぼ０アンペアまで減少する。本デバイスの低リーク特性は薄型ジャンクション接続とチャンネル幅による量子閉じ込め効果の結果であり、これがデバイスのバンドギャップを効果的に広げている。このメモリを拡張する一つのオプションとしては、バンドギャップの広い材料を使用してさらにリーク電流を減少させることが挙げられる。たとえば、ＳｉＧｅは広いチャンネル幅でもＳｉと同程度のリークを実現できる。薄型チャンネル多結晶シリコン・トランジスタを使用することにより、ストレージ・キャパシタンスとして標準的トランジスタのゲート容量だけを使用しても、電荷をもっと長期間にわたって、おそらくは数分間程度、保存できる。これにより複雑なキャパシタ構造や高価な材料が必要でなくなるため大幅に簡単な製造プロセスが実現される。さらに、トランジスタは利得を提供するので、トランジスタのゲートに電荷を保存することで大きな出力信号が得られ非破壊的読み出し動作が可能になり、読み出し動作の速度を増加できる。
【００７８】
本実施例によるメモリの製造プロセスについて説明する。Ｐ型ＳＯＩシリコンウエハを使用して、犠牲酸化ステップの後、ＳｉＮ層を蒸着する。フォトレジスト・パターンはＰ型ウェル領域として開けようとする領域に作成しＳｉＮ層をエッチングする。このステップの直後に、ホウ素イオン打込みを行ない、レジストを除去して酸化ステップを実行する。このステップでは、ＳｉＮに覆われた領域が酸化プロセスにより比較的影響を受けない。ＳｉＮを除去してから、Ｐ（燐）イオン打込みを行なう。しかし、直前の酸化ステップで覆われていた領域はこの打込みで影響されない。活性化アニーリングステップを実行して全ての酸化物を除去し、Ｎ型ウェル（Ａ９）とＰ型ウェル領域を露出させる。このプロセスでは、様々な電圧を使用するためにＳＯＩウエハを使用すると仮定しているが、Ｎ型ウェル領域内にＰ型ウェル領域を追加で形成しいわゆる「トリプルウェル」構造を実現してこのメモリに必要な様々な電圧レベルに対応するようにすることも容易に行なえる。
【００７９】
素子分離領域を形成したら数回のイオン打込みステップを行なって適当なフォトレジスト・マスクによりデバイスの閾値電圧を調節し、その後でゲート酸化ステップを実行する。各種電圧レベルに対応するには、ゲート厚みを二つまたはそれ以上のレベルの一方にセットできる。本代表的実施例では、５ナノメートル厚ＳｉＯ_２ゲートをメモリ・セルに使用する。この酸化プロセスの後で、固有多結晶シリコン層を蒸着する。マスクド・レジストを使用するとＮ型トランジスタ領域がＮ型ドーパントで打ち込まれＰ型トランジスタ領域はＰ型ドーパントで打ち込まれる。さらに、書き込みトランジスタはＮ型ウェル領域の上に配置されるが、多結晶領域はＮ型ドーパントで打ち込まれる。レジストを除去した後、拡散と活性化アニーリング・プロセスを行なう。多結晶シリコンが硅酸化して書き込み抵抗を減少させ、ゲート領域のマスクがパターン化される。マスク・パターンＡ２４は本実施例では使用しない方が望ましい。
【００８０】
この時点で、書き込みトランジスタのソースＡ６とドレインＡ１の領域がＮ型多結晶シリコンの同じ層から構成される。レジスト・マスクは拡張領域形成用にパターン化してＡｓをＮ型トランジスタに打ち込みＢＦ２をＰ型トランジスタに打ち込む。レジストを除去してから、ＳｉＯ_２あるいはＳｉＮを蒸着しエッチングを行なってゲートの側壁を作成する。レジストをパターン化し、ＰをＮ型トランジスタ領域に打ち込みＢＦ２をＰ型トランジスタ領域に打ち込み、これによって高濃度拡散領域を形成する。１０ナノメートル厚ＳｉＯ_２層の蒸着後、レジスト・パターン（Ａ２８）を使い、ＳｉＯ_２とＮ型多結晶シリコン領域をエッチングする。その結果として、書き込みトランジスタのソースとドレイン領域が分離され両方の領域の側壁が露出する。レジストを除去し、ウェアを洗浄して２ナノメートル厚のアモルファス・シリコン層を蒸着する。さらに５ナノメートル厚のＳｉＯ_２層を蒸着した後、書き込みトランジスタのチャンネル領域を保護するためのレジスト・パターンを形成してＳｉＯ_２層をＨＦ湿間エッチングする。レジスト層を除去しウエハをＯ２プラズマで酸化し弱い酸化プロセスを確保する。残っている５ナノメートル厚ＳｉＯ_２層はこのプロセスで比較的影響を受けにくい。その結果、書き込みトランジスタのチャンネル領域が形成される。さらに５ナノメートル厚のＳｉＯ_２層を蒸着してからＮ型多結晶シリコンのドーピング層を蒸着する。この層をパターン化してからエッチングし、書き込みトランジスタのゲート領域を形成する。最後に絶縁層を蒸着して、これ以後のコンタクト層と相互接続層を製造できるようにする。
【００８１】
第８代表的実施例では第７実施例で定義し、また同図２２から図２５で定義したような３トランジスタ型メモリ・セルを使用するメモリができる。トランジスタとアレイは第１実施例のメモリ・セルと同じ接続関係に構成される。このメモリのユニークな特徴は、書き込みトランジスタＡ２１が第７実施例で説明したＮチャンネル薄型チャンネル・トランジスタでありストレージ・トランジスタＡ２３と読み出しトランジスタＡ２２がＰチャンネル・トランジスタである。Ｐチャンネル読み出し及び保存トランジスタＡ１２はＮ型ウェル領域のＰ型拡散層に形成されＰ型多結晶シリコン・ゲート電極を使用している。
【００８２】
第１実施例を参照して上記で説明したように、書き込みトランジスタＡ２１とストレージ・トランジスタＡ２３に逆のタイプのトランジスタを使用することにより、メモリの動作マージンを増加できる。このメモリが書き込みトランジスタとして薄型チャンネル多結晶シリコン・トランジスタを使用していることと、閾値下リーク電流を制限する同じ効果により、書き込みサイクルの「ＯＮ」電流も制限される。したがって、典型的なＮチャンネル・トランジスタがＰチャンネル・トランジスタより高い易動度を有していることからＮチャンネル・デバイスを選択することにより書き込みプロセスを高速化する。そのため、ストレージ・トランジスタは上記で説明したようにできる限り広い電圧マージンが得られるようにＰチャンネル・デバイスとして選択する。他方で、メモリ・セルに書き込まれる前のデータを格納するメモリ・バッファを含めることが可能であるため、遅いメモリ・セルへの書き込み動作はメモリのパフォーマンスに影響しない。しかし、メモリ読み出しアクセスサイクルは同じ方法で遅延させることができない。この理由から、読み出しプロセスが遅すぎるような場合、Ｎチャンネル・ストレージ・トランジスタとＰチャンネル書き込みトランジスタを使用できる。
【００８３】
Ｎチャンネル・トランジスタについてＮ型ゲート電極を使用しＰチャンネル・トランジスタについてはＰ型ゲート電極を使用するのが普通である。したがって、本実施例で使用するメモリ・セルでは、ストレージ・トランジスタのＰ型ゲートは書き込みトランジスタのＮ型ソースまたはドレイン領域として直接使用することができない。しかし、本実施例では、同じ多結晶シリコン体をストレージ・トランジスタのゲートと書き込みトランジスタのドレインまたはソースに使用できるような方法を提案する。マスキング・パターンＡ２０はＰチャンネル・トランジスタの活性領域を含むプロセスに含まれる。このマスキングを使用して、読み出しトランジスタとストレージ・トランジスタのゲート電極を形成する予定の領域にＰ型ドーパント（すなわちＢＦ２）を打ち込む。このマスクの反転を用いることで書き込みトランジスタのソース及びドレイン領域を形成する予定の領域にＮ型ドーパント（すなわちＡｓ）を打ち込む。従来の例では、ＰＮ接合領域がこの操作によって形成されるため、この製造方法は一般に回避されている。しかし、多結晶シリコン表面を硅酸化することにより、金属化接続がＮ型とＰ型領域の間に形成され、接合効果を無視することができる。
【００８４】
別の方法はＮ型とＰ型の多結晶シリコン部分を物理的に分離してから金属相互接続層へのコンタクトを介してこの二つを接続することである。単一の多結晶シリコン接続を使用する利点は、相互接続層を用いて別々の部分を接合するのに対してメモリ・セルの面積を減少できることである。さらに、Ｎ型とＰ型領域でドーピングする不純物濃度が充分に高ければ、接合効果を無視できる。実際に、高い不純物濃度では、接合領域が減少しトンネル電流がＮ型とＰ型領域の間に流れる。この現象が起こるためには、両方の領域で１０の２０乗のドーピング濃度が望ましい。別の重要な作用は、ストレージ・トランジスタのゲート領域が充分に高い電圧まで上昇した場合、ＰＮ接合が前向きバイアスされ、接合に起因する抵抗を減少する。他方、この接合抵抗はストレージ・ノードのリーク率をさらに減少させるので、データの保持時間をさらに長くすることができる。
【００８５】
本実施例によるメモリの製造プロセスは第７の代表的実施例に示した。相違点は、マスク層Ａ２４を追加してＰ型ドーパントによる多結晶シリコンのドーピングを、Ｐ型デバイスのゲートとして機能する領域で行ない、Ｎ型ドーパントによるドーピングを、前述のように多結晶シリコンデバイスのドレイン及びソース領域として用いる領域で行なうことである。このステップは多結晶シリコン層を蒸着した後で行なう。硅酸化ステップを含めることで前述のように多結晶シリコンの抵抗を減少する。
【００８６】
本実施例に示したメモリも第１の代表的実施例により構成し活性化することができる。要するに、このメモリはオープン・データ線構造に製造でき、差電圧センスアンプＳＡを使用して信号を弁別し、ダミーセルを使用して基準信号を生成し、第１の実施例にしたがってデータを読み出し、反転させ、アクセスしたデータセルへ書き戻すリフレッシュ動作を使用することができる。
【００８７】
第９の代表的実施例は第７の代表的実施例で従来の３Ｔメモリ・セル構造で説明した薄型チャンネル・トランジスタを使用するメモリを説明する。このセルの模式図が図２６に示してあり、ユニットセルＡ１３４は一方のノードがソース線Ａ１３６に接続してあるストレージ・トランジスタＡ１３３と、読み出しデータ線Ａ１３１とストレージ・トランジスタＡ１３３に接続してある読み出しトランジスタＡ１３２と、書き込みデータ線Ａ１２８をストレージ・トランジスタのゲートに接続する書き込みトランジスタＡ１３５とを含み、相違点は書き込みトランジスタが深さ５ナノメートル未満またはこれに等しい薄型チャンネル領域を持っていることである。このメモリ構造とすでに説明した第７の代表的実施例において維持されるメモリ構造との相違点は、ストレージ・ノードへ接続されていない薄型チャンネル書き込みトランジスタのドレインが読み出しトランジスタのソースとは逆に独立した書き込みデータ線Ａ１２８へ接続されることである。このメモリは薄型チャンネル・トランジスタを書き込み素子として使用していることで従来の３Ｔセルとはことなり、第７の代表的実施例で説明した標準的書き込みトランジスタより大幅に長いリテンション時間が可能である。
【００８８】
本実施例のメモリでの読み書きアクセス方法は第１の代表的実施例で説明した従来の３Ｔセル構造のそれで図６ａと図６ｂの波形プロットに図示したものである。図６ｂで書き込み期間中に高電圧を書き込むには、書き込みデータ線を供給電圧Ｖｄｄに充電する。供給電圧Ｖｄｄの最大電圧レベルをストレージ・ノードに伝送するためには、ブースト電圧をＶｄｄ＋Ｖｔの書き込みワード線に提示する。書き込みトランジスタはこれで活性化され、電荷を輸送してストレージ・ノード電圧と書き込みデータ線を等電位にする。高電圧がストレージ・ノードにセットされた後、書き込みワード線を非活性化し、メモリ・セルＭＣは供給電圧Ｖｄｄでスタンバイ状態になる。図６ａの書き込み期間中に低電圧をストレージ・ノードへ保存するには、書き込みデータ線を０Ｖに荷電する。書き込みトランジスタはブースト電圧書き込みワード線により活性化する。書き込みトランジスタが非活性化した後、デバイスは０Ｖの保存電圧でスタンバイ状態になる。
【００８９】
読み出しサイクルは第２の代表的実施例のメモリ・セルと同じ手順にしたがい、読み出しトランジスタが読み出しワード線により活性化され電流がメモリ・セルに流れる。ストレージ・ノードにかかる電圧でＮチャンネルストレージ・トランジスタの導通状態が変化し、高値状態ではデータ線ＤＬ電圧の高速な低下が起こる。読み出し状態はメモリ・セルのデータの値を判定するのに充分な電圧変化がデータ線ＤＬに発生して読み出しトランジスタが非活性化されたときに終了する。
【００９０】
本実施例に示したメモリは第１の代表的実施例にて説明したようなオープン・データ線構造、差電圧センスアンプＳＡ、ダミーセル方式を使用するのが望ましい。本実施例のリフレッシュ方法は第１の代表的実施例のそれとはことなり、書き込み動作の後でストレージ・ノードにかかる電圧が書き込み動作の間のデータ線ＤＬにかかる電圧に直接比例する。したがって、増幅器出力を反転するための反転回路が必要になる。この信号は入力データバッファに入力され書き込み動作が行なわれてアクセスシタセルのデータを完全にリフレッシュする。
【００９１】
第１０の代表的実施例では図２７から図２９に詳細に示したようなメモリが可能になりこれは第１の代表的実施例による３トランジスタ構造に構成される。図２８はユニットセルのレイアウト（Ａ４２）を示し、周辺セルはアレイ構造になっている。全部で９個のセルが３×３の構成で、周辺セルの隣接した部分と一緒に示してある。簡明にするため、相互接続層からのパターンは無視してある。図２９は破線で示したユニットセル（Ａ４２）による３×４平衡セルアレイのレイアウトを示す。図２７は図２８の点Ａ４５とＡ４６の間の断面を示す。
【００９２】
本実施例で提供されるメモリはＮ型多結晶シリコン書き込みトランジスタＡ４７とＰ型ストレージ・トランジスタＡ４８を前述の実施例と同様に含む。しかし、ストレージ・トランジスタＡ４８と読み出しトランジスタＡ４９の位置的な関係は本実施例で変更されてストレージ・トランジスタＡ４８の直下にＰ型多結晶シリコン、金属、Ｎ型多結晶シリコンの垂直積層構造が形成されてセル面積を減少するようにしてある。ストレージ・トランジスタのゲートとこれより上にある多結晶シリコン層との間の接続を行なうためには、金属層をＰ型多結晶シリコン・ゲートの直上に蒸着し、続けてこの上のＮ型層との直接接続を行なう。別の方法としては金属蒸着の代わりに硅酸化プロセスを使用することが挙げられる。
【００９３】
本実施例のメモリについて一つの代表的な製造プロセスは第７の代表的実施例のそれから派生したもので、相違点だけを説明する。最初に、ＳＯＩウエハの上に第７の代表的実施例で説明したようにトランジスタを作成し、絶縁層を蒸着する。このステップに続けて、プレーナ化処理でＰチャンネル・デバイスのゲート領域の上部表面を露出させる。製造プロセスが第７の代表的実施例のそれによるものであれば、Ｎ型ウェル領域はＰ型ウェル領域より高いのでＮＭＯＳデバイスのゲートは露出しない。Ｎ型多結晶シリコンを蒸着後、書き込みトランジスタのソース領域Ａ３５とドレイン領域Ａ３６をパターン化してエッチングする。次に、絶縁層を蒸着し、Ｎ型多結晶シリコンの上部表面を露出させるプレーナ化ステップを行なう。
【００９４】
この時点で、３ナノメートル厚のアモルファス・シリコン層と５ナノメートル厚のＳｉＯ_２層が蒸着されパターン化され、エッチングされて書き込みトランジスタのチャンネルＡ４３を形成するのが望ましい。５ナノメートル厚のＳｉＯ_２層を蒸着してからＮ型多結晶シリコンの層と書き込みトランジスタ層を蒸着する。これをパターン化してエッチングし書き込みトランジスタのゲート領域と書き込みトランジスタワード線Ａ４４を形成する。特徴は書き込みトランジスタのソース領域Ａ３６に侵入するコンタクトＡ３７を使用している点である。このようにすると、書き込みトランジスタのソース領域Ａ３６とストレージ・トランジスタのソース領域Ａ３３がソース線Ａ３９へ同時に電気的に接続される。
【００９５】
第１１の代表的実施例は図３０から図３２に示してあるように第１の代表的実施例による３トランジスタ構造のメモリ・セルを有するメモリを提供する。相違点はさらにストレージ・ノードＡ５０にストレージ・ノードへ接続されたキャパシタンス構造Ａ５４を使用していることで、大容量の保存電荷が可能になり、非常に長いリテンション時間のメモリができる。図３２の構造は独立した書き込みデータ線Ａ５６と読み出しデータ線Ａ６９を示しているが、これらは１本のデータ線ＤＬに統合してセル面積を減少することができる。さらに、ストレージ・トランジスタＡ６７のゲートＡ５０はＴａ_２Ｏ_５を用いて形成した容量素子Ａ５４の一方の端子に接続される。キャパシタの他方の端子は設置ノードへ直接接続される。
【００９６】
第１の代表的実施例のメモリ・セルでは、ストレージ・ノードで想定されるキャパシタンスが０．２ｆＦである。しかし、Ｔａ_２Ｏ_５容量構造Ａ５４を使用すると、２０ｆＦのストレージ・キャパシタンスを実現できる。さらに、書き込みトランジスタＡ６６のチャンネル領域Ａ５１の厚みがおよそ１．５ナノメートルに減少し、１０の−２１乗アンペアのリーク電流がある種の温度条件下で示される。この構造では、１０％の保存電荷を減少するのに１か月かかると予想される。これによりポータブル用途たとえばリフレッシュ期間を必要としない携帯電話用メモリ・デバイスなどに適したメモリ・デバイスが可能になり、実質的に不揮発性メモリ・デバイスが可能になる。
【００９７】
充分に情報を保持するには、書き込みトランジスタＡ６６のゲート領域Ａ５２とソース領域Ａ５３の電圧を適当に固定する必要がある。従来のＳＲＡＭと比較した場合、本実施例で説明しているメモリはトランジスタ数の減少により小さいセル面積を実現できる。さらに、１Ｖまで電圧が低くても動作できると予想されるので従来のフラッシュ・メモリや同様なメモリ・デバイスと比べて安価な不揮発性メモリが得られる。およそ１０ナノメートル厚のトンネリング酸化層を高電圧トランジスタと一緒に使用した場合、電圧ブースト回路は不要である。さらに、フラッシュ・メモリやその他の不揮発性メモリ・デバイスとは異なり、実行できる書き込み動作回数に制限がない。
【００９８】
本実施例に示した半不揮発性メモリでは、リフレッシュ動作はバッテリを再充電または交換する際に実行できる。追加のキャパシタ・デバイスが必要なことから、製造プロセスは先行実施例より多くのステップを含むことになる。しかし、このメモリはＤＲＡＭ及び論理回路と容易に統合して不揮発性メモリ・ユニットを備える完全なシステムを形成できる。さらに、多くのアナログ及びデジタル回路プロセスがすでに追加のキャパシタ素子を内蔵しているので、このメモリはわずかな追加ステップで製造可能である。このメモリは本発明の他の実施例によるメモリ技術と組み合わせて同一のダイに製造できる。最後に、本実施例では縦型積層キャパシタをストレージ素子として説明するが、このメモリは余分な面積を使う代償にシリコン基板上に作り込んだトレンチ型キャパシタに置き換えることができる。
【００９９】
本実施例に提示するメモリは長いリテンション時間を実現する高抵抗書き込みトランジスタを含むが、書き込み時間は１の−６乗秒程度であると考えられる。本デバイスは従来型トランジスタをストレージ・デバイス及び読み出しデバイスとして使用しているため高速な読み出し速度を示すことになる。
【０１００】
第１２の代表的実施例は図３３から図３６に示してあるメモリを説明し、これは第３の代表的実施例で説明した２Ｔ構造の薄型チャンネル・トランジスタを使用する。本メモリでは、図３５に示してあるように、書き込みトランジスタＡ１２１が第７の代表的実施例で説明したような薄型チャンネル・トランジスタから形成される。図３４は本メモリのユニットセルＡ２４について周辺セルと４×３構成にしたレイアウトを示す。メタル相互接続層は説明を簡明にするため省略した。図３６はトランジスタと第１の多結晶シリコン層だけのレイアウトを示す。点Ａ１１０とＡ１１１の間ならびにＡ１１８とＡ１１９の間の断面図が図３３に示してある。ストレージ・トランジスタＡ１２３は従来のＮチャンネル・バルク・トランジスタで形成する。書き込みワード線Ａ１０２と読み出しワード線Ａ１２５は第３の金属相互接続層に形成し水平方向に走行する。データ線Ａ１１６は第２の金属相互接続層に形成し垂直方向に走行する。ソース線Ａ１０７は第１の金属相互接続層に形成して水平方向に走行する。
【０１０１】
代表的な製造プロセスは第７の代表的実施例のメモリで示したフローにしたがうもので、相違点だけを説明する。このフローは薄型チャンネル書き込みトランジスタのゲートＡ１０４を形成する多結晶シリコン層が蒸着される点までは同じである。処理ステップを節約するため、この層にはストレージ・トランジスタＡ１２３の第２ゲートＡ１１２も一緒にパターン化するのが望ましい。この多結晶シリコン層をエッチングしてレジストを除去したら、適当なコンタクト層及び金属層をこれらのデバイスの上に製造する。
【０１０２】
本メモリの動作およびアレイ方式は第３の代表的実施例に示したメモリと同一で、ストレージ・ノードへデータを保存するのに、容量結合書き込み方法を使用し、これについてはここでは説明しない。本メモリは揮発性メモリとして幾つかの利点を有している。一つのメモリ・セルで二つのトランジスタしか使用しない点で、これらの一方は絶縁層の上に製造した薄型チャンネル・トランジスタであり、従来のＤＲＡＭセルと同程度までの小ささの非常に小さいセル寸法を実現できる。このようにすると、非常に高密度なメモリを実現できる。同様に、第７の代表的実施例で説明したように、薄型チャンネル・トランジスタは従来のトランジスタよりリーク電流が大幅に小さい。したがって、ストレージ素子としてトランジスタのゲート端子だけを使用するセルで長いリテンション時間を実現可能である。これはさらに所定時間でのリフレッシュ動作を減らすことになり低電力メモリ・ユニットが得られる。
【０１０３】
第１３の代表的実施例は第１２の代表的実施例（図３３から図３６）の図面で示すことができるメモリを実現し第７の代表的実施例に示したような薄型チャンネル・トランジスタを含む２トランジスタ・セル構造のメモリを説明する。この構造との相違点は、Ｎチャンネル型デバイスの代わりにストレージ・トランジスタとしてＰチャンネル・トランジスタを使用している点にある。この場合、薄型チャンネル書き込みトランジスタはＮチャンネル・デバイスとしてＰチャンネル・デバイスより高い電子易動性による書き込み動作の速度を向上させる。Ｐチャンネル・ストレージ・トランジスタを使用する利点については第１の代表的実施例で説明しているのでここでは説明しない。
【０１０４】
製造手順は第８実施例に示した手順と第１２実施例に示した手順の組み合わせである。すなわち、薄型チャンネル・トランジスタのゲート端子として使用する多結晶シリコン層の蒸着までは第８実施例の手順にしたがう。Ｐチャンネル・ストレージ・トランジスタはＰ型多結晶シリコン・ゲートを有しＮチャンネル薄型チャンネル・デバイスはＮ型多結晶シリコンのソースとドレイン領域を有しているので第８実施例と同様の追加のマスクＡ１２０と硅酸化ステップを含める必要があることには言及する必要がある。第８実施例と同様に、このマスク内の多結晶シリコンはＰ型ドーパントを打ち込みマスクの外側の多結晶シリコンにはＮ型ドーパントを打ち込む。つまり、同じ多結晶シリコン部分をＰ型ストレージ・トランジスタのゲートとＮ型薄型チャンネル書き込みトランジスタのソースまたはドレインの両方に使用できる。このマスク及び硅酸化ステップによりストレージ・トランジスタのゲートと書き込みトランジスタのソースを一つの多結晶シリコン部分から製造できるようになる。これはコンパクトなセル面積を実現する上で有利である。第１２実施例と同様に、ストレージ・トランジスタの第２ゲートは薄型チャンネル書き込みトランジスタのゲートに用いているのと同じ多結晶シリコン蒸着層から形成される。
【０１０５】
アレイ構造、センスアンプ、ダミーセル、リフレッシュ方法は全て第３実施例にしたがって実装できるのでここでは説明しない。このメモリ・セルの利点としては、２トランジスタ・セル構造による小さなセル寸法とＮチャンネルストレージ・トランジスタが充分でないある種の条件下での高電圧マージンである。
【０１０６】
第１４の代表的実施例では、第１２実施例の図面（図３３から図３６）に示すことができるメモリが実現され第７実施例に示したような薄型チャンネル・トランジスタを含む２トランジスタ・セル構造を説明する。このメモリは第５実施例に示した並列接続メモリ・セル構造のそれと同様の方法で構成する。レイアウト図は図３４と図３６に示してあり点Ａ１１０とＡ１１１ならびにＡ１１８とＡ１１９の間の断面図が図３３に示してある。模式図が図３５に図示してある。
【０１０７】
第１２実施例のレイアウト及び製造に対して本メモリのそれの相違点は、セルが第５実施例で説明したような一連のサブカラム・ブロックに構成される点である。サブカラム・ブロック内の各セルはストレージ・トランジスタを含み、ドレイン領域が読み出しデータ線Ａ１１６に接続され、ソース領域がサブカラムのソース・データ線Ａ１２７に接続される。サブカラム・ソース・データ線はさらに図１８に示してあるようなサブカラム・アクセス・トランジスタＱＳＬのドレイン端子に接続される。このようにすると、一つのサブカラムだけが第５実施例で説明したような読み出し動作で電流に寄与する。つまり、本メモリは第１２実施例で実現される小さい面積をアクセス・トランジスタ面積文のわずかなペナルティで実現するが、サブカラム内で選択されていないセルだけが読み出し動作中の電流雑音に関係することから高速な読み出し動作を示す。
【０１０８】
プロセスは第１２実施例のそれと同一であるからここでは繰り返し説明しない。さらに、メモリ・アレイ構造、検出メカニズム、ダミーセルの概念、リフレッシュ動作は第５実施例にしたがって使用し、容量結合書き込み方法を使用する。先行実施例に示したメモリに対して幾つかの変更を行なうことができる。たとえば、Ｐチャンネル・ストレージ・トランジスタをＮチャンネル・デバイスの代わりに使用できる。利点と製造プロセスの変化は第１３実施例に示してありここでは説明しない。
【０１０９】
第１５の好適実施例では第１２実施例の図面（図３３から図３６）に示すことができるメモリを実現し、第７実施例に示した薄型チャンネル・トランジスタを含む２トランジスタ・セル構造メモリを説明する。さらに、本メモリは第６実施例で説明した直列接続メモリ・セル構造のそれと同様の方法で構成される。レイアウト図は図３４と図３６に示してあり点Ａ１１０とＡ１１１ならびにＡ１１８とＡ１１９の間の断面図が図３３に示してある。模式図が図３５に図示してある。
【０１１０】
第１２実施例のレイアウト及び製造に対する本メモリのレイアウト及び製造における相違点は、第６実施例で説明した一連のサブカラム・ブロックにセルが構成される点である。要するに、各メモリ・セルのストレージ・トランジスタＱＳは隣接するメモリ・セルのストレージ・トランジスタと直列に接続される。このサブカラム列の一端にあるストレージ・トランジスタＱ１はデータ線ＤＬに接続され他端にあるストレージ・トランジスタＱｎはサブカラム・アクセス・トランジスタＱＳＬに接続され、これがさらにソース・データ線ＤＬ０へ接続される。読み書きアクセス方法は第６実施例で説明した容量結合書き込み方法にしたがう。本実施例と第６実施例での違いは第７実施例に説明した様な薄型チャンネル書き込みトランジスタを含めることである。このデバイスをストレージ・ノード・アクセス・トランジスタとして含めることにより、低い閾値下電流リークのため従来のトランジスタに比べ１０００倍リテンション時間を延ばすことができる。
【０１１１】
本実施例によるメモリではオープン・データ線構造、差電圧センスアンプ、ダミーセルの概念、リフレッシュ方法は第６実施例に示したものを使用しここでは繰り返し説明しない。さらに、製造プロセスのフローは第１４実施例で説明しておりここでは繰り返さない。本メモリは、少なくとも第１実施例で説明した理由からＰチャンネル・ストレージ・トランジスタをＮチャンネル・デバイスの代わりに使用することができ、そのための製造プロセス方法は第８実施例で説明してある。本デバイスの利点としては直列接続ストレージ・トランジスタでのドレインとソースのコンタクトがないことによる従来のＤＲＡＭより小さなセル寸法である。さらに、従来のＤＲＡＭより大幅に長いリテンション時間を示すことができる。
【０１１２】
第１６の代表的実施例は図３７に示したようなメモリを提供し、各セルが標準的な４ＴのＳＲＡＭ構造で４個のトランジスタを含むようにする。さらに、セル内のトランジスタは、トランジスタをゲート端子に接続したワード線Ｗ０から活性化したときに一方のパス・トランジスタＱ１がプラスのデータ線ＤＴ０とプラスのストレージ・ノードＮＴへ電気的に接続するように構成する。他方のパス・トランジスタＱ２はゲート端子へ接続された同じワード線Ｗ０から活性化されたときにマイナスのデータ線ＤＢ０とマイナスのストレージ・ノードＮＢへ電気的に接続する。ストレージ・トランジスタＱ３はソース領域が接地ノードへ接続され、ドレイン領域がプラスのストレージ・ノードＮＴへ、ゲート電極がマイナスのストレージ・ノードＮＢへ接続してある。最後に、ストレージ・トランジスタＱ４は、ソース領域が接地ノードへ接続してあり、ドレイン領域はマイナスのストレージ・ノードＮＢへ接続してあり、ゲート電極はプラスのストレージ・ノードＮＴへ接続してある。
【０１１３】
本実施例のメモリの相違点はストレージ・トランジスタＱ３，Ｑ４が第７実施例で説明した薄型チャンネル多結晶シリコン・トランジスタによって実現される点である。この構造を使用することには幾つかの利点がある。後述するように、このメモリはリフレッシュ期間で動作するスタティック型メモリである。そのため、リフレッシュ動作に関係する電力消費を無視できる。第７実施例で説明したように薄型チャンネル・ストレージ・トランジスタは絶縁層の上に製造されるので、従来のＳＲＡＭセルに比べて３分の１まで小さいセル寸法を実現できる。さらに、薄型チャンネル・ストレージ・トランジスタはリーク電流の大きさが従来のトランジスタより４桁まで小さいので、このメモリ・セルはスタンバイ状態で従来のＳＲＡＭに比べ大幅に低い電力しか消費しない。
【０１１４】
代表的なアクセス動作について説明する。この動作はＮチャンネル・パストランジスタＱ１，Ｑ２に適用されるが、このメモリはパストランジスタがＰチャンネル型である場合も同じ方法で機能する。この場合、ワード線Ｗ０の極性を反転させる。図３８ａと図３８ｂの波形図に示してあるように、スタンバイ状態で、ワード線Ｗ０を低値に保持し、データ線ＤＬをストレージ・ノードから絶縁する。高値がセルに保存されている場合高電圧（２Ｖ）がプラスのストレージ・ノードＮＴに保存され、低電圧（０Ｖ）がマイナスのストレージ・ノードＮＢに保存される。プラスのノードにかかる高電圧でストレージ・トランジスタＱ３が活性化し、効果的にマイナスのストレージ・ノードＮＢを低電圧（０Ｖ）に保持する。
【０１１５】
動作の重要な点は高電圧のプラス側ノードである。この場合、ノードを復帰するメカニズムがプラスのデータ線ＤＴ０からのリーク電流である。プラスのデータ線ＤＴ０からストレージ・ノードＮＴへパストランジスタＱ１を通るリーク電流がプラスのストレージ・ノードＮＴからストレージ・トランジスタＱ３を通りウェルへ流れる充電リークより高い場合には、ノードは自己復帰する。言い換えれば、高電圧のプラスのストレージ・ノードＮＴからの充電リークがある場合、ノードがデータ線と等電圧になるまで電荷がプラスのデータ線ＤＴ０から流れる。同じ言い方で、プラスのストレージ・ノードにかかる低電圧値の場合には、逆のことが言える。マイナスのストレージ・ノードＮＢはマイナスのデータ線ＤＢ０からのリーク電流により高電圧に維持される。薄型チャンネル・トランジスタは従来のトランジスタより大幅に低いリーク電流を示すので、この関連性が保持されることになり、低リーク、小面積スタティック・メモリ・セルを実現できる。
【０１１６】
読み書きアクセスは従来のＳＲＡＭ回路と同一で、高値データが図３８ａに示したように書き込まれ低値データは図３８ｂに示したように書き込まれるので、ここでは詳細に説明しない。要約すると、高値書き込みサイクルでは、高電圧（２Ｖ）がプラスのデータ線ＤＴ０に現われ低電圧（０Ｖ）がマイナスのデータ線ＤＢ０に現われる。ワード線Ｗ０は活性化され、ストレージ・ノードＮＴ，ＮＢへデータ線上の電圧を転送する。ワード線を低値にした後、データ線は高電圧スタンバイ状態に戻り（２Ｖ）、データは前述したように静的に保持される。読み出し動作はプラスのデータ線ＤＴ０、マイナスのデータ線ＤＢ０を浮動させパストランジスタを活性化することを含む。電流経路はデータ線からセルを通る経路を形成し差電圧がデータ線に発生する。この差分信号をセンスアンプＳＡ０で識別しデータをシステムバスに出力する。薄型チャンネル・トランジスタの製造技術については第１８実施例でさらに詳細に説明する。
【０１１７】
第１７の代表的実施例は図３９に示したようなメモリを提供し、各セルが６個のトランジスタを含み、そのうち４個は第１６実施例で説明したような標準の４トランジスタ構造とし、残り２個のトランジスタはセルデータの高速読み出しを可能にするような方法で構成する。パストランジスタＱ１，Ｑ２は書き込みデータ線ＳＴ０、ＳＢ０に接続され薄型チャンネル・ストレージ・トランジスタＱ３，Ｑ４はデータ値がストレージ・ノードＮＴ、ＮＢに静的に保持されるように構成する。第１６実施例では、電流パスが薄型チャンネル・ストレージ・トランジスタを通っているので、読み出し動作は従来のＳＲＡＭより大幅に遅い。このため、２個のトランジスタを追加して読み出し動作の速度を向上させる。読み出しトランジスタＱ５はソース領域を接地（０Ｖ）へ接続しゲート電極をマイナスのストレージ・ノードＮＢへ接続する。アクセス・トランジスタＱ６はソース領域をトランジスタＱ５のドレイン領域へ接続し、ゲート端子をワード線Ｗ０へ接続し、ドレイン領域を読み出しデータ線Ｄ０へ接続する。
【０１１８】
アクセス動作は第１６実施例の動作と同様であり、相違点だけを説明する。図４０ａは高値データのアクセス動作、図４０ｂは低値データのアクセス動作を示す。書き込み動作は書き込みデータ線ＳＴ０，ＳＴ１に現われる対向した極性の電圧による同様なパターンにしたがい、高電圧（２Ｖ）が高値書き込み動作でプラスの書き込みデータ線に現われ低電圧（０Ｖ）が低値書き込み動作でプラスの書き込みデータ線に現われるのは第１６実施例で説明したのと同様である。読み出し動作では、ワード線は第１６実施例と同様に高電圧（２Ｖ）に昇圧される。相違点は、書き込みデータ線にかかる電圧ではなく読み出しデータ線Ｄ０にかかる電圧が検出されることである。マイナスのストレージ・ノードＮＢは読み出しトランジスタＱ６のゲートに接続してあるので、トランジスタはマイナスのストレージ・ノードＮＢが保存高電圧（２Ｖ）になっているとき導通状態にあり、マイナスのストレージ・ノードＮＢが低値保存電圧（０Ｖ）になっているときシャットオフ状態になる。読み出しデータ線からアクセス及び読み出しトランジスタを通る電流経路が存在するので、読み出しデータ線にかかる電圧はマイナスのストレージ・ノードＮＢにかかる電圧で決定される率で低下する。この電圧が読み出しデータ線に接続されたセンスアンプで検出でき、メモリ・セルの内容を表わすデジタル信号を生成して信号バスへ出力することができる。読み出し及びアクセス・トランジスタは従来のタイプであるから、大きな電流を生成でき、第１６実施例で実現できる以上に高速な読み出し動作が得られる。欠点は追加のデータ線と追加のトランジスタによる追加面積である。しかし、メモリ・セルは標準的なＳＲＡＭより大幅にリーク電流が小さいので、電力消費を減少させることができる。
【０１１９】
第１８の代表的実施例を図４１から図４４に示す。本実施例では、先行の実施例で使用した薄型チャンネル書き込みトランジスタが示してある。本デバイスの低リーク特性により、ダイナミック・メモリ構造にこれを組み込むことで長いリテンション時間を実現でき、従来のＤＲＡＭより電力消費が少ないメモリが得られる。ＳＲＡＭ構造に構成すると、ストレージ段でのリーク電流を減少し、低電力スタティック・メモリ・デバイスが得られる。本発明で要求される低リーク特性を実現するには、薄型チャンネル層トランジスタを使用する。説明を簡明にする目的で、薄型チャンネル・トランジスタだけが図示してある。原理において、本実施例で説明した各種の薄型チャンネル書き込みトランジスタが、本発明で提示した実施例のいずれかの書き込みトランジスタとして使用できる。
【０１２０】
図４１ａに示してある薄型チャンネル書き込みトランジスタはＮ型ウェルＡ７７の絶縁層に製造する。このデバイスの一つの特性は、ドレイン領域とソース領域が多層多結晶シリコンから製造され、上層が多量ドーピングＮ型多結晶シリコン、下層が少量ドーピングＮ型または固有多結晶シリコンで構成されることである。３ナノメートル厚固有多結晶シリコン層はチャンネル領域Ａ７６を形成し、ゲート端子Ａ７２は多量ドーピングＮ型多結晶シリコン層から形成される。ソース及びドレイン領域とチャンネル領域の間の接続で、多結晶シリコンのドーピング密度を減少し、後続の高温処理ステップの間にもチャンネル領域へドーパントが拡散するのを防止する。このようにすると、二つの領域の間の急峻な接合が回避され、デバイスのリーク電流をさらに減少させられる。軽くドーピングしたＮ型または固有多結晶シリコン層を最初に蒸着し、続けて高度にドーピングしたＮ型多結晶シリコン層を蒸着し、これがトランジスタのソース及びドレイン領域として機能する。アモルファス・シリコン層をさらに蒸着しソースとドレイン領域を接続するチャンネル領域を形成する。理想的には、図４１ｂに示したようなソースとドレインの構造は多結晶シリコン構造の上部から底部へ向かってドーパント濃度を段階的に減少させるように製造する。
【０１２１】
図４２と図４３は別の薄型チャンネル書き込みトランジスタ構造の製造ステップを示したものである。この場合、ＳＯＩウエハを用いてデバイスのチャンネル領域が単結晶シリコンから構成されるようにする。多結晶シリコンではなく単結晶シリコンをチャンネル領域に使用することで、デバイスが易動性の増加により大きな「ＯＮ」電流を流せるようにする他、粒子境界個数の減少に支えられた低いトラップサイト密度と低いリークにより大きな閾値下係数を示すようになる。
【０１２２】
この構造の製造について説明する。５０ナノメートル厚のシリコン層をもつＳＯＩウエハを使用し、低エネルギーＮ型ドーピング・イオン打込みを行なってから拡散プロセスを行ないシリコン層にドーパントを拡散する。ＳｉＯ_２層Ａ８１より上のシリコン層Ａ８０の表面が酸化され、ＳｉＯ_２層Ａ８２を形成する（図４２ａ参照）。マスクを用いてフォトレジストの層をパターン化し、エッチングステップを行なってソース、ドレイン、チャンネル領域を形成する。別のレジスト・パターンＡ８３をつかってＳｉＯ_２とシリコンをエッチングし、１０ナノメートル厚のシリコン層が残るようにする（図４２ｂ参照）。レジストを除去し暴露したシリコンを酸化して、３ナノメートル厚のチャンネル領域Ａ８４の上に７ナノメートル厚のＳｉＯ_２層を残す（図４３ａ参照）。Ｎ型多結晶シリコンを蒸着、パターン化、エッチングしてトランジスタのゲート電極Ａ８５を形成する（図４３ｂ参照）。
【０１２３】
別の薄型チャンネル書き込みトランジスタ構造を図４４に示す。断面図が図４４ａに示してあり、この構造のレイアウトが図４４ｂに示してある。この構造では、書き込みトランジスタは垂直方向に製造しストレージ・トランジスタと組み合わされて小面積デバイス構造となる。ストレージ・トランジスタのゲート領域Ａ８６は絶縁層Ａ９４の上に製造して活性領域Ａ９０を横断するようにする。この構造では同時に読み出しトランジスタのソースＡ９１およびドレインＡ９２領域も画成する。書き込みトランジスタのソースＡ８６およびドレインＡ８８領域はＮ型多結晶シリコンから形成し、ドレインが垂直方向にソースの上に配置されるようにする。書き込みトランジスタのソース領域Ａ８６はストレージ・トランジスタのゲート電極Ａ８６に接続され、ドレイン領域Ａ８８は書き込みデータ線に接続される。書き込みトランジスタのチャンネル領域Ａ８９は書き込みデータ線が侵入するホール・パターンＡ９３の内側に沿って形成する。
【０１２４】
チャンネルＡ８９の制御電極Ａ８７をＰ型多結晶シリコンから形成しコンタクト・ホールを通して書き込みワード線へ接続する。Ｐ型多結晶シリコンを用いることで、書き込みトランジスタの閾値電圧は、制御電圧が０Ｖ付近にあるときリーク電流が最小になるようにセットされる。本実施例では、ストレージ・トランジスタを作成した後、絶縁層を形成し、この後Ｎ型多結晶の蒸着を行なう。レジスト・パターンはＮ型多結晶シリコンを貫通してストレージ・トランジスタのゲート電極までホールＡ９３をエッチングするようにマスクする。３．５ナノメートル厚アモルファス多結晶シリコン層を蒸着後、絶縁層の蒸着と結晶化ステップを行なう。別のレジスト層をパターン化して書き込みトランジスタのゲート電極Ａ８７を形成する。書き込みデータ線Ａ８８をパターン化してエッチングする。最後に、各種のコンタクト及び相互接続メタル層をデバイス上に形成する。
【０１２５】
上記説明は部材の何らかの特定の材料、寸法、または方向に本発明を制限することを意味するものではない。多くの部材／方向の置き換えは本発明の範囲内で企図されることである。本明細書で説明した実施例は例として提示したものであって本発明の範囲を制限するために用いるべきではない。
【０１２６】
本発明はその用途において特定の実施例に関連して説明したが、本明細書の教示に鑑みて当業者において本発明の範囲から逸脱することなくあるいは本発明の範囲を越えることなく更なる実施例や変更を作成できるものである。したがって本明細書の図面ならびに説明は本発明の理解を助けるための例として提供され、本発明の範囲を制限するように解釈されるべきでないことは理解されるべきである。
【０１２７】
【発明の効果】
本発明によれば、高集積度ＤＲＡＭが実現できる。さらに、２または３トランジスタ利得セル・メモリのセル寸法を縮小するような書き込み方法を提供する。ダイナミック・メモリは薄型チャンネル・トランジスタを書き込み素子として含み長いデータストレージ・リテンション時間が本発明のメモリ・デバイスで実現される。動作電力が小さく高密度のＤＲＡＭセルも実現できる。
【図面の簡単な説明】
【図１】第１の代表的実施例の容量結合書き込み方法を説明する回路図。
【図２】（ａ）及び（ｂ）は、第１の代表的実施例の容量結合書き込み方法でのアクセス波形を示す図。
【図３】第１の代表的実施例の３Ｔメモリ・セルの回路図。
【図４】（ａ）及び（ｂ）は、第１の代表的実施例の３Ｔメモリ・セルのアクセス波形を示す図。
【図５】従来の３Ｔメモリ・セル構造の略図を示す図。
【図６】（ａ）及び（ｂ）は、従来の３Ｔメモリ・セルのアクセス波形を示す図。
【図７】第１の代表的実施例の３Ｔメモリ・セルの回路図と電圧表。
【図８】第１の代表的実施例の３Ｔメモリ・セルの回路図。
【図９】第１の代表的実施例の３Ｔメモリ・セルのアクセス波形を示す図。
【図１０】半導体メモリの回路図。
【図１１】半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図１２】第２の代表的実施例の半導体メモリの回路図。
【図１３】半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図１４】第３の代表的実施例の半導体メモリの回路図。
【図１５】半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図１６】第４の代表的実施例の半導体メモリの回路図。
【図１７】（ａ）及び（ｂ）は、第４の代表的実施例の半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図１８】第５の代表的実施例の半導体メモリの回路図。
【図１９】（ａ）及び（ｂ）は、半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図２０】第６の代表的実施例の半導体メモリの回路図。
【図２１】（ａ）及び（ｂ）は、第６の代表的実施例の半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図２２】第７の代表的実施例の半導体メモリ・アレイのレイアウト・パターンを示す図。
【図２３】半導体メモリ・アレイの略図。
【図２４】（ａ）及び（ｂ）は、第７の代表的実施例の半導体メモリ・アレイ構造の断面図。
【図２５】半導体メモリ・アレイのレイアウト・パターンを示す図。
【図２６】第９の代表的実施例の半導体メモリ・アレイの略図。
【図２７】第１０の代表的実施例の半導体メモリ・アレイ構造の断面図。
【図２８】半導体メモリ・アレイのレイアウト・パターンを示す図。
【図２９】半導体メモリ・アレイの略図。
【図３０】第１１の代表的実施例の半導体メモリ・アレイ構造の断面図。
【図３１】半導体メモリ・アレイのレイアウト・パターンを示す図。
【図３２】半導体メモリ・アレイ構造の断面図。
【図３３】（ａ）及び（ｂ）は、第１２の代表的実施例の半導体メモリ・アレイ構造の断面図。
【図３４】第１２の代表的実施例の半導体メモリ・アレイのレイアウト・パターンを示す図。
【図３５】半導体メモリ・アレイの略図。
【図３６】半導体メモリ・アレイのレイアウト・パターンを示す図。
【図３７】第１６の代表的実施例の半導体メモリの回路図。
【図３８】（ａ）及び（ｂ）は、半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図３９】第１７の代表的実施例の半導体メモリの回路図。
【図４０】（ａ）及び（ｂ）は、半導体メモリの書き込み及び読み出しアクセス波形を示す図。
【図４１】（ａ）及び（ｂ）は、第１８の代表的実施例の半導体デバイスの断面図。
【図４２】（ａ）及び（ｂ）は、半導体デバイスの断面図。
【図４３】（ａ）及び（ｂ）は、半導体デバイスの断面図。
【図４４】（ａ）及び（ｂ）は、半導体デバイスの断面図とレイアウト・パターン。
【符号の説明】
ＷＬ０：書き込みワード線、ＷＬｎ：書き込みワード線、ＤＬ：データ線、ＭＣ：メモリ・セル、ＮＳ：ストレージ・ノード、ＣＤ：容量結合、ＳＷ：スイッチ素子、ＴＲ：定電圧基準ノード、ＣＳ：ストレージ・キャパシタ、ＳＡ：電圧センスアンプ、ＷＲ０：読み出しワード線、ＱＳ：ストレージ・トランジスタ、ＱＷ：書き込みトランジスタ・デバイス、ＱＲ：読み出しトランジスタ、ＳＮ：選択信号。

Claims

複数のワード線と、
複数のデータ線と、
前記ワード線とデータ線の交点にあるメモリ・セルとを含み、各メモリ・セルはさらに第１のスイッチ素子と、
第１のコンデンサ素子とを含み、
前記第１のコンデンサ素子の第１の端子は、前記第１のスイッチ素子の第１の端子へ電気的に接続され、
前記第１のスイッチ素子の第１の端子はストレージノードとして働き、電荷は前記第１のスイッチ素子から転送され、前記データ線の電圧値に基づいて前記ストレージノードへ多値電圧値として蓄積されるメモリ素子において、
前記メモリ・セルへの書き込み動作においては前記複数のデータ線の電圧関係がＶａ＞Ｖｂを満たす場合には、書き込み動作終了後において前記ストレージノードの電荷はＱａ＜Ｑｂになるように動作を行い、前記データ線の電圧関係が逆の場合は前記ストレージノードの電荷関係も逆になるような動作を行なうことを特徴とする半導体メモリ素子。
前記第１のスイッチ素子の前記ストレージノードに接続されていない第２の端子は、書き込み動作時に書き込み電圧に依存せず一定の電圧である共通線に接続されることを特徴とする請求項１に記載の半導体メモリ素子。
前記スイッチ素子は書き込みトランジスタから構成され前記書き込みトランジスタのソースまたはドレインが前記ストレージ・ノードへ電気的に接続されるようにすることを特徴とする請求項１に記載の半導体メモリ素子。
前記書き込みトランジスタのゲート電極は書き込みワード線へ電気的に接続されることを特徴とする請求項３に記載の半導体メモリ素子。
前記第１のコンデンサ素子はストレージ・トランジスタであり前記第１のコンデンサ素子の第１の端子は前記ストレージ・トランジスタのゲート電極であることを特徴とする請求項１に記載の半導体メモリ素子。
前記メモリ・セルに保存される情報は前記ストレージ・トランジスタのソース・ドレイン間のコンダクタンス変化によって識別可能であることを特徴とする請求項５に記載の半導体メモリ素子。
前記ストレージ・トランジスタのソースまたはドレインが読み出しデータ線へ電気的に接続されることを特徴とする請求項５に記載の半導体メモリ素子。
前記ストレージ・トランジスタのソースまたはドレインが共通の電圧基準へ電気的に接続されることを特徴とする請求項５に記載の半導体メモリ素子。
前記メモリ・セルはさらに読み出しトランジスタを含み前記ストレージ・トランジスタのソースまたはドレインが前記読み出しトランジスタのソースまたはドレインへ電気的に接続されることを特徴とする請求項５に記載の半導体メモリ素子。
前記ストレージ・トランジスタのソースまたはドレインへ接続されていない前記読み出しトランジスタのソースまたはドレインが読み出しデータ線へ接続されることを特徴とする請求項９に記載の半導体メモリ素子。
前記ストレージ・トランジスタのソースまたはドレインへ接続されていない前記読み出しトランジスタのソースまたはドレインが共通の電圧基準へ接続されることを特徴とする請求項９に記載の半導体メモリ素子。
前記読み出しトランジスタのゲート電極は読み出しワード線へ電気的に接続されることを特徴とする請求項９に記載の半導体メモリ素子。
前記ストレージ・トランジスタのソースまたはドレインへ接続されていない前記読み出しトランジスタのソースまたはドレインが共通の電圧基準へ接続されることと、
前記読み出しトランジスタのソースまたはドレインへ接続されていない前記ストレージ・トランジスタのソースまたはドレインがデータ線へ電気的に接続されることを特徴とする請求項１２に記載の半導体メモリ素子。
前記ストレージ・トランジスタのソースまたはドレインへ接続されていない前記読み出しトランジスタのソースまたはドレインがデータ線へ接続されることと、
前記読み出しトランジスタのソースまたはドレインへ接続されていない前記ストレージ・トランジスタのソースまたはドレインが共通の電圧基準へ電気的に接続されることを特徴とする請求項１２に記載の半導体メモリ素子。
前記スイッチ素子は書き込みトランジスタを含み、前記書き込みトランジスタのソースまたはドレインが前記ストレージ・ノードへ電気的に接続されることを特徴とする請求項１２に記載の半導体メモリ素子。
前記ストレージ・ノードへ電気的に接続されていない前記書き込みトランジスタのソースまたはドレインが定電圧基準へ電気的に接続されることを特徴とする請求項１５に記載の半導体メモリ素子。
前記書き込みトランジスタのゲートは書き込みワード線へ接続され前記書き込みワード線と読み出しワード線が接続されることを特徴とする請求項１５に記載の半導体メモリ素子。
前記メモリ・セルはさらにアクセス・コンデンサ素子を含み、前記アクセス・コンデンサ素子の一方の端子が前記ストレージ・ノードへ電気的に接続されることを特徴とする請求項１に記載の半導体メモリ素子。
前記アクセス・コンデンサ素子の第２の端子が読み出しワード線へ接続されることを特徴とする請求項１８に記載の半導体メモリ素子。
前記メモリ・セルはさらにアクセス・コンデンサ素子を含み、前記アクセス・コンデンサ素子の一方の端子が前記ストレージ・ノードへ電気的に接続されることを特徴とする請求項５に記載の半導体メモリ素子。
前記アクセス・コンデンサ素子の第２の端子が読み出しワード線へ接続されることを特徴とする請求項２０に記載の半導体メモリ素子。
前記ストレージ・ノードに保持された情報は前記読み出しワード線を活性化し前記ストレージ・トランジスタのドレインからソースへのコンダクタンス変化を測定することにより識別できることを特徴とする請求項２１に記載の半導体メモリ素子。
前記スイッチ素子は前記ストレージ・トランジスタのチャンネルと異なる極性の不純物をドーピングしたチャンネルを備えるトランジスタを含むことを特徴とする請求項２０に記載の半導体メモリ素子。
前記読み出しワード線と前記書き込みワード線は１つのワード線で構成され、前記１つのワード線には、書き込み電圧、読み出し電圧、前記書き込み電圧と読み出し電圧の中間のスタンバイ電圧が印加されることを特徴とする請求項２３に記載の半導体メモリ素子。
複数のデータ線が複数のデータ線対に構成され、前記メモリ・セルは前記複数のデータ線が電気的に平衡になるように構成されることを特徴とする請求項１に記載の半導体メモリ素子。
各データ線対について差動増幅を実行するのに適した複数のセンスアンプをさらに含むことを特徴とする請求項２５に記載の半導体メモリ素子。
各々の前記センスアンプに一つづつ複数のプリチャージ回路をさらに含み前記センスアンプの各々が検出増幅を行なうための交差接続ＣＭＯＳ論理反転構造になるように２個のＰＭＯＳと２個のＮＭＯＳトランジスタで構成されることを特徴とする請求項２６に記載の半導体メモリ素子。
複数のダミーセルをさらに含み、データ線の各対が接続されたダミーセルを有し、
前記ダミーセルは読み出し動作によりアクセスされている前記メモリ・セルに接続されていないデータ線対のデータ線へ接続されていることと、前記ダミーセルは前記２本のデータ線電圧の間のほぼ中間の電圧を出力することを特徴とする請求項２７に記載の半導体メモリ素子。
信号増幅を行なうための少なくとも１個のセンスアンプをさらに含み、前記センスアンプは前記増幅器の２個の入力端子が２本のシングルエンデッド・データ線へ電気的に接続されるように構成されることを特徴とする請求項１に記載の半導体メモリ素子。
複数のダミーセルをさらに含み、各々のシングルエンデッド・データ線は接続されたダミーセルを有し、
読み出し動作中に、前記読み出し動作によってアクセスされているメモリ・セルへ接続されていないが同じセンスアンプへ接続されている前記ダミーセルは前記センスアンプへ接続されたデータ線対のデータ線に接続されることと、さらに前記ダミーセルは前記２本のデータ線電圧のほぼ中間の電圧を出力することを特徴とする請求項２９に記載の半導体メモリ素子。
前記ストレージ・ノードに保存された前記メモリ・セルの情報を復元するようにリフレッシュ動作を行なうことを特徴とする請求項１に記載の半導体メモリ素子。
前記スイッチ素子は絶縁薄膜上に５ナノメートルを越えない厚みの半導体材料で形成されたチャンネルにより接続されるソース領域とドレイン領域が金属または半導体材料から製造された半導体デバイス書き込み要素を含み、前記チャンネルの電圧レベルが前記半導体デバイス書き込み要素のゲート電極の電圧により影響を受けることを特徴とする請求項１に記載の半導体メモリ素子。
前記第１のコンデンサ素子は少なくとも１つのストレージ・トランジスタよりなり、前記ストレージ・トランジスタのゲート電圧は電気的に前記スイッチ素子の１つの端子に接続され、ストレージ・ノードとして働くことを特徴とする請求項３２に記載の半導体メモリ素子。
前記半導体デバイス書き込み要素のソースとドレインは前記ストレージ・トランジスタのゲート電極として同じ材料層から製造されることを特徴とする請求項３１に記載の半導体メモリ素子。
前記メモリ・セルはアクセス・コンデンサ素子をさらに含み前記アクセス・コンデンサ素子の一方の端子が前記ストレージ・ノードに接続されることを特徴とする請求項３３に記載の半導体メモリ素子。
前記アクセス・コンデンサ素子の第２の端子は読み出しワード線に接続されることを特徴とする請求項３５に記載の半導体メモリ素子。
前記アクセス・コンデンサ素子の一方の端子は前記ストレージ・トランジスタのゲート電極で形成されることを特徴とする請求項３５に記載の半導体メモリ素子。
前記アクセス・コンデンサ素子の第１のプレートは前記半導体デバイス書き込み要素のソース及びドレインと同じ材料層により形成されることを特徴とする請求項３５に記載の半導体メモリ素子。
複数のワード線と、
複数のデータ線と、
前記ワード線とデータ線の交点にあるメモリ・セルとを含み、各メモリ・セルは、ゲート端子がストレージ・ノードへ電気的に接続してあるストレージ・トランジスタと、
ゲート端子が読み出しワード線へ電気的に接続してありソースまたはドレイン領域が前記ストレージ・トランジスタのソースまたはドレイン領域へ接続される読み出しトランジスタと、
ゲート端子が書き込みワード線へ電気的に接続される半導体書き込みデバイスとを含み、前記半導体書き込みデバイスはソース領域とドレイン領域が絶縁層の上部に５ナノメートルを越えない厚みの半導体材料で形成されたチャンネルによって接続される金属または半導体材料から製造されることを特徴とする半導体メモリ素子。
複数のセンスアンプをさらに含み、前記センスアンプの一つが各データ線に接続されて読み出し動作中に信号を増幅することを特徴とする請求項３９に記載の半導体メモリ素子。
前記ストレージ・トランジスタがＮチャンネルＭＯＳデバイスであることを特徴とする請求項４０に記載の半導体メモリ素子。
読み出しデータ線上の信号を増幅してパストランジスタ経由で書き込みデータ線へ印加してから書き込みトランジスタを活性化してデータを保存するような方法でリフレッシュ動作が行なわれることを特徴とする請求項４１に記載の半導体メモリ素子。
書き込みデータ線と読み出しデータ線が組み合わされることを特徴とする請求項４１に記載の半導体メモリ素子。
データ線上の信号を増幅してから書き込みトランジスタを活性化しデータを保存するような方法でリフレッシュ動作が行なわれることを特徴とする請求項４３に記載の半導体素子。
複数のワード線と、
複数のデータ線対と、
前記ワード線とデータ線対の交点にあるメモリ・セルとを含み、前記メモリ・セルの各々が２個の転送トランジスタを含み、第１の転送トランジスタは第１のストレージ・ノードから第１のデータ線対へデータを転送し、第２の転送トランジスタは第２のストレージ・ノードから第２のデータ線対へデータを転送し、各転送トランジスタは同一のワード線によって活性化され、
絶縁薄膜上で５ナノメートルを越えない厚みを有する半導体材料で形成されるチャンネルによって接続されたソース領域とドレイン領域が金属または半導体材料で製造される２個のストレージ半導体デバイスをさらに含み、前記チャンネルの電圧レベルが前記半導体デバイスのゲート電極の電圧により影響を受け、前記半導体デバイスは前記第１と第２のストレージ・ノードへ交差接続により反転して構成される
ことを特徴とする半導体メモリ素子。
前記ストレージ半導体デバイスのドレインまたはソースからの電流リークが前記転送トランジスタのドレインまたはソースからの電流リークより小さいことを特徴とする請求項４５に記載の半導体メモリ素子。
一対のデータ線に読み出し動作中に差分信号が提示されることを特徴とする請求項４６に記載の半導体メモリ素子。
差分信号を増幅してアクセスされたメモリ・セルにある情報を判定できるように各データ線対に接続されたセンスアンプをさらに含むことを特徴とする請求項４７に記載の半導体メモリ素子。
前記メモリ・セルの各々がさらにアクセス・トランジスタと、
ゲート端子が前記ストレージ・ノードの一方に接続され、ソースまたはドレイン領域が接地ノードに接続され、接地ノードに接続されていない前記ソースまたはドレイン領域の他方がアクセス・トランジスタのソースまたはドレイン領域に接続される読み出しトランジスタとを含み、
前記アクセス・トランジスタはゲート端子を含み、ゲート端子はワード線に電気的に接続され、前記読み出しトランジスタに接続されていない前記ソースまたはドレイン領域の他方が読み出しデータ線へ電気的に接続されることを特徴とする請求項４５に記載の半導体メモリ素子。
一対のデータ線に読み出し動作中に差分信号が提示されることを特徴とする請求項４９に記載の半導体メモリ素子。
前記読み出しデータ線の電圧レベルを読み出し動作中に検出して前記メモリ・セルに保存された情報の値を検出することを特徴とする請求項５０に記載の半導体メモリ素子。
直列メモリ・セルの前記ストレージ・トランジスタのソースまたはドレイン領域が読み出しデータ線へ電気的に接続され、同じ直列メモリ・セルの前記ストレージ・トランジスタのソースまたはドレイン領域の他方がサブデータ線へ電気的に接続されることを特徴とする請求項３５に記載の半導体メモリ素子。
前記メモリ・セルはさらにアクセス・トランジスタを含み、前記アクセス・トランジスタのソースまたはドレインが前記サブデータ線へ電気的に接続され、前記サブデータ線へ接続されていない前記アクセス・トランジスタのソースまたはドレインがソース・データ線へ電気的に接続され、前記アクセス・トランジスタのゲート端子がサブカラム・アクセス・ワード線へ電気的に接続されることを特徴とする請求項５２に記載の半導体メモリ素子。
直列メモリ・セルのストレージ・トランジスタのソースまたはドレイン領域が前記列内の隣接するストレージ・トランジスタのソースまたはドレイン領域へ電気的に接続されることを特徴とする請求項３５に記載の半導体メモリ素子。
前記列の一端にある前記ストレージ・トランジスタのソースまたはドレイン領域がデータ線へ電気的に接続されることを特徴とする請求項５４に記載の半導体メモリ素子。
前記メモリ素子はさらにアクセス・トランジスタを含み、前記列の一端にある前記ストレージ・トランジスタのソースまたはドレイン領域が前記アクセス・トランジスタのソースまたはドレイン領域へ電気的に接続され、前記ストレージ・トランジスタへ接続されていない前記アクセス・トランジスタのソースまたはドレイン領域がソース・データ線へ電気的に接続され、前記アクセス・トランジスタのゲート電極がサブカラム・アクセス・ワード線へ電気的に接続されるようにしてあることを特徴とする請求項５４に記載の半導体メモリ素子。
複数のワード線と、
複数のデータ線と、
前記ワード線とデータ線の交点にあるメモリ・セルとを含み、前記メモリ・セルの各々がゲート端子がストレージ・ノードへ電気的に接続してあるストレージ・トランジスタと、
前記ストレージ・ノードへ電気的に接続された書き込みワード線によって活性化される半導体書き込みデバイスとを含み、前記半導体デバイスはソース領域とドレイン領域が絶縁薄膜上で５ナノメートルを越えない厚みの半導体材料で形成されるチャンネルによって接続された導体から製造されることを特徴とする半導体メモリ素子。
前記導体が金属または半導体材料であることを特徴とする請求項５７に記載の半導体メモリ素子。
マスキング・ステップを含めて前記ストレージ・トランジスタの多結晶シリコン・ゲート端子がＮ型またはＰ型の不純物打ち込みを有し前記書き込みトランジスタの多結晶シリコン・ソース及びドレイン領域が前記ストレージ・トランジスタと対向する型の不純物打ち込みを有するようにすることを特徴とする請求項５８に記載の半導体メモリ素子。
前記書き込みトランジスタの前記多結晶シリコン・ドレイン及びソース領域の上部が前記多結晶シリコン・ドレイン及びソース領域の下部より高い不純物濃度を有することを特徴とする請求項５８に記載の半導体メモリ素子。
第１導電型の多結晶シリコンの層と、金属またはシリサイドの層と、第２導電型の多結晶シリコン層が積層され構成される縦型スタック構造を用い、前記縦型スタック構造の下部は前記ストレージ・トランジスタのゲート端子に、また前記縦型スタック構造の上部は前記書き込みトランジスタのソースまたはドレイン領域になるように前記縦型スタック構造を構成することを特徴とする請求項５８に記載の半導体メモリ素子。
前記書き込みトランジスタのソースまたはドレイン領域の一方が前記ストレージ・トランジスタのソースまたはドレインの垂直方向に真上に製造されることと、これら２つの垂直方向に向いた端子が２つの端子の間のコンタクトにより電気的に接続されることを特徴とする請求項５８に記載の半導体メモリ素子。
前記書き込みトランジスタのチャンネル領域は前記垂直方向に形成され、前記書き込みトランジスタのチャンネル領域が前記ストレージ・トランジスタの多結晶シリコン・ゲート端子を前記ストレージ・トランジスタのゲート端子の垂直方向に真上に配置された金属または多結晶シリコンのデータ線と接続するようにしてあることを特徴とする請求項５８に記載の半導体メモリ素子。
半導体または金属の層が垂直方向に形成され、絶縁層によりチャンネル領域から電気的に絶縁され、前記書き込みトランジスタのゲート端子として機能することを特徴とする請求項６３に記載の半導体メモリ素子。
複数のワード線と、
複数のデータ線と、
前記ワード線とデータ線の交点にあるメモリ・セルとから構成され、前記メモリ・セルの各々はゲート端子がストレージ・ノードへ電気的に接続してあるストレージ・トランジスタと、
前記デバイスのゲート端子へ電気的に接続された書き込みワード線により活性化される半導体書き込みデバイスとを含み、前記デバイスのソースまたはドレイン領域が前記ストレージ・ノードへ電気的に接続され、
一対のメモリ・セルの各々が別のデータ線へ接続されることと、前記各々のセルで前記ストレージ・ノードへ接続されていない前記メモリ・セルの対の各々の前記半導体書き込みデバイスのソースまたはドレイン領域が電気的に接続されることを特徴とする半導体メモリ素子。
第１のスイッチ素子と、
第１のキャパシタ素子とを含み、前記第１のキャパシタ素子の第１の端子はストレージ・ノードで前記第１のスイッチ素子の第１の端子へ電気的に接続され、前記第１のスイッチ素子は外部データ線の電圧に基づいて充電ノードへ電荷を転送するのに適していることと、
さらに前記外部データ線は少なくとも２つの電圧値を取得するのに適し前記メモリ・セルへの書き込み動作中に前記少なくとも２つのデータ線電圧値の高い方に関係するストレージ・ノードでの電荷が前記少なくとも２つのデータ線電圧値の低い方のストレージ・ノードでの電荷より低いことを特徴とする半導体メモリ素子。