TWI289895B - A silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide - Google Patents

Description

1289895 玖、發明說明·· 【發明所屬之技術領域】 本發明有關半導體製造之領域，尤指用於絕緣層上矽 (silic〇n-on_insulator，SOI)裝置之應變膜（strained device film)之形成。 【先前技術】 用於互補性金屬氧化物半導體（complementary metal-oxide-semiconductoi·，CMOS)積體電路（integrated circuits，ICs)之絕緣層上矽（SOI)技術的優點已廣見於 文獻中。通常，S 01技術降低在源極/汲極與基板之間不要 的p-n接合面電容’與其它用於CMOS積體電路之習知技 術相比，SOI技術可降低將近百分之25的p-n接合面電 容。再者，在維持裝置性能相等於形成於原矽 (bulk-silicon)基板上之相似裝置的性能之同時，由soj 技術所製造之CMOS積體電路具有較少的主動電流消耗 量。其他soi技術的優點包括抑制短通道效應（short channel effect )、抑制體效應（body- effect )、高抗穿孔性 (high punch-through immunity)、以及降低閂鎖（iatch_up) 與軟性錯誤（soft errors )。隨著對以電池操作的裝置之需 要增加，因soi裝置之高速度僅需要低功率（low power requirements )之故，使得s〇I技術漸漸地廣受歡迎。 有3午多不同之技術可形成S 01晶圓’這些技術中包括 SIM0X ’ SIM0X係與植入氧技術不同。晶圓打線係用於在 基板中形成隔絕層之另一種技術。透過一連串的姑刻與氧 5 92369(修正版) 1289895 化步驟所形成之矽島可提供側向·隔絕結構。 在標準的金屬氧化半導體場效應電晶體（MOSFET) 技術中，係降低通道長度以及間極介電厚度（gate dielectric thickness)以改善電流驅動及轉換性能。因mqsfeT裝置之 載子移動率（carrier mobility)將直接影響輸出電流以及轉 換性能之故，MOSFET裝置之載子移動率為一重要之參 數。因此，便以增加裝置性能的其他方式來加強通道移動 率（channel mobility)。而此通道移動率之加強已藉由應變 矽膜而提供於某些裝置中，藉由該矽膜之壓縮應力 (c〇mpressive stress)或者矽膜之抗拉應力（tensiie 5匕以5)可 k供淨應變（net strain)。 因此本發明欲提供SOI技術及矽島之隔絕優點，並且 亦提供透過加強載子移動率所獲得之改進的裝置性能。 【發明内容】 本發明之目的在於提供一種應變矽膜在具有矽島之 絕緣層上矽裝置令，以藉由加強在矽膜中之載子移動率而 增加裝置性能。 本發明之實施例提供一種形成應變膜之方法，以滿足 上述目的及其他需求。該方法之步驟包括蝕刻在s〇i結構 之埋藏氧化物層中的凹處，而該s〇I結構具有基板、在該 基板上之埋藏氧化物層、以及在該埋藏氧化物層上之矽 層。該矽層具有溝渠，而且在該埋藏氧化物層中之凹處的 蝕刻包括蝕刻貫穿該矽層中之溝渠。在該埋藏氧化物層中 之凹處與該溝渠誘發在該矽層中之淨應變量之材料所填 92369(修正版) 6 1289895 補。 藉由以其他材料取代部份的埋藏氧化物層，可誘發在 該if中之淨應變量以提供所欲之應力之量以及形式。舉 ^來”兒在某些貫施例中，氮化物係沉積於該凹處、該埋 藏氧2物層與在該矽層之該溝渠中。改變該材料將改變應 力之里以及形式（諸如抗拉應力或壓縮應力之其中一者）， 而將產生在5亥矽層中之淨應變量。因&，本發明藉由加強 在SOI裳置中所創造之通道移動率而改善了裝置性能。 本發明之貫施例提供一種具有應變矽膜之絕緣層上 矽裝置，以滿足上述需求。該絕緣層上矽裝置包括基板以 及在忒基板上之埋藏氧化物層。在該埋藏氧化物層上係設 有矽島。忒矽島係以溝渠彼此隔開。該埋藏氧化物層則具 有在該溝渠正下方之凹處。將材料填在該凹處以及該溝 渠’此材料誘發淨應變量於該矽島中。 本發明之前述及其他特徵、態樣以及優點將以所附圖 式配合本發明下列詳細說明而更易於了解。 【實施方式】 θ本發明致力於解決有關改善SOI裝置之裝置性能之問 題，在某種程度上，本發明係藉由在矽島下方以及矽島之 間以不同的材料取代部份隔絕氧化物，以達成S 〇1裝置之 誓置丨生月b改善在本發明之某些實施例中，係以凹切 (ercuttin§)方式透過在石夕島與石夕層間之溝渠而進行凹 切蝕刻以蝕刻埋藏氧化物層。在蝕刻該埋藏氧化物層之 後接著/冗積材料於溝渠以及形成於該埋藏氧化物層中的 7 92369(修正版) !289895 凹處之内。該材料係經選擇而提供所欲應力（抗拉應力或 壓縮應力之其中-者）…該石夕島，以誘發淨應變量於 石夕膜中。該應㈣⑦已加㈣子移㈣，藉此改善形成於 該應變的矽上之裝置的裝置性能。 第1圖描述根據本發明實施例所架構之SOI裝置原型 (—so。之示意截面圖。該原型包括基板1〇,該基板 1〇可例如為矽基板’於該基板1〇之上方係形成埋藏氧化 物層U，而石夕膜或石夕|㈣係形成於該埋藏氧化物層12 上。該原型可以習知方式形成。 在第2圖中，係於該石夕層14中钱刻出溝渠16，應用 習知之蝕刻技術及化學作用來蝕刻該矽層14並且在該埋 藏氧化物層12上停止蝕刻。該溝渠16係將該矽層14分隔 出夕島1 8，所進行之餘刻例如為習知之非等向性钱刻，該 非等向性蝕刻在該矽島丨8上產生垂直側壁。該非等向性蝕 刻可為反應性離子蝕刻（Reactive I〇n Etch，RIE )，反應性 離子蝕刻指向性地蝕刻該矽層14。該矽島18之寬度係根 據習知技術而選定者。 在將該溝渠1 6蝕刻進入該矽層丨4中以創造該矽島j 8 後，以凹切蝕刻製程來蝕刻該埋藏氧化物層12。在第3圖 中，係描述凹切蝕刻之結果。可進行習知之蝕刻技術以蝕 刻該埋藏氧化物層12。可應用適當的非等向性蝕刻，以在 °亥埋藏氧化物層12中展現出凹切（如元件符號2〇所指示 者）。因此’以如此進行的蝕刻，在該埋藏氧化物層1 2之 内創造凹處22。凹處22包括在該矽層14中之溝渠16正 8 92369(修正版) 1289895 下方之部份，以及在該矽島1 8下方夕加八 U 8下方之部份。以貫穿該溝渠 16而蝕刻至該埋藏氧化物層12之方式進行蝕刻製程並 且允許進打蝕刻直到在該埋藏氧化物層12中產生該凹切 20。亦可應用等向㈣製程或可替代性地應用適當的非等 向性蝕刻製程。可控制凹切量以影響在該矽島18中之應變 量。換言之了選擇待沉積之材料外，在該埋藏氧化物 層12中所產生之凹處22的大小將對誘發於該矽島〗8中之 應變造成影響。 在該埋藏氧化物層12中形成該凹切22,並且在該矽 島18間形成該溝渠16後，導入新材料以以取代已從該埋 藏氧化物層中蝕刻之氧化物。可應用諸如電聚加強化學 氣相沉積（Plasma Enhanced Chemical Vapor Dep〇siti〇n, PECVD)之習知沉積技術，將該材料24沉積於該凹處22’ 及該溝渠16中。該材料24係根據材料之本質特性 (intrinsic properties )所選擇，而該本質特性將對誘發於 j矽島18中之應變的淨量造成影響。以作為示範性材料而 吕’氮化物可用以填補該凹處22及由該溝渠16所形成之 間隙。由於氮化物之本質特性之故，氮化物提供抗拉應力 (Slle Stress )於第4圖所描述之結構中。亦可選擇其 他提供不同抗拉應力之量或不同形式之應力（諸如壓縮應 力）的材料。熟習該項技藝者可基於材料之本質特性來選 擇適當的材料，以產生所欲的應力之量與所欲的之應力形 式。 D亥材料24係藉由習知諸如化學機械研磨（Chemical 9 92369(修正版) 1289895

Mechanical Polishing，CMP)之平坦化技術予以平坦化， 以產生第4圖之結構。在第4圖之結構中，藉由該取代的 材料24所產生之應力誘發於該矽島丨8中之應變的淨量。 此應變的淨量改變在該矽島18之矽膜中的載子電性 (electrical pr〇perties )。因此，隨後所形成的s〇I裝置之 裝置性能將提高。 第5圖顯示第4圖在該矽島is上形成半導體裝置26 後之結構。由於該矽島18之應變矽係藉由該埋藏氧化物層 1 2中以及該矽島丨8之間之該取代的材料所誘發，因此 改善在該裝置26中之通道移動率，使得該裝置26展現出 增加的性能。 ^攻些材料僅為示範之用，在不背離本發明之精神及範 疇下可使用其他的材料。 本發明之其他態樣提供一種藉由不同閘極介電厚度 :降低閘極介電洩漏(leakage)之方法。閘極介電洩漏最常 ^生於汲極與源極區域附近，當閘極介電洩漏發生於通道 中央時會造成四或五級（order)之強度減低（magnitude leSS)由方;隧穿（tunne〗ing)係以指數方式取決於介電厚 度因此在該汲極/源極邊緣需要較厚介電質以抑制閘極洩 '属在別處而要較薄介電質以增加通道反轉之閘極控制。 ☆在退火延伸植入物後，係在具有非常可控制蝕刻速率 緩衝用HF /谷液中從閘極氧化物之側邊進行蝕刻。隨後 貝J進行L伸接合面之邊緣的钱刻。接下來，將閘極及石夕兩 者均以低s (例如，小於75(rc )進行氧化，以避免延伸 10 92369(修正版） 1289895 摻雜物擴散。所摻雜之多晶矽及n+矽將比輕微摻雜之p通 道更快地氧化。 在氧化作用之後’於該n +區域之上形成25至30埃 (Angstroms )厚之介電質。該厚度可徹底地降低大量洩漏 並且亦降低米勒電容（Miller capacitance )。接著進行間隔 件形成、沒極/源極植入與石夕化（si 1 icidat丨on )之製程，此 製程係顯示於第6及第7圖中。 雖然本發明以詳細地描述並用圖說明，可清楚地了解 的是’本發明僅以此作為闡明與範例者，而非用以限制本 發明’本發明之範圍係由所附之申請專利範圍為限。 【圖式簡單說明】 第1圖係根據本發明實施例所架構之絕緣層上矽（S0I) 裝置原型之概要的橫截面圖。 第2圖顯示第1圖於矽層中已蝕刻溝渠以形成矽島後 之結構。 第3圖顯示根據本發明實施例之第2圖於已以凹切钱 刻來鍅刻埋藏氧化物層後之結構。 第4圖顯示根據本發明實施例之第3圖於接著進行其 他材料之沉積與平坦化後之結構。 第5圖顯示根據本發明實施例之第4圖於矽島上形成 完整的裝置後之結構。 弟6圖及第7圖顯示藉由不同閘極介電厚度而降低閘 極介電洩漏之方法。 11 92369(修正版) 1289895 【主要元件符號說明】 10 基板 12 埋藏氧化物層 14 矽膜/矽層 16 溝渠 18 石夕島 20 部份/凹切 22 凹處 24 材料 26 裝置 12 92369(修正版)

Claims (1)

1289895 拾、申請專利範圍： 1 · 一種形成應變膜之方法，包括下列步驟： 蝕刻在絕緣層上矽（silicon-on-insulator，SOI)結 構之埋藏氧化物層（12 )中的凹處（22 )，該SOI結構具 有基板（1 0 )、在該基板（1 〇 )上之埋藏氧化物層（丨2 )、 以及在該埋藏氧化物層（12 )上之;ε夕層（14 )，該石夕層 (14)具有溝渠（16)，而且在該埋藏氧化物層（12) 中之凹處（22)的餘刻包括钱刻貫穿在該石夕層（14)中 之溝渠（1 6 );以及 以在該矽層（14)中誘發淨應變量之材料（24)填 補在该埋藏氧化物層（丨2)中之凹處（22)與該溝渠 (16)〇 2·如申請專利範圍第！項之方法，其中，蝕刻該凹處（22) 之步驟包括蝕刻該矽層（14)正下方之凹切（2〇)。 3·如申請專利範圍第2項之方法，其中，蝕刻該凹處（22) 之步驟包括等向性蝕刻該埋藏氧化物層（12)。 4·如申請專利範圍第3項之方法，其中，該材料（24)為 氮化物。 5.如申請專利範圍帛！項之方法，其中，魏刻該凹處（22) 至該溝渠（16)中，而本^古丨^ ^ τ 而未蝕刻至該埋藏氧化物層（丨2 ) 中〇 6· —種具有應變石夕膜之貓铪μ . 、、、邑緣層上石夕（s山con_on_insulat〇r， SOI)裝置，包括： 基板（1 0 ); 92369(修正版) 13 Ϊ289895 在該基板（1 〇 )上之埋藏氧化物層（1 2 );以及 在該埋藏氧化物層（12)上之矽島（18)，該石夕島 (1 8 )係藉由溝渠（1 6 )而彼此隔開’該埋藏氧化物層 (12)具有在該溝渠（16)正下方之凹處（22);以及 填補該凹處（22)與該溝渠（16)之材料（24)， 該材料（24 )在該矽島（1 8 )中誘發淨應變量。 7·如申請專利範圍第6項之SOI裝置，復包括在該矽島（18) 上之半導體裝置（26)。 8.如申請專利範圍第6項之S0I裝置，其中’該材料ο” 為氮化物。 9·如申請專利範圍第6項之s〇I裝置，盆中 私且”甲，该凹處（22 ) 包括在該溝渠（1 6 )正下方之第一邻/八 Γ18, 下万之弟㈣以 (18)正下方之弟二部份（2〇)。 10·如申請專利範圍第6項之s〇i裝置，1中 ,、τ，該 虛 包括在該埋藏氧化物層（12)中之凹切 (2) 凹切區域（20)係延伸在該石夕島（18)之凹切部^下而方该 92369(修正版) 14