[go: up one dir, main page]

JP2008041901A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008041901A
JP2008041901A JP2006213631A JP2006213631A JP2008041901A JP 2008041901 A JP2008041901 A JP 2008041901A JP 2006213631 A JP2006213631 A JP 2006213631A JP 2006213631 A JP2006213631 A JP 2006213631A JP 2008041901 A JP2008041901 A JP 2008041901A
Authority
JP
Japan
Prior art keywords
film
trench
insulating film
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006213631A
Other languages
English (en)
Inventor
Shu Oishi
周 大石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006213631A priority Critical patent/JP2008041901A/ja
Priority to US11/882,083 priority patent/US7705417B2/en
Publication of JP2008041901A publication Critical patent/JP2008041901A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/795—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in lateral device isolation regions, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10W10/014—
    • H10W10/17—

Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】新規な素子分離構造を有する半導体装置の構造及びその製造方法を提供し、特に、接合部のリーク電流及び短チャネル特性劣化を抑制する効果に優れた素子分離構造を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に素子分離領域を介して配置された複数の半導体素子を備え、素子分離領域は、半導体基板に形成されたトレンチのトレンチ内壁の下側面に形成されたライナー窒化膜と、トレンチ内壁の上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜と、ライナー窒化膜及び第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜とを有する半導体装置とする。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に係り、特に、素子分離構造に特徴を有する半導体装置及びその製造方法に関するものである。
半導体装置の高集積化に伴い、半導体素子構造の微細化を実現するための素子分離構造が求めらている。近年では、従来からのＬＯＣＯＳ構造に代わり、より微細な素子分離構造に適したＳＴＩ(Shallow Trench Isolation)構造が使用されている。このＳＴＩ構造に関し、４５ｎｍ世代以降へ向けて、種々の課題に対しての提案がなされている。
例えば、従来の半導体装置として、ＳｉＮをライナー膜として、Ｐ−ＳＯＧ（Polysilazane−Spin On Glass）膜と素子絶縁膜とをトレンチ部の上下に配置して２層構造としたＳＴＩ構造の半導体装置がある（例えば、非特許文献１）。Ｐ−ＳＯＧ膜４４をトレンチ部の上層に配置しているので、生産性の向上、応力緩和、及び、ボイドの低減が図られる。
また、他の半導体装置として、例えば、スピン塗布法とプラズマＣＶＤ法によるＳｉＯ２膜をトレンチ部の上下に配置してハイブリッド構造としたＳＴＩ構造の半導体装置がある（例えば、非特許文献２）。スピン塗布法によるＳｉＯ２膜により応力方向をコントロールすることができ、ｎＦＥＴ及びｐＦＥＴの動作電流を最大で２０％改善できる。また、スピン塗布法によるＳｉＯ２膜の応力緩和作用によりＳＴＩ構造による圧縮応力が減少するので、接合部のリーク電流が改善される。
しかし、上記示したようなＳＴＩ構造において、接合部のリーク電流を抑制するには、ＳＴＩ構造の上層のプラズマＣＶＤ法によるＳｉＯ２膜を薄くして圧縮応力を増加させないようにする必要があるが、一方で、ライナー膜がソース及びドレインに近づくことで短チャネル特性が劣化するという問題がある。
Jin-Hwa Heo,"Void Free and Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Dvice",2002 Symposium on VLSI Technology Digest of Technical Papers K.Ota,"Stress Controlled Shallow Trench Technology to Suppress the Novel Anti-Isotropic Impurity Diffusion for 45nm-node High-Performance CMOSFETs",2005 Symposium on VLSI Technology Digest of Technical Papers
本発明の目的は、例えば、新規な素子分離構造を有する半導体装置の構造及びその製造方法を提供し、特に、接合部のリーク電流及び短チャネル特性劣化を抑制する効果に優れた素子分離構造を有する半導体装置及びその製造方法を提供することにある。
本発明の一態様によれば、半導体基板と、前記半導体基板上に素子分離領域を介して配置された複数の半導体素子を備え、前記素子分離領域は、前記半導体基板に形成されたトレンチのトレンチ内壁の下側面に形成されたライナー窒化膜と、前記トレンチのトレンチ内壁の上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜と、前記ライナー窒化膜及び前記第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜とを有することを特徴とする半導体装置を提供する。
また、本発明の一態様によれば、半導体基板にトレンチを形成する第１の工程と、前記トレンチのトレンチ内壁にライナー窒化膜を形成する第２の工程と、前記ライナー窒化膜が形成された前記トレンチ内に第１の絶縁膜を形成する第３の工程と、前記第１の絶縁膜の一部をエッチングにより除去する第４の工程と、前記ライナー窒化膜の一部をエッチングにより除去する第５の工程と、前記エッチング除去部にエッチング耐性の高い第２の絶縁膜を形成する第６の工程と、前記第２の絶縁膜を平坦化する第７の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法を提供する。
また、本発明の一態様によれば、半導体基板にトレンチを形成する第１の工程と、前記トレンチのトレンチ内壁にライナー窒化膜を形成する第２の工程と、前記ライナー窒化膜が形成された前記トレンチ内に第１の絶縁膜を形成する第３の工程と、前記ライナー窒化膜の一部をエッチングにより除去する第４の工程と、前記第１の絶縁膜の一部を等方性エッチングにより除去する第５の工程と、前記第４及び第５のエッチング除去部にエッチング耐性の高い第２の絶縁膜を形成する第６の工程と、前記第２の絶縁膜を平坦化する第７の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法を提供する。
また、本発明の一態様によれば、半導体基板にトレンチを形成する第１の工程と、前記トレンチのトレンチ内壁にライナー窒化膜を形成する第２の工程と、前記ライナー窒化膜が形成された前記トレンチ内に第１の絶縁膜を形成する第３の工程と、前記第１の絶縁膜の一部をエッチングにより除去する第４の工程と、前記ライナー窒化膜の一部を等方性エッチングにより除去する第５の工程と、前記エッチング除去部に前記第１の絶縁膜を形成する第６の工程と、前記第６の工程により形成された前記第１の絶縁膜の一部をエッチングにより除去する第７の工程と、前記第７の工程によるエッチング除去部にエッチング耐性の高い第２の絶縁膜を形成する第８の工程と、前記第２の絶縁膜を平坦化する第９の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法を提供する。
本発明の実施の態様によれば、例えば、新規な素子分離構造を有する半導体装置の構造及びその製造方法を提供し、特に、接合部のリーク電流及び短チャネル特性劣化を抑制する効果に優れた素子分離構造を有する半導体装置及びその製造方法を提供することが可能となる。
（第１の実施の形態）
図１（ａ）は、第１の実施の形態に係る半導体装置の部分平面図、図１（ｂ）は、（ａ）のＡ−Ａ断面に沿う断面図を示すものである。
本実施の形態に係る半導体装置１は、半導体基板２と、半導体基板２上に形成された半導体素子３と、半導体素子３を他の半導体素子と分離するための素子分離領域４とを有する。
半導体基板２は、シリコン半導体基板を使用するが、ＳＯＩ（Silicon On Insulator）基板等も使用できる。
半導体素子３は、半導体基板２上に形成される回路素子であり、例えば、ｐ型ＭＯＳＦＥＴあるいはｎ型ＭＯＳＦＥＴである。半導体素子３は、本実施の形態では半導体基板２上に形成された図として説明するが、ｐ又はｎウエル上に形成されるものであってもよい。
半導体素子３は、エクステンション領域３１ａ及び３２ａを各々有するソース３１及びドレイン３２、ゲート絶縁膜３３、ゲート３４、ゲート側壁３５を有する。ソース３１およびドレイン３２は、コンタクト層３６、及び、ビア３７を介して配線３８に接続されている。
素子分離領域４は、半導体基板２上において、半導体素子３の素子形成領域を他の領域から電気的に分離する領域であって、この素子分離構造は、ＳＴＩ（Shallow Trench Isolation）により形成されている。素子分離構造は、半導体基板２に形成されたトレンチ４１と、トレンチ内壁４１ａの下面及び下側面に形成されたライナー窒化膜であるＳｉＮ膜４２と、トレンチ内壁４１ａの上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜としてのＨＤＰ−ＵＳＧ膜４３と、ライナー窒化膜及び第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜としてのＰ−ＳＯＧ膜４４とを有するＳＴＩ構造である。トレンチ４１は、２００〜５００ｎｍの深さで形成され、ＳｉＮ膜４２は、例えば１０〜２０ｎｍの厚さで形成する。ここで、ＨＤＰ−ＵＳＧ膜４３は、素子形成時のエッチングに耐えられるように、例えば、５〜３０ｎｍの厚さで形成され、Ｐ−ＳＯＧ膜４４はその中に充填されている。ＳｉＮ膜４２及びＨＤＰ−ＵＳＧ膜４３は、接合部Ｂへ圧縮応力を発生させる作用があり、一方、Ｐ−ＳＯＧ膜４４は、接合部Ｂへ引張応力を発生させる作用を有する。
ライナー窒化膜は、ＳｉＮ膜４２を使用するが、他の絶縁性を有するライナー膜でもよく、例えば、ＳｉＯ２膜でも使用できる。
第１の絶縁膜としては、ＳＴＩ形成後の素子形成時に耐えられるように、エッチングレートが小さくエッチング耐性の高い絶縁膜が好ましく、特に、プラズマＣＶＤ(Chemical Vapor Deposition)法により形成する不純物無添加のケイ酸塩ガラス、ＨＤＰ−ＵＳＧ（High density Plazuma−Undoped Silicate Glasses）が好ましい。本実施の形態では、ＨＤＰ−ＵＳＧ膜４３を使用する。
第２の絶縁膜としては、ＳｉＮ膜４２よりもトレンチへの埋め込み性に優れ、接合部Ｂへの引張応力を発生させる絶縁膜が好ましく、特に、Ｐ−ＳＯＧ（Polysilazane−Spin On Glass）が好ましい。本実施の形態では、Ｐ−ＳＯＧ膜４４を使用する。
半導体装置１は、半導体基板２上の素子分離領域４により半導体素子３が形成され、配線３８等が施され、層間絶縁膜５、保護膜６等を有して構成されている。
（第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法）
図２Ａから図２Ｅは、第１の実施の形態に係る半導体装置１のＳＴＩ構造の製造方法を説明する製造工程断面図である。以下、これに沿って製造方法を説明する。
まず、半導体基板２上に、ＳｉＯ２膜４５、Ｓｉ３Ｎ４膜４６を順次形成し、レジスト塗布した後に露光、現像、及び、エッチングによりフォトマスクを作製する。開口部４７がトレンチ４１の形成領域となる（図２Ａ（ａ））。
次に、ＳｉＯ２膜４５、Ｓｉ３Ｎ４膜４６をマスクとして、半導体基板２をＲＩＥ(Reactive Ion Etching)によりトレンチエッチングする（図２Ａ（ｂ））。
トレンチ内壁４１ａに窒化膜を堆積させることで、ライナー膜としてＳｉＮ膜４２を形成する（図２Ｂ（ｃ））。
Ｐ−ＳＯＧをスピン塗布した後アニール処理によりＰ−ＳＯＧ膜４４を形成する（図２Ｂ（ｄ））。
Ｓｉ３Ｎ４膜４６をポリッシングストッパとして、ＣＭＰ(Chemical Mechanical polishing)により埋め込み部を平坦化する（図２Ｃ（ｅ））。
Ｐ−ＳＯＧ膜４４を上面から所定の深さだけエッチバックする。エッチバックされた領域には接合部Ｂへ圧縮応力を発生させるＨＤＰ−ＵＳＧ膜４３が充填されるので、所定の深さは、Ｐ−ＳＯＧ膜４４が半導体製造工程において種々のエッチングに耐えられる量以上であって、かつ、小さい方が好ましい（図２Ｃ（ｆ））。
次に、ＳｉＮ膜４２のみを熱リン酸により所定の深さまでエッチングする（図２Ｄ（ｇ））。
プラズマＣＶＤ法によりＨＤＰ−ＵＳＧ膜４３を全面に堆積させる（図２Ｄ（ｈ））。
次に、ＣＭＰにより埋め込み部を平坦化することにより、第１の実施の形態に係る半導体装置１のＳＴＩ構造が形成される（図２Ｅ（ｉ））。
上記のＳＴＩ構造は、半導体基板２にウエル形成した後に形成され、ＳＴＩ構造形成後は、半導体装置の通常の製造工程により半導体素子３が形成され、半導体装置１として完成される。
（第１の実施の形態の効果）
第１の実施の形態の効果によれば、ＨＤＰ−ＵＳＧ膜４３はエッチング耐性の高い材料であるので、後の工程におけるエッチングを経てもエッチングされる量は少ない。そのため、ＳＴＩ構造の上層のＨＤＰ−ＵＳＧ膜４３は、薄くすることが可能である。従って、ＨＤＰ−ＵＳＧ膜４３を厚くする場合に比べて接合部Ｂへの圧縮応力を増加させないようにすることができる。これにより、図１（ｂ）に示す接合部Ｂへの応力を緩和することができ、結晶欠陥の発生を抑制することが可能となるので、接合部Ｂのリーク電流を抑制することができる。
一方、トレンチ４１の深さ方向の中間部より下部方向において、トレンチ内壁４１ａにはＳｉＮ膜４２が形成されているが、中央部ではＰ−ＳＯＧ膜４４が埋め込まれて充填されている。Ｐ−ＳＯＧ膜４４は引っ張り圧力を発生させる材料であるため、中央部にＳｉＮ膜４２が埋め込まれている場合に比べて接合部Ｂへの圧縮応力の増加を抑えることができる。さらに、ＳｉＮ膜４２がソース３１又はドレイン３２に近づく場合は短チャネル特性の劣化が発生することが判明しているが、第１の実施例に係る発明においては、上面からトレンチ内壁４１ａに沿って、ＨＤＰ−ＵＳＧ膜４３を経て、深くＳｉＮ膜４２を形成することができる。従って、ＳｉＮ膜４２とソース３１又はドレイン３２との距離をある程度離すことができるので、短チャネル特性の劣化を抑制することができる。
また、トレンチ４１に引張応力を発生するＰ−ＳＯＧ膜４４を充填しているので、素子領域へ好ましい応力を印加することができ、キャリア移動度の改善等を行なうことができる。従来のＭＯＳＦＥＴでは、トレンチにＣＶＤ法によりＳｉＯ２膜を充填しているので、素子領域へは全ての方向において圧縮応力が印加されており、キャリア移動度等は劣化する方向であった。
図３は、ＭＯＳＦＥＴにおける半導体素子３への好ましい応力印加方向を図示矢印により示すものであり、（ａ）はｐ型ＭＯＳＦＥＴの場合、（ｂ）はｎ型ＭＯＳＦＥＴの場合を示すものである。ｐ型ＭＯＳＦＥＴの場合は、チャネル方向へは圧縮応力、それに垂直な方向へは引張応力が性能向上のためには好ましい。従って、本実施の形態によるＳＴＩ構造により、半導体素子３を取り巻く素子分離領域４のトレンチ幅として、例えば、チャネル方向へはトレンチ幅Ｗ１を狭くし、それに垂直な方向へはトレンチ幅Ｗ２を広くすることで、上記の好ましい構造に近づけることが可能となる。
また、ｎ型ＭＯＳＦＥＴの場合は、チャネル方向及びそれに垂直な両方向へ引張応力を作用させることが性能向上のためには好ましい。従って、本実施の形態によるＳＴＩ構造により、Ｐ−ＳＯＧ膜４４が両方向へ引張応力を発生するので、上記の好ましい構造に近づけることが可能となる。
（第２の実施の形態）
第２の実施の形態に係る素子分離構造は、半導体基板２に形成されたトレンチ４１と、トレンチ内壁４１ａの下側面に形成されたライナー窒化膜であるＳｉＮ膜４２と、トレンチ内壁４１ａの上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜としてのＨＤＰ−ＵＳＧ膜４３と、ライナー窒化膜及び第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜としてのＰ−ＳＯＧ膜４４とを有するＳＴＩ構造である。第１の実施の形態に係るＳＴＩ構造との相違は、ＨＤＰ−ＵＳＧ膜４３が厚く形成されていることである。その他は、第１の実施の形態と同様であるので、説明を省略し、次に述べる第２の実施の形態に係るＳＴＩ構造の製造方法を説明することで、本実施の形態に係るＳＴＩ構造を明確にする。
（第２の実施の形態に係る半導体装置のＳＴＩ構造の製造方法）
第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法における図２Ａ（ａ）から図２Ｄ（ｇ）までは同じ工程により製造される。
図４Ａから図４Ｂは、第２の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。
図２Ｄ（ｇ）の工程後、トレンチ内壁近傍におけるＳｉＮ膜と略同じ深さまで、Ｐ−ＳＯＧ膜４４を等方性エッチングによりエッチバックする（図４Ａ（ａ））。
プラズマＣＶＤ法によりＨＤＰ−ＵＳＧ膜４３を全面に堆積させる（図４Ａ（ｂ））。
次に、ＣＭＰにより埋め込み部を平坦化することにより、第２の実施の形態に係る半導体装置１のＳＴＩ構造が形成される（図４Ｂ（ｃ））。
（第２の実施の形態の効果）
第２の実施の形態の効果によれば、第１の実施の形態の効果に加えて、次のような効果を有する。すなわち、図４Ａ（ａ）に示す工程で、Ｐ−ＳＯＧ膜４４を等方性エッチングによりエッチバックしているので、その後の工程でＨＤＰ−ＵＳＧ膜４３をトレンチ４１に充填する場合に埋め込み性が向上し、ボイドあるいはシームの発生等が抑制され、性能向上および歩留まり向上に有利な効果を有する。
（第３の実施の形態）
第３の実施の形態に係る素子分離構造は、半導体基板２に形成されたトレンチ４１と、トレンチ内壁４１ａの下側面に形成されたライナー窒化膜であるＳｉＮ膜４２と、トレンチ内壁４１ａの上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜としてのＨＤＰ−ＵＳＧ膜４３と、ライナー窒化膜及び第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜としてのＰ−ＳＯＧ膜４４とを有するＳＴＩ構造である。第１及び第２の実施の形態に係るＳＴＩ構造との相違は、Ｐ−ＳＯＧ膜４４は、ＳｉＮ膜４２及びＨＤＰ−ＵＳＧ膜４３に囲まれた領域に形成されていると共に、トレンチ内壁４１ａにも囲まれて形成されていることである。その他は、第１及び第２の実施の形態と同様であるので、説明を省略し、次に述べる第３の実施の形態に係るＳＴＩ構造の製造方法を説明することで、本実施の形態に係るＳＴＩ構造を明確にする。
（第３の実施の形態に係る半導体装置のＳＴＩ構造の製造方法）
第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法における図２Ａ（ａ）から図２Ｃ（ｅ）までは同じ工程により製造される。
図５Ａから図５Ｃは、第３の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。
図２Ｃ（ｅ）の工程後、Ｐ−ＳＯＧ膜４４を上面から所定の深さだけエッチバックする。所定の深さは、第１の実施の形態に比べて大きく設定する（図５Ａ（ａ））。
次に、ＳｉＮ膜４２のみを熱リン酸によりＰ−ＳＯＧ膜４４の上面と略同じ深さになるまでエッチングする（図５Ａ（ｂ））。
Ｐ−ＳＯＧをスピン塗布した後アニール処理により、先に形成したＰ−ＳＯＧ膜４４と一体的にＰ−ＳＯＧ膜４４を形成する（図５Ｂ（ｃ））。
Ｐ−ＳＯＧ膜４４をＣＭＰにより平坦化した後、上面から所定量だけエッチバックする。エッチバックされた領域には接合部Ｂへ圧縮応力を発生させるＨＤＰ−ＵＳＧ膜４３が充填されるので、所定量は、Ｐ−ＳＯＧ膜４４が半導体製造工程において種々のエッチングに耐えられる量以上であって、かつ、小さい方が好ましい（図５Ｂ（ｄ））。尚、上記のエッチバック前のＣＭＰ平坦化工程は省略することもできる。
プラズマＣＶＤ法によりＨＤＰ−ＵＳＧ膜４３を全面に堆積させる（図５Ｃ（ｅ））。
次に、ＣＭＰにより埋め込み部を平坦化することにより、第３の実施の形態に係る半導体装置１のＳＴＩ構造が形成される（図５Ｃ（ｆ））。
（第３の実施の形態の効果）
第３の実施の形態の効果によれば、第１の実施の形態の効果に加えて、次のような効果を有する。すなわち、図５Ｃ（ｅ）に示す工程で、トレンチ幅の広い領域へＨＤＰ−ＵＳＧ膜４３を埋め込むので、第２の実施の形態よりもさらに埋め込み性が向上し、ボイドあるいはシームの発生等が抑制され、性能向上および歩留まり向上に有利な効果を有する。
（ａ）は、第１の実施の形態に係る半導体装置の部分平面図、（ｂ）は、（ａ）のＡ−Ａ断面に沿う断面図を示すものである。 第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法を説明する製造工程断面図である。 第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法を説明する製造工程断面図である。 第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法を説明する製造工程断面図である。 第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法を説明する製造工程断面図である。 第１の実施の形態に係る半導体装置のＳＴＩ構造の製造方法を説明する製造工程断面図である。 ＭＯＳＦＥＴにおける半導体素子３への好ましい応力印加方向を図示矢印により示すものであり、（ａ）はｐ型ＭＯＳＦＥＴの場合、（ｂ）はｎ型ＭＯＳＦＥＴの場合を示すものである。 第２の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。 第２の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。 第３の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。 第３の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。 第３の実施の形態に係る半導体装置のＳＴＩ構造の製造方法において、第１の実施の形態と異なる工程を示す製造工程断面図である。
符号の説明
１ 半導体装置
２ 半導体基板
３ 半導体素子
４ 素子分離領域
４１ トレンチ
４１ａ トレンチ内壁
４２ ＳｉＮ膜
４３ ＨＤＰ−ＵＳＧ膜
４４ Ｐ−ＳＯＧ膜

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に素子分離領域を介して配置された複数の半導体素子を備え、
    前記素子分離領域は、前記半導体基板に形成されたトレンチのトレンチ内壁の下面及び下側面に形成されたライナー窒化膜と、前記トレンチのトレンチ内壁の上側面及び上面に形成されたエッチング耐性の高い第１の絶縁膜と、前記ライナー窒化膜及び前記第１の絶縁膜に囲まれた領域に形成され引張応力を発生する第２の絶縁膜とを有することを特徴とする半導体装置。
  2. 前記第１の絶縁膜は、ＨＤＰ−ＵＳＧ膜であり、前記第２の絶縁膜は、Ｐ−ＳＯＧ膜であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板にトレンチを形成する第１の工程と、
    前記トレンチのトレンチ内壁にライナー窒化膜を形成する第２の工程と、
    前記ライナー窒化膜が形成された前記トレンチ内に第１の絶縁膜を形成する第３の工程と、
    前記第１の絶縁膜の一部をエッチングにより除去する第４の工程と、
    前記ライナー窒化膜の一部をエッチングにより除去する第５の工程と、
    前記エッチング除去部にエッチング耐性の高い第２の絶縁膜を形成する第６の工程と、
    前記第２の絶縁膜を平坦化する第７の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法。
  4. 半導体基板にトレンチを形成する第１の工程と、
    前記トレンチのトレンチ内壁にライナー窒化膜を形成する第２の工程と、
    前記ライナー窒化膜が形成された前記トレンチ内に第１の絶縁膜を形成する第３の工程と、
    前記ライナー窒化膜の一部をエッチングにより除去する第４の工程と、
    前記第１の絶縁膜の一部を等方性エッチングにより除去する第５の工程と、
    前記第４及び第５のエッチング除去部にエッチング耐性の高い第２の絶縁膜を形成する第６の工程と、
    前記第２の絶縁膜を平坦化する第７の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法。
  5. 半導体基板にトレンチを形成する第１の工程と、
    前記トレンチのトレンチ内壁にライナー窒化膜を形成する第２の工程と、
    前記ライナー窒化膜が形成された前記トレンチ内に第１の絶縁膜を形成する第３の工程と、
    前記第１の絶縁膜の一部をエッチングにより除去する第４の工程と、
    前記ライナー窒化膜の一部を等方性エッチングにより除去する第５の工程と、
    前記エッチング除去部に前記第１の絶縁膜を形成する第６の工程と、
    前記第６の工程により形成された前記第１の絶縁膜の一部をエッチングにより除去する第７の工程と、
    前記第７の工程によるエッチング除去部にエッチング耐性の高い第２の絶縁膜を形成する第８の工程と、
    前記第２の絶縁膜を平坦化する第９の工程とを有して素子分離構造を形成することを特徴とする半導体装置の製造方法。
JP2006213631A 2006-08-04 2006-08-04 半導体装置及びその製造方法 Pending JP2008041901A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006213631A JP2008041901A (ja) 2006-08-04 2006-08-04 半導体装置及びその製造方法
US11/882,083 US7705417B2 (en) 2006-08-04 2007-07-30 Semiconductor device and method of fabricating isolation region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006213631A JP2008041901A (ja) 2006-08-04 2006-08-04 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008041901A true JP2008041901A (ja) 2008-02-21

Family

ID=39176595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006213631A Pending JP2008041901A (ja) 2006-08-04 2006-08-04 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7705417B2 (ja)
JP (1) JP2008041901A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634008B2 (en) 2015-09-02 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090127648A1 (en) * 2007-11-15 2009-05-21 Neng-Kuo Chen Hybrid Gap-fill Approach for STI Formation
US8319311B2 (en) * 2009-03-16 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid STI gap-filling approach
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
JP2012064642A (ja) 2010-09-14 2012-03-29 Toshiba Corp 半導体装置及びその製造方法
US8907405B2 (en) 2011-04-18 2014-12-09 International Business Machines Corporation Semiconductor structures with dual trench regions and methods of manufacturing the semiconductor structures
US8664050B2 (en) 2012-03-20 2014-03-04 International Business Machines Corporation Structure and method to improve ETSOI MOSFETS with back gate
US8927387B2 (en) 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
US8673738B2 (en) 2012-06-25 2014-03-18 International Business Machines Corporation Shallow trench isolation structures
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
US20150255388A1 (en) 2014-03-09 2015-09-10 International Business Machines Corporation Enhancement of iso-via reliability

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203895A (ja) * 2000-12-08 2002-07-19 Samsung Electronics Co Ltd トレンチ素子分離膜の形成方法
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
JP2006156471A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280107B1 (ko) 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
KR100518587B1 (ko) * 2003-07-29 2005-10-04 삼성전자주식회사 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자
JP2005236037A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体装置およびその製造方法
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203895A (ja) * 2000-12-08 2002-07-19 Samsung Electronics Co Ltd トレンチ素子分離膜の形成方法
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
JP2006156471A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634008B2 (en) 2015-09-02 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
US7705417B2 (en) 2010-04-27
US20080217702A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
JP4452883B2 (ja) 絶縁酸化物が部分的に置換されたひずみデバイス膜を備えたシリコンオンインシュレータデバイス及びその製造方法
JP5707098B2 (ja) 半導体デバイスの絶縁
US7705417B2 (en) Semiconductor device and method of fabricating isolation region
US7947551B1 (en) Method of forming a shallow trench isolation structure
US9087870B2 (en) Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
TWI527242B (zh) 半導體裝置與其製造方法
US8912074B2 (en) Method of forming shallow trench isolations
US20150008483A1 (en) Fin Structure of Semiconductor Device
CN101369598A (zh) 半导体结构
CN103489784B (zh) 具有改良的栅极高度均匀性的半导体装置及其制造方法
EP2701186B1 (en) Electronic Device Including Shallow Trench Isolation (STI) Regions with Bottom Nitride Linear and Upper Oxide Linear and Related Methods
KR20070024581A (ko) 다수 반도체 층들을 갖는 반도체 디바이스
JP2007110096A5 (ja)
KR20090057736A (ko) 반도체 소자의 소자 분리막 형성 방법
US8829642B2 (en) Semiconductor device and method for manufacturing the same
KR20110003191A (ko) 소자 분리막 및 반도체 소자의 형성 방법
KR20110076058A (ko) 반도체 장치의 소자분리막 제조 방법
CN104517884B (zh) 一种制作半导体器件的方法
KR100466207B1 (ko) 반도체 소자의 제조 방법
US20120261790A1 (en) Substrate structure, semiconductor device, and method for manufacturing the same
CN119317140B (zh) 一种半导体器件及其制造方法
JP2005311000A (ja) 半導体装置及びその製造方法
US20130260532A1 (en) Method for Manufacturing Semiconductor Device
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR100691016B1 (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090204

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100924

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120302

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121204