TWI286821B - Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same - Google Patents

Description

1286821 五、發明說明（1) 【發明所屬之技術領域】 本發明係大致有關半導體製造技術，尤係有關在多厚 度埋入氧化物層上形成的半導體裝置及其製造方法。 【先前技術】 在半導體工業中一直有一般驅策力來提高諸如微處理 器、記憶裝置等的積體電路裝置之工作速度。客戶對於可 在愈來愈快的速度下工作的電腦及電子裝置之需求更強化 了此驅策力。此種對更快的速度之需求已使得諸如電晶體 等的半導體裝置之尺寸持續地縮小。亦即，一典型的場效 電晶體（Field Effect Transistor;簡稱 FET)中諸如通 道長度、接面深度、及閘極絕緣厚度等的許多組成部分之 尺寸都縮小了。例如，所有其他的條件都相同時，電晶體 的通道長度愈小，則電晶體的工作速度將愈快。因此，一 直有股驅策力來縮小一典型電晶體的組成部分之尺寸或尺 度，以便提高該電晶體及設有此種電晶體的積體電路裝置 之整體速度。 當電晶體的尺寸持續地微縮以滿足先進技術的需求 時，為了裝置的可靠性也要求電源供應電壓也隨之降低。 因此，每一接續的技術世代通常也伴隨著電晶體工作電壓 的降低。我們知道，在絕緣層上覆矽（311丨(：〇11-〇11-I n s u 1 a t 〇 r ;簡稱S 0 I )基材上製造的電晶體裝置在較低工 作電壓下比在基體石夕（b u 1 k s i 1 i c ο η )基材中製造的類似尺 寸的電晶體有較佳之性能。SO I裝置在較低工作電壓下的 較佳之性能係與SO I裝置可得到的接面電容值比類似尺寸

92292.ptd 第9頁 1286821 五、發明說明（2) 的基體矽裝置可得到的接面電容值低有關。SO I裝置中之 埋入氧化物層將主動電晶體區與基體矽基材隔離，因而降 低了接面電容值。 在SO I基材中製造的電晶體比在基體矽基材中製造的 電晶體有數項性能上的優點。例如，在SO I基材中製造的 互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor;簡稱 C Μ 0 S )裝置較不會抑制被稱為鎖存 (1 a t c h - u p )的電容耦合。此外，在S 0 I基材中製造的電晶 體一般而言具有較大的驅動電流及較高的跨導值。此外， 次微米SO I電晶體比製造成類似尺寸的基體矽電晶體更能 避免短通道效應。 雖然SO I裝置比類似尺寸的基體矽裝置有更佳的性 能，但是SO I裝置也有所有的薄膜電晶體共通的某些性能 問題。例如，在一薄膜主動層中製造一 SO I電晶體的各主 動元件。將薄膜電晶體微縮到較小的尺寸時，需要減少主 動層的厚度。然而，當主動層的厚度減少時，主動層的電 阻值相應地增加。因而對電晶體的性能可能有不利的影 響，這是因為在具有一較高電阻值的導電體中製造各電晶 體元件時，將減小電晶體的驅動電流。此外，當一 SO I裝 置的主動層之厚度持續減少時，該裝置的臨限電壓（V τ)將 會改變。總之，當主動層的厚度減少時，該裝置的臨限電 壓變得不穩定。因此，在諸如微處理器、記憶裝置、及邏 輯裝置等的現代積體電路裝置中使用此種不穩定的裝置將 可能變得相當困難。

92292.ptd 第10頁 1286821 五、發明說明（3) 本發明係有關可解決或至少減輕上述該等問題的全部 或部分之一種裝置及數種方法。 【發明内容】 本發明係大致有關在一多厚度埋入氧化物層上形成的 一種半導體裝置及其數種製造方法。在一實施例中，該裝 置包含一基體基材、在該基體基材之上形成的一多厚度埋 入氧化物層、以及在該多厚度埋入氧化物層之上形成的一 主動層，係在該多厚度埋入氧化物層之上的該主動層中形 成該半導體裝置。在一更特定的實施例中，該多厚度埋入 氧化物層進一步包含位於兩個第二部分之間之第一部分， 該第一部分之厚度小於該等第二部分之厚度。 在一實施例中，該方法包含下列步驟··在一石夕基材上 執行第一氧離子植入製程；在該第一氧離子植入製程之 後，在該基材之上形成一罩幕層；穿過該罩幕層而在該基 材上執行第二氧離子植入製程；以及在該基材上執行至少 一次加熱製程，以便在該基材中形成一多厚度埋入氧化物 層。在另一實施例中，該方法包含下列步驟··在該基材之 上形成一罩幕層；穿過該罩幕層而在矽基材上執行第一氧 離子植入製程；去除該罩幕層；在去除該罩幕層之後，在 該基材上執行第二氧離子植入製程；以及在該基材上執行 至少一次加熱製程，以便在該基材中形成一多厚度埋入氧 化物層。 在又一實施例中，該方法包含下列步驟：在第一基材 之上形成一層二氧化矽層；在該二氧化秒層的一部分之上

92292.ptd 第11頁 1286821 五、發明說明（4) 形成一罩幕層 幕層的每一面 層。該方法進 程中之至少其 氧化石夕；至少 次化學機械研 形成的該二氧 【實施方式】 下文中將 晰，本說明書 然，我們當了 許多與實 例如符合 限制條件 此種開發 ;執行至 的該基材 一步包含 中一種製 對該等凹 磨作業； 化矽；以 作出 標， 這些 解， 的揭示事 將是一種 現在 一半導體 組態及輪 些區域及 外，該等 可能比所 放大或縮 項獲 例行 將參 裝置 廓， 結構 圖式 製造 /Jn 〇 說明本發 中將不說 解，於開 施例相關 與系統相 將隨著不 工作可能 益的擁有 的工作。 照各附圖 的各區域 但是熟習 並非如該 中所示出 裝置上的 然而，加 少一次蝕刻製程，以便在鄰接該罩 中蝕刻一凹處；以及去除該罩幕 下列步驟：執行氧化製程及沈積製 程，以便至少在該等凹處中形成二 處中形成的該二氧化矽執行至少一 將第二基材至少接合到該等凹處中 及去除該第二基材的一部分。 明之實施例。為了顧及說明的清 明一真實實施例之所有特徵。當 發任何此類真實的實施例時，必須 的決定，以便達到開發者的特定目 關的及與業務相關的限制條件，而 同的實施例而變。此外，我們當了 是複雜且耗時的，但對已從本發明 此項技藝的一般知識者而言，仍然 而說明本發明。雖然該等圖式中將 及結構不出為具有極精續且明顯的 此項技術者當可了解，實際上，這 等圖式中所示出的這般精確。此 的各線路結構及摻雜區的相對尺寸 這些線路結構或摻雜區之尺寸有所 入該等附圖，以便描述並解說本發

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明之各例子。應將本說明書所用的字及辭彙了解及詮釋為 具有與熟習相關技術者對這些字及辭彙所了解的一致之意 義#不會因持續地在本說明書中使用一術語或辭彙，即意 味著該術語或辭彙有特殊的定義（亦即與熟習此項技術者 所/解的一般及慣常的意義不同之定義）。如果想要使/ 術語f辭彙有一特殊的意義（亦即與熟習此項技術者所了 解的意義不同之意義），則會將在本說明書中以一種直接 且毫不含糊地提供該術語或辭彙的特殊定義之下定義之方 式明確地述及該特殊的定義。 一般而言，本發明係有關在具有不同厚度的若干部分 的一埋入氧化物層上形成的一種半導體裝置及其數種製造 方法。第1圖是根據本發明一實施例的一半導體裝置（1 〇 ) 之橫斷面圖。雖然將在形成一例示NMOS電晶體的環境中揭 示本發明，但是熟習此項技術者在完整閱讀了本申請案之 後將可了解：本發明並不受此種限制。更具體而言，可將 本發明應用於諸如NMOS、PMOS、及CMOS等的各種技術，且 可將本發明應用於諸如記憶裝置、微處理器、及邏輯裝置 等各種不同類型的裝置。 如第1圖中所示，係在由基體基材（1 2 )、埋入氧化物 層（BOX) (20)、及主動層（21)構成的絕緣層上覆矽（SOI)型 結構之上形成該半導體裝置（1 0 )。該埋入氧化物層（2 0 )具 有不同的厚度，如圖所示之較厚的埋入氧化物部分 (20A)、及鄰接之較薄的埋入氧化物部分（20B)。當然，第 1圖只示出一整片基材或晶圓的一小部分。因此，埋入氧

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1286821 五、發明說明·（6) 化物層（2 0 )將有耑佑> μ 可以將Λ 晶Λ上的數千個較薄部分 形成第丨圖所示之構案後文中進一步詳述的各種技術 在形成一 NMOS裝置的該實施例中，可以 化硼等的Ρ型摻雜劑來摻 川 硼或一齓 (20)的較厚部分（m)2基2材（12)。埋入氧化物層 中係在大約太水）有一厚度，而該厚度在一實施例 變化，而埋入/V、私至..180奈米（1 2 00埃至1 8 0 0埃）的範圍間 丰物層（2〇)的較薄部分（20B)之厚度可在 i==°ΐ ί (3_h°〇埃)的範圍間變化。主動 5縐仆^戸译約5奈米至30奈米（50埃至3 0 0埃）的範圍 二#雜;二ΐ在NM〇s裝置的情形中，可以p型摻雜劑 柯料摻雜忒主動層（2 1 )。 半導體裝置（1 〇)進一步包含閘極絕緣層（丨4)、閘電極 若干側壁間隔物（19)、以及在主動層（21)中形成的 稷1個源極/汲極區（18)。在主動層（21)中形成若干溝槽 隔離區（17)，以便使半導體裝置（1〇)在電氣上與其他的半 導體裝置（圖中未示出）隔離。第丨圖中亦示出在一層諸如 二氧化矽等的絕緣材料（29 )中形成之複數個導電接點 (3 0 )。該等導電接點（3 〇 )提供了通到裝置（丨㈧的該等源極 /汲極區（1 8 )之必要電氣連線。第1圖中亦示出一接點 (32)，係將該接點（3 2 )用來產生通到基材（12)之電氣連 線 明’主思，埋入氧化物層（2 0 )的較薄部分（2 〇 b )係位於 半導體裝置（10)的通道區（23)之下。例如，在所示實施例 中’該較薄部分（2 0 B )係大致對準半導體裝置（丨〇 )的閘電

92292.ptd 第14頁 1286821 五、發明說明（7) ~------ 極（1 6 ) 〇 於形成半導體裝置（10)及其諸如閘電極（16)、閘極絕 =層（。）、源，/汲極區（18)、側壁間隔物 離區U7)、及接點（30)等的各組成部分時，可利此 1員組成部分：傳統技術形成所有該等組成部' 由二軋化矽構成閘極絕緣層（丨4 )， 電極（1 6 )，且可執行一較低劑量的^雜二晶矽構成閘 行一較高劑量的源極/汲極植入伸植入製程’然後執 …⑴)。因此，不應將用來第二形成該等源極/ 置（1 0 )的各組成部分之特定技術及圖所不半導體裝 種限制，除非在最後的申請專利範;中：t:本發明的-制。 号〜乾圍中明確地述及此種限 芦二由ί?Α=成！1圖所示之該多厚度埋入氧化物 曰第2Α至2D圖示出採用孫氣 的絮法口的 ^ v ^ 用係為形成埋入氧化物層（2 0)

2私的一部分之氧植入技術之各種方法。例如，如第2A 離^人Zf —晶因（4G)執行如箭頭（42)所示之-起始氧 (二：二:Γ:在基材（4°)中形成較薄的氧植入層 ^ t ； αΓν 'Λ5^ ^ ^ 10^ t ^ 40 (42)。因+ . 卞4里執仃泫氧離子植入製程 ⑽埃至3 ,有大約2〇奈米至7〇奈米 (48A)可仿认# 又且°玄虱植入層（48)之上表面 ^ π〇〇^^\；〇!ί ΓΓ/Λ(40α)^τα^ 7〇^ ' # @要’可在諸如4 0 0°C至7 0 0°C的

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五、發明說明（8) 高溫下執行該氧離子植入製程。

然後，如第2B圖中所示，係在基材（4〇)之上形成一 幕層（44)。該罩幕層（44)可採用諸如光阻等的各種材料。 在某些例子中，罩幕層（44)實際上可成為半導體裝置（ι〇 成品的閘電極（16)。在形成罩幕層（44)之後，執行如箭 (46)所示之第二氧離子植入製程，以便在基材（4〇)中形成 較厚的氧植入層（49)。在形成該半導體裝置（1〇)的製程期 間之某一稍後時點上，將在範圍約為9 5 〇它至i 1 5忙的π 度下執行一次或多次退火製程，以便將氧植入層（48)、/皿 (49)轉變為二氧化矽，因而形成該多厚度埋入氧化物層 (20)之部分（20A)、（20B)。可在大約為3〇Kem 15〇KeV的 能階下，利用大約為UP7至1〇1餘子/平方厘米的摻雜劑劑 量執行該第二植入製程（4 6 )。 的順序執行離子植入製程 實施例中，開始時係在基 後，執行氧離子植入製程 厚的氧植入層（4 9 )。然 離子植入製程（4 2 )，以便 文所述，然後可執行一次 層（48)、（49)轉變為由第 部分（2 0 B)構成之埋入氧 1圖所示的多厚度埋入氧 第3 A圖中所示，係執行一

第2C及2D圖示出係按照不同 (4 2 )及（4 6 )之替代實施例。在該 材（40)之上形成罩幕層（44)。然 (46)，以便在基材（40)中形成較 後’去除罩幕層（44)，並執行氧 形成較薄的氧植入層（4 8 )。如前 或多次退火製程，以便將氧植入 1圖所示的較厚部分（20A)及較薄 化物層（2 0 )。 第3 A至3 E圖示出用來形成第 化物層（2 0 )之晶圓接合技術。如

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傳、、充=氧化製& ’以便在秒晶圓 化石夕層（52)。言亥二氧化石夕，（52)可以有範ί約ί =二氧 70奈米（ 3 0 0埃至70 0埃）的厚度。缺後，如、=30奈米至 f二氧切層（52)之上形成一罩幕層（54 製 程，以便在晶圓（5〇)中形成若干凹處。：π 等1 (叫可以有大約為10奈米至5〇奈米^ 的深度^且該深度可㈣f i圖戶斤示多#度埋入氧化 (20)的較厚部分（2〇A)之所需最終厚度而變。 ^

如J後，去除罩幕層（54)，且利用第二氧化製程或沈積 衣私在晶圓（50)的該等凹處（55)中形成二氧化矽。然後， 執行化學機械研磨作業，以便將該二氧化矽的厚度減少至 所需的尺寸。這些製程將形成第3(：圖所示之階梯狀氧化物 層（5 6 )。然後，如第3D圖中所示，採用傳統的接合技術將 第二晶圓（5 8 )接合到該階梯狀氧化物層（5 6 )。然後可採用 傳統的’’智慧型切割π (” smart cut，，）製程來完成所需SO I 結構的形成。更具體而言，如第3E圖中所示，執行如箭頭 (6 0 )所示的氫植入製程，並去除晶圓（5 8 )的大部分。然後 對晶圓（5 8 )的其餘部分之表面（5 9 )執行化學機械研磨製

程，以便形成所需的最終SO I結構，該最終SO I結構具有： 由較厚部分（20A)及較薄部分（20B)構成的埋入氧化物層 (2 0 )、以及在該埋入氧化物層（2 0 )之上形成的主動層 (21)。 在本發明的又一實施例中，如第4A圖中所示，可在基 體基材（1 2 )中形成摻雜之後閘極區（1 3 )。在一實施例中，

1286821 五、發明說明（1〇) 所形成的後閘極區（1 3 )之各部八 層（2〇)之下。可以與用來摻雜VV：^多厚度埋入氧化物 (23)的摻雜劑類型相同類型 *二j置（10)的通道區 (13)。例如，對於一 NM〇s裝材料來摻雜後閘極區 摻雜後閘極區（13)。對於— 。’可以P型摻雜劑材料 劑材料摻雜後閉極區（13)。當秋β = ，可以N型捧雜 參閱本，請案之後將可了解2此項^者在完整 // 裝置（10)等的並未形成後閘極區、 後門ϊί 置中。可設有一接點(31)，以便提供通到 後閘極區（1 3 )之電氣接點。 在形成後閘極區（13)之情形中，可執行單一或多次離 子植入製程，而形成後閘極區（1 3 )。例如，在一 NM〇s裝置 的例子中，可執行如第4B圖的箭頭（7〇 )所示之一起始^子 植入製程，以便在基材（12)中形成植入區（72)。為了顧及 圖式的清晰，在第4Β至4C圖中係以粗短劃線示出多厚度埋 入氧化物層（20)。可在大約為50KeV至80KeV的能階下，利 用大約為1 〇 I5至1 〇 1轔子/平方厘米的摻雜劑劑量之珅執行 δ亥起始植入製程（7 〇 )。然後，如第4 C圖所示，可執行如箭 頭（8 0 )所示之第二離子植入製程，以便在基材（丨2 )中形成 若干植入區（82)。在一實施例中，可在大約為50Ke V至2 0 0 KeV的能階下，利用大約為1 〇 I5至1 〇 η離子/平方厘米的摻 雜劑劑量水準之砷執行該植入製程（8 0)。在執行了植入製 程（70)、（80)之後，執行一次或多次退火製程，以便修補 矽基材中損壞的晶格結構，並將植入的摻雜劑材料驅使到

92292.ptd 第18頁 1286821 五、發明說明（11) 第4A圖所示後 本發明係 一種半導體裝 置包含基體基 氧化物層、以 動層，係在該 該半導體裝置 物層進一步包 部分之厚度小 在一實施 行第 在該基 行第二 熱製程 另一實 一罩幕 植入製 材上執 一次加 層。 在 氧離子 材之上 氧離子 ，以便 施例中 層；穿 程；去 行第二 熱製程 閘極區 大致有 置及其 材、在 及在該 多厚度 。在進 含位於 於該等 例中， 植入製 形成一 植入製 在該基 ，該方 過該罩 除該罩 氧離子 ，以便 (13)之最 關在一多 數種製造 該基體基 多厚度埋 埋入氧化 一步 兩個 第二 該方 程； 罩幕 程； 材中 法包 幕層 幕層 植入 在該 的實 第二 部分 法包 在該 層； 以及 形成 含下 而在 ;在 製程 基材 終位置 厚度埋 方法。 材之上 入氧化 物層之 施例中 部分間 之厚度 含下列 第一氧 穿過該 在該基 一多厚 列步驟 該碎基 去除該 ；以及 中形成 入氧化物層 上形成的 中，該裝 在一實施例 形成的一多厚度埋入 物層之上形成的 上的該主動 ，該多厚度 主 層中形成 埋入氧化 之第一部分，該第 步驟：在矽 離子植入製 罩幕層而對 材上執行至 度埋入氧化 •在該基材 材上執行第 罩幕層之後 在該基材上 基材上執 程之後， 該基材執 少一次加 物層。在 之上形成 一氧離子 ^在該基 執行至少 多厚度埋入氧化物 施例中，該方法包含下列步驟：在第一基材 二氧化矽層；在該二氧化矽層的一部分之上 形成一罩幕層；執行至少一次蝕刻製程，以便在鄰接該罩 幕層的每一面的該基材中餘刻一凹處；以及去除該罩幕 又一實 之上形成一層

92292.ptd 第19頁 1286821 五、發明說明（12) 層。該 程中之 矽；至 學機械 的該二 雖 圖式中 在本文 文對這 揭示的 專利範 效物、 前 熟習此 不同但 的順序 申請專 的結構 示的該 明的範 文的申 方法進一步 至少一種製 少對該等凹 研磨作業； 氧化矽；以 然本發明易 係以舉例方 中說明了這 些特定實施 該等特定形 圍所界定的 及替代。 文所揭示的 項技藝者在 等效之方式 執行前文所 利範圍所述 或設計之細 等特定實施 圍及精神内 請專利範圍 包含下 程，以 處中形 將第二 及去除 於作出 式示出 些特定 例的說 式，相 本發明 列步驟： 便至少在 成的該二 基材至少 該第二基 各種修改 本發明的 實施例。 明之用意 反地，本 的精神及 執行氧化製程及沈積製 該等凹處中形 氧化碎執行 接合到該等凹處中形成 材的一部分。 氧化 至少一次化 及替代形式，但是該等 一些特定實施例，且已 當了解，本 明限制在所 最後的申請 有修改、等 然而，我們 並非將本發 發明將涵蓋 範圍内之所 該等特定實施例只是供舉例，這是因為 參閱本發明的揭示事項之後，可易於以 修改並實施本發明。例如，可按照不同 述的該等製程步驟。此外，除了下文的 者之外，不得將本發明限制在本文所示 節。因此，顯然可改變或修改前文所揭 例，且將把所有此類的變化視為在本發 。因此，本發明所尋求的保護係述於下

92292.ptd 第20頁 1286821 圖式簡單說明 【圖式簡單說明】 若參照前文中之說明，並配合各附圖，將可了解本發 明，在這些附圖中，相同的代號識別類似的元件，這些附 圖有： 第1圖是根據本發明一實施例的例示半導體裝置之橫 斷面圖； 第2A至2D圖是用來形成本發明的半導體裝置的一例示 方法之各橫斷面圖； 第3 A至3 F圖示出用來形成本文所揭示的裝置的一方法 之另一實施例；以及 第4A至4C圖示出根據本發明又一實施例的一例示半導 體裝 置之又- -實施例‘ 0 10 半 導 體 裝 置 12 基 體 基 材 13 後 閘 極 區 14 閘 極 絕 緣 層 16 閘 電 極 17 溝 槽 隔 離 區 18 源 極 / 汲 極 19 側 壁 間 隔 物 20 埋 入 氧 化 物 層 20A 較 厚 的 埋 入 氧化物部分 20B 較 薄 的 埋 入 氧化 物 部分21 主 動 層 23 通 道 區 29 絕 緣 材 料 30 導 電 接 點 3 1，3 2接 點 40, 50晶 圓 40A， 5 9表面 42 氧 離 子 植 入 製程 44, 54罩 幕 層 46 第 二 氧 離 子 植入 製 程 48 較 薄 的 氧 植 入層

92292.ptd 第21頁 1286821 圖式簡單說相 48A 上表面 49 較厚的氧植入層 52 二氧化矽層 55 凹處 56 階梯狀氧化物層 58 第二晶圓 60 氫植入製程 70 起始離子植入製程 72, 8 2植入區 80 第二離子植入製程

92292.ptd 第22頁

Claims (1)

1. 修正 案號 92106464 六、申♦專利範圍 1. 一種半導體裝置，包含： 一基體基材； 在該基體基材之上形成的一多厚度埋入氧化物 層；以及 在該多厚度埋入氧化物層之上形成的一主動層， 係在該多厚度埋入氧化物層之上的該主動層中形成該 半導體裝置。 2. 如申請專利範圍第1項之裝置，其中該基體基材包含 石夕。 3. 如申請專利範圍第1項之裝置，其中該半導體裝置是電 晶體。 4. 如申請專利範圍第1項之裝置，其中該半導體裝置是微 處理器、記憶裝置、及邏輯裝置的至少其中之一的一 部分。 5. 如申請專利範圍第1項之裝置，其中該主動層包含矽。 6. 如申請專利範圍第1項之裝置，其中該主動層具有範圍 大約為5奈米至3 0奈米的厚度。 7. 如申請專利範圍第1項之裝置，其中該埋入氧化物層包 含二氧化矽。 8. 如申請專利範圍第1項之裝置，其中該多厚度埋入氧化 物層包含： 位於兩個第二部分間之第一部分，該第一部分具 有厚度，且每一該等第二部分具有厚度，該第一部分 之該厚度小於該等第二部分之該厚度。

   92292(修正版）.ptc 第23頁 1286821 r , _案號92106464_办年I月S_魅_ 六、f請專利範圍 9. 如申請專利範圍第1項之裝置，其中該半導體裝置是具 有一通道區的電晶體，該通道區的至少一部分係位於 該埋入氧化物層的一部分之上，該埋入氧化物層具有 厚度，該厚度小於該埋入氧化物層的其餘部分之厚 度。 10. 如申請專利範圍第1項之裝置，其中該半導體裝置是包 含閘電極之電晶體，且其中該多厚度埋入氧化物層具 有位於兩個第二部分之間之第一部分，該第一部分具 有厚度，且每一該等第二部分具有厚度，該第一部分 之該厚度小於該等第二部分之該厚度，該第一部分係 至少部分位於該閘電極之下。 11. 如申請專利範圍第1項之裝置，其中該半導體裝置是包 含閘電極之電晶體，且其中該多厚度埋入氧化物層具 有位於兩個第二部分間之第一部分，該第一部分具有 厚度，且每一該等第二部分具有厚度，該第一部分之 該厚度小於該等第二部分之該厚度，該第一部分係大 致對準該閘電極。 1 2.如申請專利範圍第8項之裝置，其中該第一部分具有範 圍大約為3 0奈米至5 0奈米的厚度，且該第二部分具有 範圍大約為1 2 0奈来至1 8 0奈米的厚度。 1 3 . —種電晶體，包含： 一基體基材； 在該基體基材之上形成的一埋入氧化物層，該埋 入氧化物層包含位於兩個第二部分間之第一部分，該

   92292(修正版）.ptc 第24頁 1286821 , 、 _案號92106464_f &年ί月V?曰 修正_ 六、申讀專利範圍 第一部分具有厚度，且每一該等第二部分具有厚度， 該第一部分之該厚度小於該等第二部分之該厚度；以 及 在該埋入氧化物層之上形成的一主動層，係在該 埋入氧化物層之上的該主動層中形成該電晶體。 1 4.如申請專利範圍第1 3項之電晶體，其中該基體基材包 含矽。 1 5 .如申請專利範圍第1 3項之電晶體，其中該電晶體是微 處理器、記憶裝置、及邏輯裝置的至少其中之一的部 分。 1 6 .如申請專利範圍第1 3項之電晶體，其中該主動層包含 石夕。 1 7.如申請專利範圍第1 3項之電晶體，其中該主動層具有 範圍大約為5奈米至3 0奈米的厚度。 1 8.如申請專利範圍第1 3項之電晶體，其中該埋入氧化物 層包含二氧化碎。 1 9 .如申請專利範圍第1 3項之電晶體，其中該電晶體包含 一通道區，該通道區的至少一部分係位於該埋入氧化 物層的該第一部分的至少一部分之上。 2 0 .如申請專利範圍第1 3項之電晶體，其中該電晶體包含 一閘電極，且其中該埋入氧化物層的該第一部分係至 少部分位於該閘電極之下。 2 1.如申請專利範圍第1 3項之電晶體，其中該電晶體包含 一閘電極，且其中該埋入氧化物層的該第一部分係大

   92292(修正版）.ptc 第25頁 1286821 p/ ( , _案號92106464 年I月 >)曰 修正_ 六、申請專^範圍 致對準該閘電極。 2 2 .如申請專利範圍第1 3項之電晶體，其中該第一部分具 有範圍大約為3 0奈米至5 0奈米的厚度，且該第二部分 具有範圍大約為1 2 0奈米至1 8 0奈米的厚度。 23.—種包含一通道區之電晶體，該電晶體包含： 一基體碎基材； 在該基體矽基材之上形成的一埋入氧化物層，該 埋入氧化物層包含位於兩個第二部分間之第一部分， 該第一部分具有厚度，且每一該等第二部分具有厚 度，該第一部分之該厚度小於該等第二部分之該厚 度；以及 在該埋入氧化物層之上形成的一主動層，係在該 埋入氧化物層之上的該主動層中形成該電晶體，該通 道區的至少一部分係位於該埋入氧化物層的該第一部 分之上。 2 4 .如申請專利範圍第2 3項之電晶體，其中該電晶體是微 處理器、記憶裝置、及邏輯裝置的至少其中之一的一 部分。 2 5 .如申請專利範圍第2 3項之電晶體，其中該主動層包含 石夕。 2 6 .如申請專利範圍第2 3項之電晶體，其中該主動層具有 範圍大約為5奈米至3 0奈米的厚度。 2 7.如申請專利範圍第2 3項之電晶體，其中該埋入氧化物 層包含二氧化石夕。

   92292(修正版）.ptc 第26頁 1286821 n ,, _案號 92106464_年 i 月 曰__ 六、f請專利範圍 2 8 .如申請專利範圍第2 3項之電晶體，其中該電晶體進一 步包含一閘電極，且其中該埋入氧化物層的該第一部 分係至少部分位於該閘電極之下。 2 9 .如申請專利範圍第2 3項之電晶體，其中該電晶體進一 步包含一閘電極，且其中該埋入氧化物層的該第一部 分係大致對準該閘電極。 3 0 .如申請專利範圍第2 3項之電晶體，其中該第一部分具 有範圍大約為3 0奈米至5 0奈米的厚度，且該第二部分 具有範圍大約為1 2 0奈米至1 8 0奈米的厚度。 3 1. —種形成一半導體裝置之方法，包含下列步驟： 在一石夕基材上執行第一氧離子植入製程； 在該第一氧離子植入製程之後，在該基材之上形 成一罩幕層； 穿過該罩幕層而在該基材上執行第二氧離子植入 製程；以及 在該基材上執行至少一次加熱製程，以便在該基 材中形成一多厚度埋入氧化物層。 3 2 .如申請專利範圍第3 1項之方法，進一步包含下列步 驟：在該多厚度埋入氧化物層之上形成一半導體裝 置。 3 3 .如申請專利範圍第3 1項之方法，其中係在範圍大約為 10至4 0千電子伏特（KeV)的能階下，使用範圍大約為10 17至1 0 1雠子/平方厘米的氧摻雜劑劑量執行該第一氧 離子植入製程。

   92292(修正版）.pic 第27頁 1286821 案號 92106464 年I月曰_修正 六、申請專利範圍 3 4.如申請專利範圍第3 1項之方法，其中係在範圍大約為 3 01^¥至1501^¥的能階下，使用範圍大約為1017至101雔 子/平方厘米的氧摻雜劑劑量執行該第二氧離子植入 製程。 3 5.如申請專利範圍第3 1項之方法，其中在該基材之上形 成一罩幕層之該步驟包含下列步驟：在該基材之上形 成包含一光阻材料及一閘電極的至少其中之一的罩幕 層。 3 6.如申請專利 熱製程的該 1 1 5 0°C的溫 3 7.如申請專利 化物層包含 位於兩 有厚度，且 之該厚度小 3 8. —種形成一 在一矽 穿過該 入製程； 去除該 在去除 離子植入製 在該矽 範圍第3 1項之方法，其中執行至少一次加 步驟包含下列步驟：在範圍約為9 5 0°C至 度下執行至少一次加熱製程。 範圍第31項之方法，其中該多厚度埋入氧 個第二部分間之第一部分，該第一部分具 每一該等第二部分具有厚度，該第一部分 於該等第二部分之該厚度。 半導體裝置之方法，包含下列步驟： 基材之上形成一罩幕層； 罩幕層而在該矽基材上執行第一氧離子植 罩幕層； 該罩幕層之後，在該矽基材上執行第二氧 程；以及 基材上執行至少一次加熱製程，以便在該

   92292(修正版）.ptc 第28頁 1286821 .; 、 _案號92106464 仏年f月 >)曰 修正_ 六、f請專利範圍 石夕基材中形成一多厚度埋入氧化物層。 3 9 .如申請專利範圍第3 8項之方法，進一步包含下列步 驟：在該多厚度埋入氧化物層之上形成一半導體裝 置。 4 〇 .如申請專利範圍第3 8項之方法，其中係在範圍大約為 1 OKeV至4 0KeV的能階下，使用範圍大約為1 0 17至1 0 1雔 子/平方厘米的氧摻雜劑劑量執行該第一氧離子植入 製程。 4 1.如申請專利範圍第3 8項之方法，其中係在範圍大約為 3 01^¥至1501^¥的能階下，使用範圍大約為1017至101雛 子/平方厘米的氧摻雜劑濃度執行該第二氧離子植入 製程。 4 2 .如申請專利範圍第3 8項之方法，其中在該基材之上形 成一罩幕層之該步驟包含下列步驟：在該基材之上形 成包含一光阻材料及一閘電極的至少其中之一的罩幕 層。 4 3 .如申請專利範圍第3 8項之方法，其中執行至少一次加 熱製程的該步驟包含下列步驟：在範圍約為9 5 Ot至 1 1 5 0°C的一溫度下執行至少一次加熱製程。 44.如申請專利範圍第38項之方法，其中該多厚度埋入氧 化物層包含： 位於兩個第二部分間之第一部分，該第一部分具 有厚度，且每一該等第二部分具有厚度，該第一部分 之該厚度小於該等第二部分之該厚度。

   92292(修正版）.ptc 第29頁 1286821 銳 92腿64 f(年/月 >)曰 修正 六、申'請專利範圍 45.—種形成半導體裝置之方法，包含： 在第一基材之上形成一層二氧化矽層； 在該二氧化矽層的一部分之上形成一罩幕層； 執行至少一次蝕刻製程，以便在鄰接該罩幕層的 每一面的該基材中钱刻一凹處； 去除該罩幕層； 執行氧化製程及沈積製程中之至少其中一種製 程，以便至少在該等凹處中形成二氧化矽； 至少對該等凹處中形成的該二氧化矽執行至少一 次化學機械研磨作業； 將第二基材至少接合到該等凹處中形成的該二氧 化矽；以及 去除該第二基材的一^部分。 4 6 .如申請專利範圍第4 5項之方法，其中在第一基材之上 形成一層二氧化矽層之該步驟包含下列步驟··執行氧 化製程，而在第一基材之上形成一層二氧化碎層。 4 7.如申請專利範圍第4 5項之方法，其中在該二氧化矽層 的一部分之上形成一罩幕層之該步驟包含下列步驟： 在該二氧化矽層的一部分之上形成包含一光阻材料的 罩幕層。 4 8.如申請專利範圍第4 5項之方法，其中執行至少一次蝕 刻製程以便在鄰接該罩幕層的每一面的該基材中#刻 一凹處之該步驟包含下列步驟：執行至少一次蝕刻製 程，以便在鄰接該罩幕層的每一面的該基材中蝕刻具

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