CN103311301B - 一种抑制辐射引起背栅泄漏电流的soi器件及其制备方法 - Google Patents

Abstract

本发明公开了一种抑制辐射引起背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙以及LDD区，其中，位于SOI器件体区正下方的埋氧层的厚度在10nm以下，并且在体区正下方的埋氧层与衬底之间设置有高掺杂的埋氧电荷控制层。本发明在体区正下方的埋氧层的厚度减薄至10nm以下，辐射时该区域陷入的正电荷数量也随之减小；同时使体区内的电子遂穿入薄的埋氧层并与辐射产生的陷阱正电荷发生复合的概率增大；并且埋氧电荷控制层，降低了辐射在埋氧中的陷阱正电荷对体区电势的影响。本发明利用简单的制备方法，在不影响常规电学特性的前提下，有效的改善了SOI器件的辐射响应。

Description

一种抑制辐射引起背栅泄漏电流的SOI器件及其制备方法

技术领域

本发明涉及微电子机械系统领域，尤其涉及一种抑制辐射引起背栅泄漏电流的SOI器件及其制备方法。

背景技术

绝缘衬底上的硅(Silicon-On-Insulator)SOI场效应晶体管相比于传统体硅器件，具有寄生电容小，器件功耗低的优点，而且SOI器件消除了闩锁效应，在高性能超大规模集成电路、高速存贮设备、低功耗电路、高温传感器等领域具有极其广阔的应用前景。但是，SOI器件组成的电子系统应用在空间辐射环境、核辐射环境、模拟源环境和地面辐射环境时，尽管埋氧层抑制了衬底脉冲电流的干扰，光子、电子及高能离子等带电离子仍会在SOI器件的埋氧层产生严重的电离损伤。随着半导体技术的发展，SOI的栅氧化层厚度小于10纳米，SOI器件在栅氧化层的电离损伤对SOI器件性能的影响可以忽略不计，但是，厚埋氧层却依然对辐射的电离损伤十分敏感。在辐射环境下，带电离子在埋氧层引入陷阱电荷。SOI器件的埋氧层是二氧化硅，埋氧层中的陷阱对空穴的俘获效率(trappingefficient)比对电子的俘获效率高二到三个数量级，所以埋氧层中电子的俘获可以忽略。辐射电离损伤产生的空穴陷入在埋氧层中会使背栅下的沟道发生反型，产生背栅泄漏通道，从而导致关态泄漏电流及器件功耗的增加。

因此改善SOI器件结构以抑制背栅泄漏通道的形成，对SOI抗辐射加固电路的研究具有着十分重要的意义。

发明内容

为了抑制由辐射引起的泄漏电流，在原有的器件结构基础上，本发明提出了一种新的提高抗辐射能力的SOI器件。

本发明的一个目的在于提出一种抑制辐射引起背栅泄漏电流的SOI器件。

本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙以及LDD区，其中，位于SOI器件体区正下方的埋氧层的厚度在10nm以下，并且在体区正下方的埋氧层与衬底之间设置有高掺杂的埋氧电荷控制层。

本发明的SOI器件特点在于位于体区正下方的埋氧层厚度减薄至10nm以下。在体区正下方的埋氧层与衬底之间衬底处的高掺杂的埋氧电荷控制层的掺杂类型与体区的掺杂类型相同，即n型SOI器件的高掺杂薄层的掺杂类型为p型，p型SOI器件的高掺杂薄层的掺杂类型为n型。厚度为大于10nm，并小于20nm；采用与SOI器件半导体衬底相同的半导体材料。

本发明的原理如下：体区正下方的埋氧层的厚度减薄至10nm以下，辐射时该区域陷入的正电荷数量也随之减小；体区正下方的埋氧层的厚度减薄，使体区内的电子遂穿入薄的埋氧层并与辐射产生的陷阱正电荷发生复合的概率增大；埋氧层与衬底之间的和体区掺杂类型相同但掺杂浓度远高于体区的埋氧电荷控制层的存在，可以使体区正下方的电场指向半导体衬底，这样，即使辐射在体区正下方的埋氧层中生成正电荷，此正电荷大部分陷入了埋氧电荷控制层，降低了辐射在埋氧中的陷阱正电荷对体区电势的影响。

本发明的另一个目的在于提供一种抑制辐射引起背栅泄漏电流的SOI器件的制备方法。

本发明的抑制辐射引起背栅泄漏电流的SOI器件的制备方法，包括以下步骤：

1)准备SOI基片，包括半导体衬底、埋氧层和上层区；

2)在半导体衬底的背界面上外延一层屏蔽氧化层，对SOI的半导体衬底的背面进行第一次光刻，刻蚀半导体衬底，控制刻蚀时间和刻蚀深度，直到刻蚀至距SOI基片埋氧层-上层区界面10nm以下；

3)在SOI的背面选择外延一层半导体衬底材料，并进行原位掺杂，形成薄的埋氧下的埋氧电荷控制层；

4)CMP平坦化去除屏蔽氧化层；

5)进行第二次光刻，留出半导体有源区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层；

6)淀积一层半导体材料，CMP平坦化后形成隔离区；

7)淀积一层半导体作为屏蔽氧化层，利用第二光刻版，光刻留出体区的图形，刻蚀，采用与埋氧电荷控制层的掺杂类型相同的杂质进行沟道调节阈值注入，形成体区；

8)去除光刻胶，外延生长一层薄栅介质和栅电极后，利用第一光刻版，进行光刻对准后，进行光刻，形成栅区；

9)利用与埋氧电荷控制层的掺杂类型相反的杂质进行LDD区注入，形成LDD区；

10)淀积一层栅侧墙的材料后，进行第三次光刻，形成栅侧墙；

11)利用与埋氧电荷控制层的掺杂类型相反的杂质进行源区和漏区注入，热退火激活杂质后形成漏区和漏区。

本发明的优点：

本发明在体区正下方的埋氧层的厚度减薄至10nm以下，辐射时该区域陷入的正电荷数量也随之减小；同时使体区内的电子遂穿入薄的埋氧层并与辐射产生的陷阱正电荷发生复合的概率增大；并且埋氧层与衬底之间的埋氧电荷控制层，使辐射在体区正下方的埋氧层中生成正电荷大部分陷入了埋氧电荷控制层，降低了辐射在埋氧中的陷阱正电荷对体区电势的影响。本发明利用简单的制备方法，在不影响SOI器件常规电学特性的前提下，有效的改善了SOI器件的辐射响应。

附图说明

图1为本发明的抑制辐射引起背栅泄漏电流的SOI器件的剖面图；

图2为本发明的抑制辐射引起背栅泄漏电流的SOI器件的在辐射下埋氧层的电离损伤的原理图；

图3(a)至(m)为本发明的抑制辐射引起背栅泄漏电流的SOI器件的制备方法的一个实施例的流程图。

具体实施方式

下面结合附图，通过实施例对本发明做进一步说明。

如图1所示，本发明的SOI器件包括半导体衬底3、埋氧层2、体区10、栅介质11、栅电极12、栅侧墙16、源区和漏区17以及LDD区14，其中，位于体区10正下方的埋氧层2的厚度在10nm以下，并且在体区正下方的埋氧层与衬底之间设置有高掺杂的埋氧电荷控制层6。

图2为本发明的SOI器件的在辐射下埋氧层的电离损伤的原理图，如图所示，体区正下方的埋氧层的厚度减薄至10nm以下，辐射时该区域陷入的正电荷数量也随之减小；同时体区正下方的埋氧层的厚度减薄，使体区内的电子遂穿入薄的埋氧层并与辐射产生的陷阱正电荷发生复合的概率增大；埋氧层与衬底之间的和体区掺杂类型相同但掺杂浓度远高于体区的埋氧电荷控制层的存在，可以使体区正下方的电场指向半导体衬底，这样，即使辐射在体区正下方的埋氧层中生成正电荷，此正电荷大部分陷入了埋氧电荷控制层，降低了辐射在埋氧中的陷阱正电荷对体区电势的影响。

下面以NMOS为例来说明本发明的抑制辐射引起的背栅泄漏电流的SOI器件的制备方法，包括以下步骤：

1)准备SOI基片，包括材料为硅的半导体衬底3、材料采用二氧化硅的埋氧层2和材料采用硅的上层区1，如图3(a)所示；

2)在半导体衬底3的背界面上外延一层屏蔽氧化层4，如图3(b)所示；对半导体衬底3的背面进行第一次光刻，刻蚀半导体衬底3，控制刻蚀时间和刻蚀深度，直到刻蚀至距SOI基片的埋氧层-上层区界面10nm处，如图3(c)所示；

3)在SOI基片的背面选择外延一层硅材料5，并利用硼注入7进行p型杂质原位掺杂，掺杂浓度为1×10²⁰cm^-3，控制掺杂深度，形成埋氧层下的埋氧电荷控制层6，厚度大于10nm，且小于20nm，如图3(d)所示；

4)CMP平坦化去除屏蔽氧化层，如图3(e)所示；

5)进行第二次光刻，留出半导体有源区的图形，刻蚀半导体上层区1，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层2的上表面，如图3(f)所示；

6)淀积一层二氧化硅材料，CMP平坦化后形成隔离区8，如图3(g)所示；

7)淀积一层二氧化硅作为屏蔽氧化层9，利用第二光刻版，光刻留出体区的图形，刻蚀，采用硼进行沟道调节阈值注入，形成体区10，如图3(h)所示；

8)去除光刻胶，外延生长一层薄栅介质11和多晶硅的栅电极12后，利用第一光刻版，进行光刻对准后，进行光刻，形成栅区，如图3(i)所示；

9)利用砷或者磷等进行LDD区注入13，形成LDD区14，如图3(i)所示；

10)淀积一层二氧化硅的栅侧墙的材料后，进行第三次光刻，形成栅侧墙16，如图3(k)所示；

11)利用砷或者磷进行源区和漏区注入15，如图3(l)所示；热退火激活杂质后形成漏区和漏区17，如图3(m)所示。

最后需要注意的是，公布实施方式的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims (1)

1.一种SOI器件的制备方法，其特征在于，所述制备方法，包括以下步骤：

1)准备SOI基片，包括半导体衬底、埋氧层和上层区；

2)在半导体衬底的背界面上外延一层屏蔽氧化层，对SOI的半导体衬底的背面进行第一次光刻，刻蚀半导体衬底，控制刻蚀时间和刻蚀深度，直到刻蚀至距SOI基片埋氧层-上层区界面10nm以下；

3)在SOI的背面选择外延一层半导体衬底材料，并进行原位掺杂，形成埋氧层下的埋氧电荷控制层；

4)CMP平坦化去除屏蔽氧化层；

5)进行第二次光刻，留出半导体有源区的图形，刻蚀上层区，控制刻蚀时间和刻蚀深度，直到刻蚀至SOI基片中的埋氧层；

6)淀积一层二氧化硅材料，CMP平坦化后形成隔离区；

7)淀积一层二氧化硅作为屏蔽氧化层，利用第二光刻版，光刻留出体区的图形，刻蚀，采用与埋氧电荷控制层的掺杂类型相同的杂质进行沟道调节阈值注入，形成体区；

8)去除光刻胶，外延生长一层栅介质和栅电极后，利用第一光刻版，进行光刻对准后，进行光刻，形成栅区；

9)利用与埋氧电荷控制层的掺杂类型相反的杂质进行LDD区注入，形成LDD区；

10)淀积一层栅侧墙的材料后，进行第三次光刻，形成栅侧墙；

11)利用与埋氧电荷控制层的掺杂类型相反的杂质进行源区和漏区注入，热退火激活杂质后形成漏区和漏区。