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TWI283921B - ESD protection unit having low voltage triggered BJT - Google Patents

ESD protection unit having low voltage triggered BJT Download PDF

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TWI283921B
TWI283921B TW094138402A TW94138402A TWI283921B TW I283921 B TWI283921 B TW I283921B TW 094138402 A TW094138402 A TW 094138402A TW 94138402 A TW94138402 A TW 94138402A TW I283921 B TWI283921 B TW I283921B
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TW
Taiwan
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trigger
electrostatic discharge
voltage
bipolar transistor
low voltage
Prior art date
Application number
TW094138402A
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English (en)
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TW200625593A (en
Inventor
Ming-Dou Ker
Chein-Ming Lee
Original Assignee
Silicon Integrated Sys Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Integrated Sys Corp filed Critical Silicon Integrated Sys Corp
Publication of TW200625593A publication Critical patent/TW200625593A/zh
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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

1283921 九、發明說明： 【發明所屬之技術領域】 本發明係涉及一種靜電放電（ElectrostaticDischarge，ESD)防護單元， 特別是一種可以提高低電壓觸發雙極性電晶體（LVTBJT)的靜電放電觸發 - 速度，進而提昇其靜電放電(ESD)效能之靜電放電防護單元。 - 【先前技術】 眾所週知，全方位的靜電放電(ESD)防護設計經常是被視爲積體電路 0 (1C)的可靠度之一，因為即使是很小量的靜電放電esd亦能對積體電路 造成重大損害。例如，在積體電路之運輸過程中，積體電路容易受到各種 外部靜電放電之意外攻擊，像是人體模式⑽M)或機器模式（麗）之 靜電放電電流…般積體電路之每一輸入/輸出針卿^灿)必須要能承受超 過±2000V之HBM靜電放電電壓及超過2〇〇v之靜電放電電壓。因此， 必須在該積體電路之每輸出入腳墊(I/0 Pad)周圍設置一種靜電放電防護電 路。目前的半導體電路如互補式氧化金屬半導體（CM〇s)都在其晶片内部 φ酉己置有靜電放電防護電路，但需使用大量之二極體或金屬氧化層場效電晶 ._〇SFET)，_ 了大㈣n，爲了克服二極體之__ 和MOSFET之高保持電壓⑽祂减ge)，反而會導致靜電放電防護功 ^ 能之失效。 第-圖至第三_介紹三料知靜電放電卿聊護電路。 請參閱第一圖，係顯示了第一種習知靜電放電_)防護裝置！，I 括兩個二極體61、62，分別連接在—物人端⑽和,_奶 之間，以及該輸出/人⑽和—簡壓源端MS之間。當有—正向嫌 5 1283921 放電發生於該高電壓源端卿和輸人/輸出端⑽之間時，該二極體&被 觸發，從碰該正向的靜電放電電流流至該高電壓源端而不會流向該 内部電路HM。同樣地’當一負向之靜電放電發生於該低電壓源端娜和 _入端H)3之間時’該二極體62會被觸發’從而使該負向靜電放電電流 流向該低電麵端VSS，而不會流向_部電路1〇4。
請參閱第二圖，係顯示了第二種習知靜電放電_)防護裝置2，其包 括-個P型MOSFET(金屬氧化層場效電晶體)63和一個_M〇sF懸， 其工作原_似於歧ESD賴裝置i，即#有正向或貞向之靜電放電電 流產生時’該P型朗魏〇SFET 63, Μ會餅通，崎護其_電路1〇4 不受靜電放電的損害。 通常來說，積體電路之輸人魏的最高和最低電壓的層級是介於該高 電壓源(VDD)和低電壓源(VSS)之間，但是隨著CM〇s製程技躺進步，以 不同製程製作之電路已能在不同的電壓下工作。例如，以〇 5叫cm〇s 製程製造的積體電路，其高電壓源端(VDD)之電壓約爲5V，但以〇18哗 CMOS製程製造之積體電路，其高電壓源端(VDD)之電麗卻爲⑽。而在 -境電路板上’可能同時存在數種各具不同用途的積體電路，且每個積體 電路之輪人輸出信親互相電性連接，又縣—_f路可能分別接收到 的在不同之最高及最低電壓之間卫作的輸出人⑽）訊號^如一個高電 壓源端VDD爲1.8V或3.3V之積體電路可能接收到另外—個積體電路之5ν 的輸出電壓，這會導致輸人城之電壓高於此高電_、端之電壓^同 樣地，某些情況下，會造成輸錢號小於該雜電路之低電壓源端，之 1283921 電壓；其次，在一些用於通訊網路之積體電路中，可能會有輸入訊號之電 壓大於VDD或小於vss的情況發生。前述習知esd防護裝置無法適用於 一種積體1路的輸域號是大於VDD或小於VSS之躲，㈣會導致漏 電流發生。 凊參閱第三圖，係顯示了第三種習知靜電放電(ESD)防護裝置，其適用 於一種其輸入訊號小於低電壓源端VSS之積體電路中。該裝置包括PNP雙 載子連接電晶體(BJT) 67、矽控整流器66和PMOS電晶體65。雖然該裝置 可以爲積體電路提供輸入電壓小於低電壓源端VSS時的ESD防護，但因其 N胖區(NW) 661是被浮接，用以阻止p基底662與N阱區661之間連接所 構成的寄生二極體之正向偏壓，該正向偏壓會使矽控整流器66被不經意地 觸發’但此種設計會引起電路的閉鎖。 美國專利申請第10/383,643號（公開號2004/0085691)即揭示了一種 低電壓觸發雙極性電晶體（LVTBJT)，其利用一浮接區如“N+”，僅對其内 部電路提供靜電放電防護，以防止輸入電壓高於高電壓源VDD或低於低電 壓源VSS，但該“N+”浮接區上並未施以任何外加觸發信號。該第10/383,643 號專利所揭露之内容部份亦為本發明所引用。因該低電壓觸發雙極性電晶 體(LVTBJT)之臨限電壓(Threshold Voltage)較高，易導致該低電壓觸發雙極 性電晶體(LVTBJT)的導通速度過慢，此時如果ESD電流不能及時從該低電 壓觸發雙極性電晶體(LVTBJT)釋放到接地端，該内部電路依然會被ESD電 壓損害。另外，該低電壓觸發雙極性電晶體(LVTBJT)之高導通電壓亦可能 使其自身溫度升高而燒壞，從而喪失靜電放電(ESD)防護功能。 1283921 此外’習知靜電放電防護電路都放置在輸出/入端_ pad)和低(接地) 電壓源端VSS之間，以及職紙端(I/O Pad)和高電顧端彻之間。 然而’ VSS端和VDD端之間亦需要-電源箝制電路以持續防護其内部電 路，避免遭受ESD攻擊。 目前已有各種電源_電雜廣泛顧於錢IC巾，這些電源籍制電 路包括-承載電流之主要元件和控制電路，當靜電放電發生時，該控制電 路使該主要元料通，但正錄盯社要元料導通。在CM⑽c中， 最先採用前述主要導通元件的是NM〇s電晶體、PM0S電晶體、以及$控 整流器（SCR)。如美國專利第5,287,241號揭示了一觀用_S籍制電 路的ESD線路’以及美國專利第6肌681號揭示了—種scr籍制電路。 以上各主要導通元件均有其優缺點，像是觀〇s電晶體比起pM〇s電晶體 具有較高的傳導率，但其本身容易被ESD損壞；pM〇s電晶體之性能雖然 比NMOS電晶體穩定，但其每#傳導面積的傳導率少於娜s電晶體的
一半。财控紐H(SCR)具有較高的傳導率且穩定，但很難被精確地控 制。美國專利第5,530,612號揭示一種用途如箝制電路的二極體，其構成一 寄生PNP f：BS體，w分隔各電麵流排(IsQlatedp_bus♦前述箱制電 路需要的是—種相對簡單、翻郎小、且敎可靠的控制電路，並且只 有在靜電放電出現時才會觸發該主要元件的導通，但大部份的靜電放電控 制電路是在靜電放電產生_，即_主要元件1卿端到辦 端之間的電壓迅速增加超過一特定比率且該增加值超過一特定值時，離 制電路會切換該主要树進入導通狀態。在-些案财，當VDD端到VSS 1283921 ^之門的電壓超出一特定值時，其箝制電路就會變得很輕易被導通。美國 專利第5,31131揭示了一種改良的控制電路，雖可減少esd在正常情況下 被輒的L但剌時佔用了更大的類，反而使控制電路變得複雜。 【發明内容】 本發明之—主要目的係提供-種靜電放f：(ESD)防護單元，其利用-RC偵測電路降低一低電壓觸發雙極性電晶體之臨限電壓，促使積 體電路中屬於輸如入(1/〇)電路之該lvtbjt冑晶體在靜電放電發生時能更 • #效率地被觸發’明鱗電放電的防護效能錢少個的空間。 本發明之另-目的係提供一種靜電放電氏犯)防護單元，利用一電源债 測電路降低-低電壓觸發雙極性電晶體之臨限電壓，使積體電路 中屬於電源電路之低電壓觸發雙極性電晶體(LVT_能更有效率地被觸 發，以增強了靜電放電防護效能並減少佔用的空間。 為達到上述發明目的，依據本發明之靜電放電(ESD)防護單元包括一 RC細電路，運用在一 1/〇塾(pad)到一高電壓源端(厭和一低電壓源端 φ (VSS)之靜電放電(ESD)路徑上。該RC侧電路包括：-第-靜電放電侧 電路分別連接至該！/〇墊和—N紐型低電_發無㈣晶體㈣啦啊 LVTBJT) ’該N觸發型低電壓觸發雙極性電晶體⑼也路红LVTBJT)包括： 連接到VDD塾之-射極、連接到該1/〇墊之一集極、以及連接到該第一靜 電放電制電路的輸出端之一 N觸發端；以及一第二靜電放電债測電路分 別連接至該I/O墊和一 p觸發型低電壓觸發雙極性電晶體(p_trigg过 LVTBJT) ’且該p觸發型低電壓觸發雙極性電晶體(p七iggerLVTBJT)包括： 連接到該I/O墊之—射極、、連接到該vss端之—集極、以及連接到該第二 1283921 靜電放電彳貞測電路的輸出端之^^觸發端斤吨興⑽^今其中該^觸發型 低電壓觸發雙極性電晶體(N-trigger LVTBJT)在正常狀態下是關閉的，而當 在該I/O墊與VDD端之間具有—靜電時…具高電壓輸出信號從該第一靜 電放電偵測電路輸入到該N觸發型低電壓觸發雙極性電晶體⑺—化辟过 LVTBJT)之N觸發端(N_trigger n〇de)，使該N觸發型LVTBJT被觸發並導 通。該P觸發型低電壓觸發雙極性電晶體(p_trigger LVTBJT)在正常狀態下 是關閉的，而當在該I/O墊與VSS端之間具有一靜電時，一低電壓輸出信 號從該第二靜電放電偵測電路輸入到該p觸發型低電壓觸發雙極性電晶體 (P-tngger LVTBJT)之P觸發端（p七igger n〇de)，使該p觸發型低電壓觸發 雙極性電晶體(P-trigger LVTBJT)被觸發並導通。 前述靜電放電防護單元於I/O墊和N觸發型低電壓觸發雙極性電晶體 (N-tngger LVTBJT)的集極之間進一步設有隔離元件，該隔離元件係複數個 一極體，其正極連接到該N觸發型低電壓觸發雙極性電晶體缒过 LVTBJT)之集極，負極連接到J/Q墊。 所述靜電放電防護單元之第一及第二靜電放電偵測電路分別包括一 RC延遲電路和由該RC延遲電路控制之丽電晶體。 依據本發明另一實施例之一靜電放電防護單元，包括一電源偵測電 路’可用於保護_ CMOS之内部電路，其至少包括一高電壓源端奶〕、一 接地端VSS、一觸發電路和一低電壓觸發雙極性電晶體。該觸發 電路連接於該高電壓源端VDD和該接地端vss之間以偵測電源電壓，在 該兩電壓源端VDD與該接地端VSS之間具有—静電時，對應輸出一觸發 1283921 訊號。該低電壓觸發雙極性電晶體(LVTBJT)連接於該高電壓源端vdd和該 接地端VSS之間，其具有一觸發端連接到該觸發電路之一輸出端，當該觸 發訊號傳至該低電壓觸發雙極性電晶體(LVTBJT)之觸發端時，產生於該高 電壓源端VDD與該接地端VSS之間的靜電電流會被釋放到接地端vss。 在其他應用上，所述靜電放電防護單元進一步包括至少一二極體設於該低 電壓觸發雙極性電晶體(LVTBJT)之一集極與該接地端VSS之間及/或該低 電壓觸發雙極性電晶體(LVTBJT)之一射極與該高電壓源端VDD之間。因 是，依據本發明之靜電放電防護單元，係利用一 RC偵測電路或一電源横測 電路，有效率地觸發在該I/O墊、高電壓源端VDD與接地端VSS之間的低 電壓觸發雙極性電晶體(LVTBJT)，亦即當靜電放電發生時，每一低電壓觸 發雙極性電晶體(LVTBJT)的觸發端會被此RC積測電路或電源偵測電路所 輸出的一觸發訊號觸發，藉以降低該低電壓觸發雙極性電晶體(LVTBJT)的 臨限電壓，使該低電壓觸發雙極性電晶體(LVTBJT)本身的觸發速度得以加 速。 【實施方式】 請參閱第四A及四B圖，係顯示一種N觸發型低電壓觸發雙極性電晶 體(N-trigger LVTBJT)，其應用於本發明之靜電放電防護單元之較佳實施例 中。其中路徑“S”代表：當一外部觸發訊號施加於一 “N+，，觸發端(即一 N型高摻雜區域)B夺，靜電放電(ESD)電流會從該低電壓觸發雙極性電晶體的 射極流至集極之放電方向，藉以加快該N觸發型低電壓觸發雙極性電晶體 (N_triggerLVTBJT)之NP間的介面區域“A”之崩潰速度。有關非外部訊號 觸發之低電壓觸發雙極性電晶體(LVTBJT)之靜電放電防護電路之設計可以 11 1283921 參閱美國專利公開第2004/0085691號。 第四A及四B圖顯示之該N觸發型低電壓觸發雙極性電晶體(N-trigger LVTBJT) 7 包括：P 型基底(P-substrate)71、N 阱區(N well) 72 位於該 P 型基 底71中、P型高摻雜區域731和732位於該P型基底71中、P型高摻雜區 域74位於N阱區72中、鄰近N阱區72之N型高摻雜區域751和752、 以及各隔離層76。各隔離層76係將上述摻雜區域731、732、74、751和 752之間彼此分隔，如同形成一種具較低崩潰電壓(breakdown voltage)之PNP 雙載子連接電晶體（BJT)。當其PN或NP接合面崩潰時，會在其射極與集 極之間形成一放電通道，其中該射極係由該P型高摻雜區域74形成，其基 極係由該N阱區72及該N型高摻雜區域751、752構成，集極係由該p型 基底71和該P型尚摻雜區域731、732構成，以及該N型高摻雜區域751、 752 形成一 N 觸發端(N_trigger node)。 可瞭解的是’該P型高摻雜區域731、732作爲一電性連接p型基底71 到其他元件或接收輸入電壓之接觸區域。相反的，該p型高摻雜區域74係 將P型高摻雜區域731、732與其他元件電性隔絕。因是，當沒有靜電放電 (ESD)脈衝時，只有其PN或观接合面被施以正向偏壓，以消除浪漏電流 (Leakage Current)。其次，因爲該區域74具有p型高掺雜，故其pN接合面 C具有較低的崩潰電壓；而該Ν_ π和該p型基底是低推雜，所以 NP接合面“A”具有相對較高的崩潰電壓。雖然該接合面“A”不利於形 成-靜電放電路徑，但該N型高摻雜區域75卜752彌補了上述缺點。由於 該高摻雜區域751、752的存在，使得該接合面“B”具有較低的崩潰電壓， 12 1283921 因此當有靜電放電脈衝施加於工/O姆，該接合面“B”將比接合面“A” 更早崩潰。當有-觸發信號（如-具較高能_電流）施於該高摻雜區域 751、752時，會使該高摻雜區域751、乃2之電壓瞬間高於該p型高摻雜區 域73卜732之電壓，從而增加此接合面“A”的崩潰速度。 有關P觸發型或其他類型之低電麼紐雙極性電晶體④彻灯)結構則 與前述N觸發型低電壓觸發雙極性電晶體LvrajT) 7之結構相類 似，如美國專利公開第20_085691號揭示之非外部觸發型之低電壓觸發 雙極性電晶體(LVTBJT)，但因缺少外部觸發訊號之作用，所以其接合面比 起本發明之N觸發型低電壓觸發雙極性電晶體LVTBJT) 7具有更 高之臨限電壓，較難及時崩潰。 請參閱第五圖，為依據本發明第一較佳實施例之一靜電放電防護單元 5，其具有兩個靜電放電偵測電路，每一偵測電路分別包括一RC延遲電路 2及3 ’以及一閘極輕合電路41及42。該RC延遲電路2及3用於辨別正 常工作狀態以及靜電放電之狀態。該閘極耦合電路41及42正如pm〇S和 NM〇S電晶體’分別由該RC延遲電路2及3控制，並在靜電放電狀態中 時，產生對應的觸發信號至兩個不同的低電壓觸發雙極性電晶體(LVTBJT) 裝置11及12，以加速該低電壓觸發雙極性電晶體(lvtbjt)裝置11及12 之導通。 如第五圖所示’在該靜電放電防護單元5之上半部電路中，該nm〇S 電晶體41之一汲極412連接到該低電壓觸發雙極性電晶體n之 一 N觸發端111 ’而該NMOS電晶體41之一閘極411經由該rc延遲電路 13 1283921 3連接到該高電壓源端vdd 101和該接地端vss 1〇2，且該舰08電晶體 41之一源極413連接到一 I/O墊103，該1/0墊1〇3係提供電子訊號至一内 部電路104。前述該RC延遲電路3包括一電容32和一電阻31，且該電容 32可才木用各類型電容中之一種，如pM〇s型電容、施⑽型電容、金屬絕 緣體金屬電容（Metal_Insulato_Metal，MiM)或變容二鋪（V_r)或其 組合之其中一種等。 該低電壓觸發雙極性電晶體(LVTBJT) u之一射極113連接到該高電壓 源端(VDD) 10卜而其集極112經由一個二極體114連接到該1/〇塾⑽。 因該集極（PS基底）112連接到該接地端(vss) 1〇2且向低電壓偏壓，以 致該二極體114之作用如同將該集極112和該1/〇墊1〇3加以隔絶。在正常 情況下，該二極體114可確保該N觸發型該低電壓觸發雙極性電晶體 (N_triggerLVTBJT)ll關閉且不會有洩漏電流(LeakageCmTent)產生。 第五圖所示之靜電放電防護單元5之下半部電路與其上半部電路相類 似’係顯示一 PMOS電晶體42之一沒極423連接到一低電壓觸發雙極性電 晶體(LVTBJT) 12之一 P觸發端121。該PM0S電晶體42之一閘極421經 由一電阻21連接到高電壓源端(VDD)lOl且經過一電容22連接到該接地端 (VSS) 102。該PMOS電晶體42之一源極422直接連接到該1/0墊1〇3。此 外，該低電壓觸發雙極性電晶體(LVTBJT) 12之一射極123連接到該1/〇墊 103，其集極122連接到該接地端(VSS)102。 在具有高電壓源端(VDD)lOl和接地端(VSS )102的正常操作下，該 NMOS電晶體41之輸入閘極411向低電壓VSS偏壓，所以無論該1/〇墊 1283921 103之輸入電壓是在高電壓VDD或低電壓vsS，該NMOS電晶體41之輸 出沒極412均向該高電壓VDD偏壓。由於該_〇8電晶體41之汲極412 輸出高電壓VDD，所以該低電壓觸發雙極性電晶體(LVTBJT) 11之N觸發 端111的電壓會保持在高電壓VDD，藉此可確保該N觸發型低電壓觸發雙 極性電晶體(N-trigger LVTBJT) 11在正常狀態下必處於關閉狀態。而該 PMOS電晶體42之輸入閘極421向高電壓vdD偏壓，所以該PMOS電晶 體42之輸出汲極423向低電壓VSS偏壓，以致該低電壓觸發雙極性電晶體 (LVTBJT) 12之P觸發端121會保持在低電壓Vss，確保該P觸發型低電壓 觸發雙極性電晶體(P-trigger LVTBJT) 12在正常狀態下必處於關閉狀態。 施加於該I/O墊103之靜電放電能量可能包括相對於高電壓源 (VDD)lOl和接地端(VSS) 102之正或負電壓，所以發生在每一 CMOS積體 電路之I/O墊處的靜電放電(ESD)電壓可分爲下列四種模式：PS模式（一相 對於接地端VSS102之正電壓脈衝施加到！/〇墊103 )、NS模式（一相對於 接地端VSS 102之負電壓脈衝施加到⑹墊1〇3)、pd模式（一相對於高電 壓端¥00 101之正電壓脈衝施加到1/〇墊1〇3)、；^0模式（相對於高電壓 端VDD 101之負電壓脈衝施加到墊)。 當一具PS模式的靜電放電施加到該j/〇墊103時，由於該PM0S電晶 體42之輸入閘極421最初與RC延遲電路2浮接於零電壓，使得該pM〇s 電晶體42之汲極423輸出會受到1/〇墊1〇3之正靜電放電電壓作用下而導 通’以致該PMOS電晶體42之輸出受到該靜電放電能量充電下産生一個觸 發訊號（高能階輸出）予該低電壓觸發雙極性電晶體(LVTBJT) 12之？觸發 15 1283921 端121。因為該p觸發端121之瞬間電壓高於該集極122，因此會觸發該低 電壓觸發雙極性電晶體(LVTBJT) 12，使該靜電放電(ESD)電流從該I/O墊 103，經過該P觸發型低電壓觸發雙極性電晶體(p-trigger LVTBJT) 13釋放 到該接地端(VSS) 102。該RC延遲電路2, 3之延遲時間被設計成當靜電放 電發生時可確保該閘極421之輸入係處於低電壓。 當一具ND模式的靜電放電施加於該I/O墊103時，由於該NMOS電 晶體41之輸入閘極411最初與該RC延遲電路2浮接於一高電壓，從而使 該NMOS電晶體41受到該I/O墊103之負靜電放電電壓作用下導通，使該 NMOS電晶體41之汲極412輸出被下拉至低電壓，以産生一觸發訊號（低 能階輸出）到該低電壓觸發雙極性電晶體(LVTBJT) 11之該N觸發端111。 因該N觸發端111的瞬間電壓會低於集極112，故該N觸發型低電壓觸發 雙極性電晶體(N_triggerLVTBJT) 11會被觸發，且該負靜電放電電流會從該 咼電壓源(VDD) 101 ’經過該N觸發型低電壓觸發雙極性電晶體^ LVTBJT) 11和二極體114，釋放到該i/o墊103。 當一具NS模式的靜電放電電壓施加到該電路時，一靜電放電電流會從 該接地端VSS 102，經由該低電壓觸發雙極性電晶體(LVTBJT) 12釋放到該 I/O墊103。當一具PD模式之靜電放電電壓施加到該電路時，該靜電放電 電流從該I/O墊103 ,經由該低電壓觸發雙極性電晶體(LVTBjT) Μ，釋放 到該接地端VDD101。 睛參閲第六圖’為依據本發明第二較佳實施例之一靜電放電防護單元 與第五圖相似，所不同的是第六圖之電路包括複數個…墊似〜i〇n1〇3， 1283921 且每個I/O墊ΙΟι〜I〇N 103都有一 N觸發型低電壓觸發雙極性電晶體 (N_trigger LVTBJT) 11〜In連接到一高電壓源端(VDD) 101，以及一 P觸發型 低電壓觸發雙極性電晶體(P-trigger LVTBJT) 12〜lm連接到一接地端(VSS) 102。每一 N觸發型低電壓觸發雙極性電晶體(N-trigger LVTBJT) In之N觸 發端lnl連接到複數個NMOS電晶體4n之汲極4n2。每一 P觸發型低電 壓觸發雙極性電晶體(P-trigger LVTBJT) lm之P觸發端lml連接到pm〇S 電晶體4m之汲極4m3，所有NMOS電晶體共用一個RC延遲電路2，且所 有PMOS電晶體共用一個RC延遲電路3,使該靜電放電防護電路能達到最 小的佔用空間。 請參閱第七圖，為依據本發明第三較佳實施例之靜電放電防護單元， 其具有一觸發電路和一 P觸發型低電壓觸發雙極性電晶體 LVTBJT) 13。該觸發電路像是一電源偵測電路，包括一虹延遲電路2〇及 一反向器40，其中一南電壓源端(VDD) 101經由一 RC延遲電路20連接至 一接地端(VSS) 102。該RC延遲電路20更包括連接到高電壓源端(yqd) 1〇1 之一電阻23和連接到接地端(VSS) 102之一電容24。該RC延遲電路20之 輸出訊號係輸入到一反向器40中，該反向器4〇係以CM〇s製程製作，如 包括一 PMOS電晶體43和一 NMOS電晶體44。該p觸發型低電壓觸發雙 極性電晶體trigger LVTBJT) 13具有—p觸發端131連接到該反向器4〇 的輸出端45，且該P觸發型低電塵觸發雙極性電晶體(ρ_ώ^LVTBJT) 13 之-射極⑶連接到該高電壓源端(VDD) 1〇1，其集極132則連接到接地端 (VSS)102。在正常情況下’該RC延遲電路2〇之輸出端25係向高電壓d 17 1283921 偏壓，該反向器40之輸出端45則向低電壓vss偏壓，以確保該p觸發型 低電壓觸發雙極性電晶體(P询ger LVTBJT)13必處於關閉狀態。當有一正 靜電放電電壓施加予該高電壓源端(VDD) 1〇1時，該叱延遲電路2〇之輪 出端25會向低電壓偏壓，從而使該反向器4〇之輸出端必向高電壓偏壓， 並使該p觸發型低電壓觸發雙極性電晶體(p_trigger LVTBJT) u被觸發，使 得-靜電放電電流會從該高電壓源端(VDD)1G1，經由抑觸發型低電壓觸 發雙極性電晶體(P_triggerLVmrr) 13，釋放到該接地端(vss) 1〇2，但不會 輸入到内部電路（未圖示）中。 請參閱第八圖，依據本發明第四實施例之靜電放電防護單元係與第七 圖所示之電路相似，採用了與第7圖相同的元件標號。所不_是，在第 四實施例巾，該魏放電轉單元· 了複練三频5G連接在㈣觸發 型低電壓觸發雙極性電晶體㈣ggerLVTBJT) 1S之一集極成和該接地端 (VSS) 102之間，藉此該二極體50能用於增加偵測電路之保持電壓(H〇lding voltage) ’而其數量根據實際需要而設置。 第九圖係依據本發明第五實施例之一靜電放電防護單元，爲清楚起 見，採用了與第七圖相同的元件標號。所不同的是，該第五實施例之靜電 放電防護單元採用了複數個二極體51連接在該低電壓觸發雙極性電晶體 (LVTBJT) 13之射極133和該高電壓源端(VDD) 1〇1之間，藉此該二極體5ι 用於增加偵測電路之保持電壓。 第十圖為依據本發明第六實施例之一靜電放電防護單元，爲清楚起 見，採用了與第七圖相同的元件標號。所不同的是，第六實施例之靜電放 1283921 電防護單疋採用了複數個二極體53連接在該低電壓觸發雙極性電晶體 (LVTBJT) 13之集極132和該接地端(vss)1〇2之間，且複數個二極體52連 接在該低電壓觸發雙極性電晶體(LVTBJT) 13之該射極133和該高電壓源端 (VDD) 101之間，藉此該二極體％和％可以增加該電源偵測電路之保持電 壓。 第十一圖為依據本發明第七實施例之一靜電放電防護單元，爲清楚起 見’採用與第七的元件縣。所不同的是，該第七實施射使用一 N 觸u低電壓觸發雙極性電晶體⑺_trigger 13，且一 RC延遲電路 20和一 N觸發端135之間有兩個串聯的反向器4〇、46。在正常情況下，該 RC延遲電路20之輸出端25向高電壓VDD偏壓，該第一反向器40之輸出 端45向低電壓vss偏壓，該第二個反向器％之輸出端向高電壓颗^偏 壓，藉以確保該N觸發型低電壓觸發雙極性電晶體^LVTBJT) 13 在正㊆情況下會處於關狀態。當有—正靜電放電傾施加至該高電壓源 端(VDD) 1〇1時，該叱延遲電路2〇之輸出端25向低電壓vss偏壓，從 而使該第一反向器4〇之輸出端45向高電壓偏壓，且該第二反向器 46之輸出端47向低電壓駕偏壓，藉此觸發該低電麵發雙極性電晶體 (LVTB：rT) 13 ’使一靜電放電電流從該高電壓源端(VDD) 101，經由該N觸 毛1低電壓觸發雙極性電晶體押化嫩爪丁航）η，釋放到該接地端(駡) 102。 = ®爲依據本發明第八實施例之_靜電放電防護單元，爲清楚起 見抹用了與第十一圖相同的元件標號。所不同的是，第八實施例之靜電 19 1283921 放電防護單元具有複數個二極體55連接在該低電_發雙極性電晶體 (LVTBJT) 13之集極132和該接地端㈣1〇2之間，藉此該二極體％可用 於增加該彳貞測電路之保持電壓。 第十三圖依據本發明第九實施例之一靜電放電防護單元，爲清楚起 見，採用了與第十一圖相同的元件標號。所不同的是，第九實施例之靜電 放電防料7L具有複數個二贿56連接在低電_發雙極性電晶體 (LVTBJT) 13之射極133和該高電壓源端(VDD) 1〇1之間，藉此該二極體兄 1 能用於增加該電源偵測電路之保持電壓。 第十四圖爲依據本發明第十實施例之一靜電放電防護單元，爲清楚起 見，採用了與第十-圖相_元件標號。所不同的是，此第十實施例之靜 電放電防護單元具有複數個二極體％連接在低電壓觸發雙極性電晶體 (LVTBJT)13之一集極132和該接地端(γπ) 1〇2之間，且該複數個二極體 57連接在該低電壓觸發雙極性電晶體(LVTBJT) 13之射極133和該高電壓 源端(VDD) 101之間，藉此該二極體57和58可用於增加該電源偵測電路之 > 保持電壓。 依據本發明之靜電放電防護電路係採用了一種低電壓觸發雙極性電晶 • 體(LVTBJT)裝置設置於該I/O墊、該高電壓源端(VDD)及該接地端(VSS)之 間，其中每一低電壓觸發雙極性電晶體(LVTBjT)裝置係接收由該靜電放電 (ESD)偵測電路或電源偵測電路發出之一觸發訊號以觸發該低電壓觸發雙 極性電晶體(LVTBJT)之觸發端，藉以減少LVTBJT之臨限電壓，加快 LVTBJT在靜電放電發生時之觸發速度。 20 1283921 【圖式簡單說明】 第-圖至第三圖分別為三種習知靜電放電防護電路之電路示意圖。 第四八和四丑圖係為應用於本發明之靜電放電防護單元中之一N觸發 型LVTBJT之示意圖。 第五圖係依據本發明第-触實施例之_靜€放電防護單元之電路示 - 意圖，其具有一 RC偵測電路。 第’、圖係依據本發明第二較佳實施例之_靜電放電防護單元之電路示 φ 意圖，其具有一 RC偵測電路。 第七圖係依據本發明第三較佳實施例之_靜電放電防護單元之之電路 示意圖’其具有一電源债測電路。 第八圖係依據本發明第讀佳實施例之―靜電放電防護單元之電路示 意圖’其具有一電源偵測電路。 第九圖係依據本發明第五較佳實關之_靜電放電防護單元之電路示 意圖，其具有一電源偵測電路。 籲 f + ffi餘縣發明帛六触實補之_靜躲電防護單元之電路示 意圖，其具有一電源偵測電路。 第十圖係依據本發明第七較佳實關之—靜電放電防護單元之電路 - 示意圖，其具有一電源偵測電路。 第十-圖係依據本發明第八較佳實施例之一靜電放電防護單元之電路 示意圖，其具有一電源偵測電路。 第十一圖係依據本發明第九較佳實施例之一靜電放電防護單元之電路 示意圖，其具有一電源偵測電路。 1283921 第十四圖係依據本發明第十較佳實施例之一靜電放電防護單元之電路 不意圖’其具有一電源^貞測電路。 【元件符號說明】 VDD端 101 vss端 102 I/O墊 103 内部電路 104 LVTBJT 11、12、13、In、lm 觸發端 111 > 121 > 131 、135、lnl、1ml 集極 112、122、132 射極 113、123、133 RC延遲電路 2、3、20 電容 22、32、24 電阻 21 '31 '23 輸出端 25 NMOS電晶體 41、44、4n PMOS電晶體 42、43、4m 閘極 411、421 源極 413、422
汲極 412、423、4n2、4m3 反向器 40、46 輸出端 45、47 二極體 114、50、5卜 52、53、55、56、57、58 P型基底 71 N阱區 72 P型高摻雜區域731、732、74 隔離層 76 N型高摻雜區域 751、752 22

Claims (1)

1283921 十、申請專利範圍： 1種靜電放電防護單元，提供從-I/O制-高電壓端VDD或一 低電壓端VSS之靜電放電路徑，其包括·· 第一靜電放電偵測電路連接該J/0墊； 一 N觸發型低電壓觸發雙極性電晶體裝置，包括連接該高電壓端 之一射極、連接到該！/〇墊之一集極、以及一 N觸發端連接到該第一靜電 放電伽電路的一輸出端，其中該N觸發型低電朗發雙極性電晶體在該 I/O墊與該高電壓端VDD間具有一靜電時，該第一靜電放電侧電路輸出 π旎階輸出訊號至該N觸發型低電壓觸發雙極性電晶體之該1^觸發端， 以觸發並導通該Ν觸發型低電壓觸發雙極性電晶體； 一第一靜電放電彳貞測電路連接到該I/O塾；以及 一 Ρ觸發型低電壓觸發雙極性電晶體裝置，包括一連接該J/Q墊之〜 射極、—連接到該低電壓端VSS之-集極、以及-Ρ觸發端連接到該第二 靜電放電細電路的-輸出端；其中該P觸發型低電壓觸發雙極性電晶體 在該I/O墊與該低電壓端vss間具有靜電時，該第二靜電放電侧電路輪 出-低能階觸發訊號至該P觸_低電壓觸發雙極性電晶體之該p觸發 端，以觸發並導通該p觸發型低電壓觸發雙極性電晶體。 2 ·如申請專利範圍1所述之靜電放電防護單元，其中上述之奶塾和 該N觸發魏電壓觸錢雜電晶_該絲之収設有__元件。 3 ·如申請專利範圍！所述之靜電放電防護單元，其中上 放電该測電路包括-第- RC延遲電路和—丽〇8電晶體。 4·如申請專利範圍3所述之靜電放電防護單元，其中上述之第一肊 23 1283921 NM〇S電晶體，每一 nm〇s電晶體之一閘極係連接到該第一 rc延遲電路， 其一源極連接到其中一對應的I/O墊； 複數個N觸發型低電壓觸發雙極性電晶體，每—N觸發魏電壓紐 雙極性電晶體包括連接到該高電塵端彻之一射極、連接到該奶墊之一 集極、以及-N觸發端係連接該nmos電晶體之―沒極，其中該N觸發型 低電壓觸發雙極性電晶體在該1/〇墊與該高電壓端職^之間具有一靜電 時’該第-靜電放電偵測電路輸出一高能階觸發訊號予該N觸發型低電壓 觸發雙極性電㉟狀該N紐端，_舰導賴_發型輯壓觸發雙 極性電晶體； 一第二靜電放電谓測電路連接到該複數個J/0墊，包括一第二Rc延遲 電路連接於該高電壓端V00和該低電壓端VSS之間，以及複數個PM0S 電晶體其中每一 PM0S電晶體之一閘極連接到該第二Rc延遲電路，其一 源極連接到其中一對應的！/0墊；以及 複數個P觸發型低電壓觸發雙極性電晶體裝置，每一 p觸發型低電壓 觸發雙極性電晶體裝置包括連接到該I/O墊之一射極、連接到該低電壓端 VSS之一集極、以及一 P觸發端連接到該PM0S電晶體的一沒極，其中該 p觸發型低電壓觸發雙極性電晶體在該I/O墊與該低電塵端VSS之間具有 一靜電時，該第二靜電放電偵測電路輸出一低能階觸發訊號予該p觸發型 低電壓觸發雙極性電晶體之該P觸發端，以觸發並導通該P觸發型低電壓 觸發雙極性電晶體。 11 · 一種適用於積體電路之靜電放電防護單元，其中至少部分電路包 25 1283921 括一高電壓端VDD及一接地端vss，其包括： -紐電路，錢接觸冑縣端彻和雜地端vss之間以偵測 -電源電壓’其具有-輸出端，在該高電壓端yj^與該接地端vss之間 具有一靜電時，相對輸出一觸發訊號；以及 -低電壓觸發雙雜電誠，連接麟冑電顧和雜地端vss * 之間，其具有一觸發端連接到前述觸發電路之該輸出端，以根據該觸發訊 號，將一靜電放電電流從該高電壓端Vj)D釋放到該接地端VSS。 # I2·如申請專利範圍11所述之靜電放電防護單元，其中該低電壓觸發 雙極性電晶體包括之一射極，連接到該高電壓端VQD，以及一集極，連接 到該接地端VSS。 13 ·如申請專利範圍n所述之靜電放電防護單元，其中該觸發電路為 一電源偵測電路。 14 ·如申請專利範圍U所述之靜電放電防護單元，其中該觸發電路包 括一 RC延遲電路和一反向器，其中該RC延遲電路具有連接到該高電壓端 _ 電阻和連接到該接地端vss之_電容，以及該反向器係接收該 • RCS遲電路之一輸出訊號，並相對輸出一觸發訊號予該低電壓觸發雙極性 電晶體，且該低電壓觸發雙極性電晶體爲P觸發型。 15 ·如申請專利範圍n所述之靜電放電防護單元，其中該觸發電路包 括一 RC延遲電路和一對串聯的反向器，其中該11(：延遲電路具有連接到該 高電壓端VDD之一電阻和連接到該接地端vss之一電容，以及該對反向 器係接收該RC延遲電路之一輸出訊號，並相對輪出一觸發訊號予該低電壓 26 1283921 觸發雙極性電晶體’且此該低電壓觸發雙極性電晶體爲N觸發型。 16 .如申請專概®丨2所述之靜電放電防護單元，具有至少—個二極 體連接於祕電壓紐雙祕電晶體之軸極触祕端观之間,’ 17 ·如申請專利範圍12所述之靜電放電防護單元，具有至少一個二極 體連接於該低電壓觸發雙極性電晶體之該射極與高電壓端yj^D之間。 18·如申請專利範圍12所述之靜電放電防護單元，具有至少一個二極 體連接於該低電壓觸發雙極性電晶體之該射極與該高電壓端VDD之間，以 及具有至少一個二極體連接於該低電壓觸發雙極性電晶體之一 p型基底與 該接地端VSS之間。
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