I2781fi^4tw,doc/r 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體記憶體元件，且特別是有 關於一種動態隨機存取記憶體的製造方法及其陣列。 【先前技術】 隨著元件之尺寸曰漸縮小，現在高積集度的半導體元 件，例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，常採用絕緣層上有矽（SiUc〇n 〇n Insulator，SOI)元件之設計。這是因為絕緣層上有矽元件 具有低漏電流(Leakage Current)、低起始電壓(Thresh〇ld
Voltage，VT)與低寄生電容(parasitic Capacitance)等優點， 故能夠減少耗電、減少元件錯誤，以及增加元件操作速率 (Performance) 〇 圖1為繪示習知一種絕緣層上有矽元件之剖面示意 圖。 凊參照圖1，SOI元件是在基底石夕材表面的不遠處， 增加一層絕緣層102(—般為二氧化石夕層），讓用以製作半導 體元件的石夕主體104與矽基底1〇〇之間，以這一層絕緣層 102加以隔開。然後，在矽主體104中形成淺摻雜區1〇/、 源極/汲極區108，以及基體(Body)區110，並在矽主體1〇4 上形成一閘極結構112。 & 然而，一般SOI元件最大的問題是有浮置基體效應 (Floating Body Effect)產生。所謂的浮置基體效應是指，在 SOI元件中，基體區因絕緣層的隔絕，而無法經由矽基底 5 1278100 d〇c/r 16684twf. 接地’因而成為浮置(Floating)基體區，其存在會影響元件 的可靠度與穩定性，且會造成漏電流。 目前在半導體領域中，通常是採用額外的導體層來形 成基體接觸(Body Contact)，如此便可將電荷由基體區排 出’以消除浮置基體效應的不良影響。 在文獻上有幾種製作半導體元件之基體接觸的方 法。特別是，C· J· Radens等人於美國專利第6,437,388 B1 號(U.S· pat· Νο· 6,437,388 B1)提出一種具有基體接觸之 溝渠式電容記憶胞。圖2為繪示習知一種具有基體接觸之 溝渠式電容記憶胞之剖面示意圖。圖3為繪示圖2之溝渠 式電谷記憶胞陣列之上視示意圖。請參照圖2與圖3，半 導體元件10，例如是DRAM，其包括一基底14、一深溝 渠式電容器11、一垂直式電晶體52、一基體接觸48、一 字元線72、一位元線82以及一接觸窗78。其中，基底14 具有一主動區90，且基底14中具有深溝渠12。另外，基 體接觸48係配置接觸窗78下方，以及位於二主動區9〇 之間，且電性連接二主動區90與基底14。但是，專利第 6,437,388 B1號仍具有一些問題存在，舉例來說，其會有 製程窗(process window)、元件阻值太高以及汲極電流(地) 明顯不夠等問題。 另外，U.Gruening等人於美國專利第6,593,612扣號 (U.S· Pat· No· 6,593,612 B2)中提出一種垂直電晶體之^ 體接觸的形成方法與結構。L· Forbes等人亦於美國專利第 6,537,871 B2 號(U.S· Pat· No· 6,537,871 B2)中提出一種具 6 I278iaQtw,0C/r 有垂直電晶體和溝渠式電容器之開放式位元線的形成方 ^同樣地’由於上述專利僅具有單邊的字元線，因此會 存在有汲極電流(1办)明顯不夠等問題。 s而且’賴上述的方法皆可消除浮置基體效應，但 疋所形成的基體接觸會佔Μ件的使用面積，造成元件的 低。此外’上述專利中之元件的製程皆相當繁複， 會棱南製程成本。 【發明内容】 本么明的目m在提供—種誠_存取記憶體 隹5夠降低基體接觸在晶片上的使用面積’提高元 可财2倍的汲極電流，提高元件的電流 驅動力。 的制、ίί、Γ的另—目的是提供—種動態隨機存取記憶體 ^方法’能夠以易之製程製造基體接觸，以避免浮 置基底效應。 -種動减機存取記紐之卩㈣，其包括 :、、'巴緣層上树基底、錄個記鮮元、錄條基體線、 多數條字元線以及多數條位a & ^ ^ 、、' 鮮μ > 碰。錄個記憶單元係配置 奸1層t 底上，且以行與列之方式排列，每一個 汲^區;㈣基餘讀料第一源極/ 導體检^ f ί t _及極區’二閘極結構配置於半 版柱狀4之相對應的二側壁，而閘極介電層配置於半 1278100 16684twf.doc/r ‘體柱狀結淑二祕結構 方，電容器包括第-電極，配置配f於電晶體下 飯京m卜…r~ 呢置於+導體柱狀結構下，曰 共弟源極/汲極區接合、第二電極 ：下且 構旁以及電容介電層，配置 黛'^肢柱狀結 另外，多數條基體線係平行配置“極極之間。 並串二。多:條位元線與字元線垂直， 電性連接。，且與電晶體的第二源極/沒極區 依，本發明的實施例所述，上述 體層，導體層的材質例如是摻雜 二如疋-導 物或P型金屬。 杜.一、完全金屬石夕化合 依妝本發明的實施例所述，上 — 係低於半導體柱狀結構_面。、之—閘極結構的頂面 依照本發明的實施例所述，上 第二源極/汲極區例如是具有—第 及極區與 區例如是具有一第二導電型態4層 態為N型，第二導電型態為p型。，、中導電型 依照本發明的實施例所述，上述之帝 第二源極/汲極區之材質相同，第二電_如=導^與 依照本發明的實施例所述，上述之動熊六。 體陣列係為4F2之記憶體陣列。 現、子取圮憶 本發明另提出一種動態隨機存取記憶體的製造方 1278 100 16684twf.doc/r Ϊ包:一絕緣層上有矽基底，絕緣層上有矽基底依 4夕基底、絕緣層與具有第一導電型能之當一々爲 :::緣⑽形成具;第-導视態 〃有弟—¥電财之第三發層、具有第-導 您之弟四矽層，以及已圖案化· :第一=fi:移除部分第叫 接著，於第::夕：H’ 暴露出絕緣層表面。 形成第一介電运:石运、第二石夕層與第四石夕層側壁 部分第一介頁;;=二：層的頂面高度。之後，移除 體層的頂面古〗_ 電層的頂面高度等於第-導 曰㈣面呵度。繼之， 步中 序形成第二介電層、基體層與第：介二弟2電層上依 電層上依序形罩幕層與第三介 係沿列方向形成於對應第一罩阻】’其中光 見度小於第一罩篡展夕命危1 9上方’且光阻層之 除部第二罩幕層與;心:罩：:為罩幕，移 移除未被光;J與;士罩^^ =、部分基體層與部分第二介二第三介 ί:;::介電層頂面，然後移除光4 ir第—導 層之頂面低於第二;=;電層’其中第四介電 貝甶&後，於第四石夕層、第三 u78m ：4twf.d〇c/r 石夕層及部分第二@層之側 二介電層之表面形成第五介略電層、基體層與第 第二導體層。 电5，於苐五介電層表面形成 第四介電層上形成上述之製造方法更包括於 罩幕層、第五介電声以及笛!層’覆蓋第二罩幕層、第-幕層、第—罩幕層:八:導體層。然後’移除第二罩 出第四石夕層表面。θ接著，'^第^層與部分第六介電層至暴露 且第三導體層與第 、秒層上形成-第三導體層’ 成前，更包括移除部分第_^1另=於，介電層形 低於第四發層之頂面，其怜^日’使弟4體層之頂面 如是進行一 钱刻製程i 除部分第二導體層的方法例 物或Ρ型金屬。另外，基 夕广梦、完全金屬梦化合 沈積法。 g々形成方法例如是化學氣相 朗本發明的實施例所 型’第二導電型態為ρ型。上述之弟-V電型態為Ν —電;=明的實施例所述’上述之第一介電層例如是 依照本發明的實施例所述， 一閘極介電層。 现之弟五介電層例如是 元件觸’叫能夠消除 基^應，及其衍生的種種問題。而且，因為 I2781l 基體線係以串接的方式平行形成於二電晶體之間，所以可 較習知更為節省元件的使用面積，提高元件的積集度。此 外三本發明之電晶體具有二通道區，因此其汲極電流(Ids) 為單通道區之電晶體的2倍，如此一來可提高元件的電流 驅動力。另一方面，本發明所使用之製程皆為一般半導體 製程中所熟知之技藝，因此在製作上較為簡單不複雜，如 此可較為郎省製程之成本。 # 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉實施例，並配合所附圖式，做詳細說明如 下。 ， 【實施方式】 _ X® 4為依照本發明實施例所繪示之動態隨機存取記憶 體之陣列的佈局上視圖。圖5(a)所繪示為圖4沿a_a，方向 之剖面示意圖，圖5(b)所繪示為圖4沿B-B，方向之剖面示 意圖。 口 " 請同時參照目4、目5⑻與圖5(b)，本發明之動態隨 取記憶體陣列包括絕緣層上有矽基底500、多數個記 憶單元502、多數條基體線5〇4、多數條字元線5〇6以及多 數條位元線508。 其中，記憶單元502配置於絕緣層上有矽基底5〇〇 ^，且以行與列之方式排列，每一記憶單元5〇2包括一電 晶體510與-電容器512。電晶體51〇係由源極/沒極區 514、源極/汲極區516、基體區518、閘極介電層及二 閘極結構522所構成。源極/汲極區516配置於源極/沒極 11 1278100 16684twf.doc/r
區514下方，基體區518配置於源極/汲極區514與源極/ 汲極區516之間，而源極/汲極區514、基體區518與源極 /汲極區516係構成一半導體柱狀結構524。其中，源極/ ，極區514例如是具有N型導電型態之矽層，基體區例如 疋具有p型導電型態之矽層，源極/汲極區516例如是具有 N型導電型態之料。二閘極結構522配置於半導體柱狀 結構524之相對應的二側壁，間極介電層52〇配置於半導 體柱狀結構524及二閘極結構522之間。 、在貝鈿例中，二閘極結構522的頂面係低於半導體 柱狀、、、口構524的了貞面，如此可避免位元線因製程誤差 522產生不正常的電性連接’進而使元件發 生短路或失效等問題。 電容器512配置於電晶體训下方’其包括電 也谷介電層528與電極53〇。其中，電極 有N型；IS，汲極區516之材質相同，其例如是具 524旁別配置於半導體柱狀結構 石夕、完全1=1，是導體層’其材質例如是換雜多晶 如是例如是氧切與^極別之間，其材質例 等介電材料。 I化石夕、乳化石夕復化石夕/氧化石夕(ΟΝΟ) 12 1278100 16684twf.d〇c/r ，線504係電性連接基體區518。其中，基體線5〇4例如 是導體層，導體層的材質例如是摻雜多晶石夕、完全金屬石夕 、匕s物或P型金屬專導體材料。字元線Mg與基體線504 平行，且每一條字元線5恥係與位於同一列上之電晶體51〇 的二閘極結構522接合，字元線例如是一導體層。另外， =兀線508與字元線506呈垂直配置，並串聯同一行上之 電晶體510，且位元線508與電晶體5丨〇的源極/汲極區5工4 ⑩ 電性連接，位元線例如是一導體層。由圖4之佈局可知， 本發明之動態隨機存取記憶體陣列可例如是一 4护之記憶 體陣列。 接下來，係說明本發明之動態隨機存取記憶體的製造 方法。 圖6至圖12為依照本發明實施例所繪示之動態隨機 存取圮憶體的製造流程的示意圖，其中子圖（a)係繪示上視 示意圖，子圖(b)係繪示沿剖面線，之剖面示意圖，子圖 (c)係繪示沿剖面線π-π，之剖面示意圖。 ⑩ 首先，請同時參照圖6(a)與圖6(b)，提供一個絕緣層
上有矽(Silicon On Insulator，SOI)基底 400，其例如是一 N 型基底。此SOI基底400中具有一層絕緣層402，而絕緣 層402將SOI基底400分隔為石夕基底4〇1與具有第一導電 型態之矽層403。其中，絕緣層4〇2之形成方法例如是氧 植入隔離法（Separation by Implanted Oxygen，SIM0X)、晶 片黏著法（Bonded Wafer)或介電隔離法（Dielectric Isolation，DI)等，而其材質例如是二氧化矽。另外，矽層 13 1278100 16684twf.doc/r 403之導電型態例如是n型。 之後，於SOI基底400上依序形成具有第一導電型態 之f層404、具有第二導電型態之矽層4〇6、具有第一導電 型恶之石夕層408,以及已圖案化之罩幕層41〇。其中，矽層 404之‘電型怨例如是N型，矽層4〇6之導電型態例如是 P型，矽層408之導電型態例如是N型。矽層4〇4、矽層 4〇6—、石夕層408的形成方法例如是以臨場(In Situ)方式同時 _ 進行磊晶沈積與摻雜製程或其他適合之方法。另外，罩幕 層410之材質例如是氮化石夕，而其形成方法例如是先於石夕 層彻上利用化學氣相沉積法(CVD)全面性地形成罩幕材 料層後，再對罩幕材料層進行微影钱刻製程以形成之。在 —實施例中，罩幕層還可例如是由―墊氧化層與一氮 化石夕層所組成，墊氧化層係形成於氮化石夕層下方，其材質 例如是氧化石夕，形成方法例如是熱氧化法。塾氧化層具有 緩f的作用，可解決氮化石夕層對石夕層表面附著能力不良的 問題。 • ，然後，請同時參照圖7⑻與圖了⑼，以罩幕層物為 罩幕，移除部分矽層404、部分矽層406、部分矽層408, 以及SOI基底400之石夕層403，直至暴露出絕緣層4〇2表 面’以形成多個柱狀結構4〇9。其中，移除部分石夕層4〇4、 部分石夕層406、部分梦層儀，以及部分s〇I基底姻之 石夕層403的方法例如是進行—爛製程。上述所形成之石夕 層餘可做為後續預形成之電晶體的基體(B〇d力區，而石夕 層4〇8a以及與石夕層406a接合之石夕層4〇4&的部分區域可做 ：4twf.doc/r I2781〇〇 為二源極/汲極區。 之後，請同時參照圖8(a)與圖8⑻，於石夕層她、石夕 二(Ma石夕層4〇6a與矽層4。如側壁形成一介電層 412。 ^電層412的材質例如是氧化石夕、氮化石夕、氧化石夕/ ，氧化石夕(〇N〇)等介電材料，其形成方法例如是化學 法。然後，於絕緣層他上形成一層導體層414， 中=414的了貝面高度小於石夕層404a的頂面高度。其 C4的材質例如是摻雜多晶矽、完全金屬矽化 屬等導體材料。導體層414的形成方法例如 層，之=_法於絕緣層402上形成一層導體材料 項 ^ _製程部分導體材料層，直至其 φ ,八貝面问度寻於導體層414的頂面高度。1 刻製程: = 如是 壁之卵4n^ 介電層412及介電層412側 導體戶lu U分砍層衡係可構成一電容器，其中 V脰層414可做為電容哭 ^ Τ 顿可做為電容哭=：：；7極’㈣403a與部分石夕層 器之電容介電層。而介電層412可做為電容 声414 ^人二同照圖9(a)、圖9(b)與圖9(c)，於導體 二=二丨6、_忽 ―域間。介 w:6=:=::= 1278100 16684twf.doc/r 化^^氮化石夕等介電材料，而基體層418的材質例如是摻 1 3夕元王金屬石夕化合物或P型金屬等導體材料。介 電層416、基體層418與介電層420的形成方法是先於導 j 414與介電層412上沈積一層介電材料層，然後移除 "刀此介電材料層，使其表面低於石夕層4〇6a的頂面，高於 夕、g =04a的頂面，以形成介電層416。隨後，於介電層ye f/尤知-層基體材料層，然後移除部分基體材料層，使其 又面低於砂層406a的頂面，以形成基體層418。接著，於 二體層418上沈積—層介電材料層，然後移除部分介電材 料層，至暴露出罩幕層·的表面，以形成介電層物。 422，^罩1=層/2〇 t罩幕層θ 410上形成一層單幕層 八 幕層422的材質例如是氮化矽，其形成方法 =化，沈積法。隨後，於罩幕層422上形= 罩幕且t阻層424係沿列方向形成於相對應 t層1〇上方，且光阻層424之寬度小於罩幕層410之 繼之’請同時參照關⑻、圖剛與圖剛， 層424為罩幕，移除部分罩幕層奶與部分罩幕層41〇， 以形成罩幕層422a與罩幕層41Ga，而罩幕 立 寬度大於光阻層424之寬度。其中，===底部 鱼部八g莖a j m 4刀罩幕層422 1刀罩幕層4H)的方法例如是進行—綱製程。然後， 以光阻層424與罩幕層410a為罩幕，移除未 與罩幕層41〇a所覆蓋之介電層420、基體層418^ 4 416,直至暴露出導體層414與介電層4〗2曰頂面/、"电€ 16 1278100 16684twf.doc/r 特別是，上述於進行移除部分基體層418的步驟，例 如是進行二次蝕刻製程，其包括非等向性蝕刻製程以及等 向性蝕刻製程。因此，移除部分基體層418而形成之基體 線418a係以自行對準之方式形成於柱狀結構4〇9之間，且 電性連接相鄰柱狀結構409之矽層4〇6a。更詳細而言，基 體線418a可做為後續預形成之電晶體的基體接觸出〇办 Contact)，以消除s〇I元件之浮置基體效應(ρ1〇^η§如办 _ Effect)，及其衍生的種種問題。而且，由於基體線41%係 以串接的方式平行形成於柱狀結構4〇9之矽層4〇6a之間， 因此可較習知更為節省元件的使用面積，提高元件的積华 “之後，請同時參照圖11⑻、圖11(b)與圖11(c)，移除 • 光阻層424，其中移除光阻層424的方法例如是進行一钮 刻製程。接著，於導體層414與介電層412上形成一介電 每426其中"黾層426之頂面低於妙層4〇4a之頂面。接 ⑩=，於矽層408a、矽層406a及部分矽層404a之側壁以及 層420a、基體線418a與介電層41如之表面形成一層 ;丨屯層428。其中，介電層428的材質例如是氧化石夕或氮 化=等介電材料，形成方法例如是化學氣相沈積法或其二 適當的方式。然後，於介電層428表面形成一導體層43〇。 "中，導體層430的材質例如是摻雜多晶矽、完全金屬矽 化&物或P型金屬等導體材料，形成方法例如是化學氣相 沈積法或其他適當的方法。 〃 上述，形成於柱狀結構409側壁的介電層428係做為 17 1278100 16684twf.doc/r 問極介電層，而形成於相對應挺狀結構側壁之導體層 430可當做是閘極，且形成於相對應介電層微、基體線 她與介電層416a側壁之導體層可當做是字元線 (W〇nl Une ’ WL) °因此’導體層43G、介電層428、石夕層 聲、矽層406a、矽層4〇4a係可構成一電晶體。而且， 由於基體線雜係形成於柱狀結構4〇9之間，因此基體線 條不會與導體層物接觸，而產生短路⑽。拳情形。 另-方面，本發明之電晶體具有二開極結構，亦即是具有 二通迢區，因此其汲極電流(Ids)為單通道區之電晶體的2 t，如此一來可提高元件的電流驅動力。 繼之’請同時參照圖u⑷、圖U⑼與圖Η⑷，於介 426上形成-層介電層432，覆蓋罩幕層422&、罩幕 層410a、介電層428以及導體層物。然後，移除罩幕層 a、罩幕層術、介電層働與部分介電層432至暴 二出石夕層4G8a表面。接著，於梦層聲上形成一導體層 伤〜f導體層434與導體層430垂直。上述之導體層434 係§做是位元線(Bit Line，BL)。 實施例中’於介電層432形成前，更可移除部分 ^層430 ’使導體層㈣之頂面低於石夕層408a之頂面。 二胜移f部分導體層430的方法例如是進行-酬製 '別疋，上述之移除部分導體層430的步驟，能夠避 免^體層434(位元線)因製賴差而與導體層43G產生不 正苇的包性連接，進而使元件發生短路或失效等問題。 18 間
1278100 16684twf.d〇c/r 上述可知，本發明之方法所使用之製料為—般半 ¥體相中所熟知之技藝，@此在製作上較為簡單 雜，如此可較為節省製程之成本。 綜上所述，本發明至少具有下列之優點·· 1·本發明係於電晶體侧壁形成一基體線做為基體 觸’以 >肖除7G件之浮置基體效應，及其射龍種問題。 而且’由於基體線細轉的方式平行形成於二電晶體之 ’因此可較習知更為節省元件的使用面積，提高元件 積集度。 ^本發明所使狀製程皆為—般半導體製程中所熟知 之技#，因此在製作上較為簡單不複雜，如此可較 製程之成本。 3·本發明之電晶體的汲極電流(Ids)為單通道區之電晶 體的2倍，如此一來可提高元件的電流驅動力。 _ 雖然本發明已以較佳實施例揭露如上，然其並非用以 限J本發明，任何熟習此技藝者，在不麟本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 又 【圖式簡單說明】 圖1為繪示習知一種絕緣層上有矽元件之剖面示意 圖2為繪示習知一種具有基體接觸之溝渠式電容記憶 胞之剖面示意圖。 圖3為綠示圖2之溝渠式電容記憶胞陣列之上視示意 19 1278100 twf.doc/r 圖。 圖4為依財發明魏例所纟㈡之動態隨 艘之陣列的佈局上視圖。 圖5為纟會示圖4之動態隨機存取記憶體陣列之剖面示 意圖，其中子圖⑻為沿A-A，方向之剖面示意圖，子圖(的 為沿B-B’方向之剖面示意圖。 圖6至圖12為依照本發明實施例所繪示之動態隨機 存取記憶體的製造流程的示意圖，其中子圖（a)係繪示上視
禾意圖，子圖（b)係繪示沿剖面線14,之剖面示意子圖 (c)係繪示沿剖面線Π-Π，之剖面示意圖。 、回 回 【主要元件符號説明】 10 :半導體元件 11 :深溝渠式電容器 12 :深溝渠 14 :基底
機存取記億 48 :基體接觸 52 :垂直式電晶體 72、506 :字元線 78 :接觸窗 82、5〇8 :位元線 90 :主秦區 100 :矽基底 102、402 :絕緣層 104 :石夕主體 20 I2781〇〇twf,oc/r 106 :淺摻雜區 108、514、516 :源極/汲極區 110、518 :基體區 112、522 :閘極結構 400、500 :絕緣層上有矽基底 401 :矽基底 403、403a、404、404a、406、406a、408、408a :矽 409 :柱狀結構 410、410a、422、422a :罩幕層 412、416、416a、420、426、428、432 :介電層 414、430、434 :導體層 418 :基體層 418a、504 :基體線 424 :光阻層 502 :記憶單元 510 :電晶體 512 :電容器 520 :閘極介電層 524 :半導體柱狀結構 526、528 :電極 530 :電容介電層 21