TWI869032B - 三維半導體儲存裝置及其形成方法 - Google Patents

Abstract

本公開提供了一種三維半導體儲存裝置及其形成方法，所述方法包括：在襯底上形成堆疊結構，並在堆疊結構中形成隔離結構；隔離結構將堆疊結構分隔成導電線區域和儲存區域；蝕刻隔離結構，以形成暴露儲存區域中的電容區域和襯底的多個第一開口；第一開口的底面低於襯底的頂面；在電容區域形成沿第一方向和第二方向陣列排布的電容結構；電容結構的第一電極暴露於第一開口中；在第一開口中形成將電容結構的第一電極電連接至襯底的共用端引出結構。本公開透過形成共用端引出結構將三維半導體儲存裝置中電容結構的共用電極電連接至襯底，透過襯底為電容結構提供共用電源，可以減少鍵合界面所需供電焊盤的數量，有效提高三維半導體儲存裝置的集成度。

Description

三維半導體儲存裝置及其形成方法

本公開涉及半導體技術領域，尤其涉及一種三維半導體儲存裝置及其形成方法。

二維半導體儲存裝置的集成度主要由儲存單元占據的面積決定，因此其集成度在很大程度上受精細圖案形成技術水平的影響。為了克服精細圖案技術水平對半導體儲存裝置集成度的限制，近來已經提出了包括三維布置的儲存單元的三維半導體儲存裝置。

然而，傳統的三維半導體儲存裝置及其形成方法仍存在一定的缺陷，如何進一步提高三維半導體儲存裝置的集成度和可靠性，成為了目前極需解決的問題。

有鑒於此，本公開實施例為解決現有技術中存在的至少一個問題而提供一種三維半導體儲存裝置及其形成方法。

為達到上述目的，本公開實施例的技術方案是這樣實現的：

第一方面，本公開實施例提供一種三維半導體儲存裝置的形成方法，所述方法包括：

在襯底上形成儲存堆疊結構，並在所述儲存堆疊結構中形成隔離結構；所述隔離結構將所述儲存堆疊結構分隔成導電線區域和儲存區域；

蝕刻所述隔離結構，以形成暴露所述儲存區域中的電容區域和所述襯底的多個第一開口；所述第一開口的底面低於所述襯底的頂面；

在所述電容區域形成沿第一方向和第二方向陣列排布的電容結構；所述電容結構的第一電極暴露於所述第一開口中；所述電容結構沿第三方向延伸；

在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構。

在一種可選的實施方式中，所述在所述電容區域形成沿所述第一方向和第二方向陣列排布的電容結構之前，還包括：

在所述儲存區域中的晶體管區域形成沿所述第一方向和所述第二方向陣列排布的主動結構；所述主動結構沿第三方向延伸，所述主動結構包括第一源極/汲極區、通道區和第二源極/汲極區；所述電容結構的第二電極與所述主動結構中的所述第一源極/汲極區電連接。

在一種可選的實施方式中，所述三維半導體儲存裝置的形成方法還包括：

蝕刻所述隔離結構，以形成暴露所述通道區的第二開口；所述第二開口的底部與所述襯底之間的隔離結構構成淺溝槽隔離結構；所述淺溝槽隔離結構在所述第一方向上的厚度大於所述襯底與所述儲存堆疊結構之間的初始氧化層的厚度；

在所述第二開口中形成沿所述第一方向延伸的字元線結構；

在所述導電線區域形成沿所述第一方向排布，沿所述第二方向延伸，並與所述第二源極/汲極區電連接的位元線結構。

在一種可選的實施方式中，所述三維半導體儲存裝置的形成方法還包括：

蝕刻所述隔離結構，以形成暴露所述第二源極/汲極區的第三開口；所述第三開口的底部與所述襯底之間的隔離結構構成淺溝槽隔離結構；所述淺溝槽隔離結構在所述第一方向上的厚度大於所述襯底與所述儲存堆疊結構之間的初始氧化層的厚度；

在所述第三開口中形成多個沿所述第一方向延伸的位元線結構，所述位元線結構與所述第二源極/汲極區電連接；

在所述導電線區域中形成沿所述第一方向排布，沿所述第二方向延伸，並位於所述通道區兩側的字元線結構。

在一種可選的實施方式中，所述電容結構沿所述第三方向對稱分布於所述位元線結構兩側；或者，所述電容結構分布於所述位元線結構一側。

在一種可選的實施方式中，所述在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構，包括：

在所述第一開口暴露的所述襯底表面依次形成金屬矽化物層和黏合層；

在所述黏合層上沉積所述導電材料以填充所述第一開口；所述導電材料包括多晶矽。

在一種可選的實施方式中，所述在所述儲存堆疊結構中形成隔離結構，包括：

在所述第一方向上蝕刻初始堆疊結構，以形成多個貫穿所述初始堆疊結構並暴露所述襯底的隔離溝槽；

在所述隔離溝槽中填充絕緣材料以形成所述隔離結構。

在一種可選的實施方式中，所述儲存堆疊結構包括沿所述第一方向交替層疊的介質層和半導體層；所述在所述電容區域形成沿所述第一方向和第二方向陣列排布的電容結構，包括：

在所述第三方向上蝕刻所述介質層，以形成暴露所述電容區域的所述半導體層的第四開口，所述第四開口與所述第一開口連通；

在所述第一開口和所述第四開口暴露的所述半導體層表面依次形成所述電容結構的所述第二電極、電容電介質層和所述第一電極。

在一種可選的實施方式中，所述在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構，包括：

在所述第一開口中及所述電容結構之間填充所述導電材料，以形成所述共用端引出結構。

第二方面，本公開實施例提供一種三維半導體儲存裝置，所述三維半導體儲存裝置包括：

襯底；

位於所述襯底上的儲存結構；

所述儲存結構包括沿第一方向和第二方向陣列排布的電容結構；所述電容結構沿第三方向延伸；所述第一方向為所述襯底的厚度方向，所述第二方向和所述第三方向均與所述第一方向垂直；

共用端引出結構，所述共用端引出結構的底面低於所述襯底的頂面；所述共用端引出結構與所述電容結構的第一電極和所述襯底電連接。

在一種可選的實施方式中，所述儲存結構還包括：

沿所述第三方向延伸的主動結構；所述主動結構包括沿所述第三方向依次排列的第一源極/汲極區、通道區和第二源極/汲極區；所述電容結構的第二電極與所述第一源極/汲極區電連接。

在一種可選的實施方式中，所述三維半導體儲存裝置還包括：

字元線結構，沿所述第一方向延伸；所述字元線結構位於所述通道區沿所述第二方向相對的兩側；

淺溝槽隔離結構，位於所述字元線結構與所述襯底之間；所述淺溝槽隔離結構在所述第一方向上的厚度大於初始氧化層的厚度；所述初始氧化層位於所述襯底和所述儲存結構之間；

位元線結構，沿所述第一方向排布，沿所述第二方向延伸，並與所述第二源極/汲極區電連接。

在一種可選的實施方式中，所述三維半導體儲存裝置還包括：

位元線結構，沿所述第一方向延伸；所述位元線結構與所述第二源極/汲極區電連接；

淺溝槽隔離結構，位於所述位元線結構的底部與所述襯底之間；所述淺溝槽隔離結構在所述第一方向上的厚度大於初始氧化層的厚度；所述初始氧化層位於所述襯底和所述儲存結構之間；

字元線結構，沿所述第一方向排布，沿所述第二方向延伸，並位於所述通道區的兩側。

在一種可選的實施方式中，所述電容結構沿所述第三方向對稱分布於所述位元線結構的兩側；或者，所述電容結構位於所述位元線結構的一側。

在一種可選的實施方式中，所述三維半導體儲存裝置還包括：

金屬矽化物層，位於所述共用端引出結構與所述襯底之間；

黏合層，位於所述共用端引出結構與所述金屬矽化物層之間；所述共用端引出結構的材料包括多晶矽。

在本公開所提供的技術方案中，透過形成共用端引出結構將三維半導體儲存裝置中電容結構的共用電極電連接至襯底，從而可以透過襯底為電容結構提供共用電壓，減少鍵合界面所需供電焊盤的數量，有效提高三維半導體儲存裝置的集成度。

下面將參照所附圖式更詳細地描述本公開公開的示例性實施方式。雖然所附圖式中顯示了本公開的示例性實施方式，然而應當理解，可以以各種形式實現本公開，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本公開，並且能夠將本公開公開的範圍完整的傳達給本領域的具有通常知識者。

在下文的描述中，給出了大量具體的細節以便提供對本公開更為徹底的理解。然而，對於本領域具有通常知識者而言顯而易見的是，本公開可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本公開發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。

在所附圖式中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同所附圖式標記表示相同的元件。

應當明白，空間關係術語例如「在……下」、「在……下面」、「下面的」、「在……之下」、「在……之上」、「上面的」等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果所附圖式中的器件翻轉，然後，描述為「在其它元件下面」或「在其之下」或「在其下」元件或特徵將取向為在其它元件或特徵「上」。因此，示例性術語「在……下面」和「在……下」可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述術語相應地被解釋。

在此使用的術語的目的僅在於描述具體實施例並且不作為本公開的限制。在此使用時，單數形式的「一」、「一個」和「所述/該」也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語「組成」和/或「包括」，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語「和/或」包括相關所列項目的任何及所有組合。

為了提高半導體儲存裝置的儲存容量，目前已提出包括三維布置的儲存單元的三維半導體儲存裝置。三維半導體儲存裝置的儲存陣列和外圍電路可以分別形成在不同的晶圓中，並透過晶圓鍵合技術形成晶圓鍵合結構，從而有效提高半導體儲存裝置的集成度。在目前提出的晶圓鍵合結構中，儲存陣列晶圓上的鍵合界面中包括多個用於晶圓鍵合的鍵合焊盤和多個用於為電容結構的共用電極提供共用電壓的供電焊盤。隨著儲存陣列中電容結構數量的增加，鍵合界面上設置的焊盤的密度也隨之增加，導致鍵合界面的寄生電容較大，從而會對儲存陣列與外圍電路之間的信號傳輸產生負面影響。同時，由於鍵合界面的面積有限，在鍵合界面上設置焊盤的數量也是有限的，這對三維半導體儲存裝置的集成度的提高產生了限制。

此外，在目前提出的三維半導體儲存裝置形成方法中，通常採用在堆疊結構中形成字元線開口或位元線開口後填充導電材料的方式形成與襯底垂直的字元線結構或位元線結構，然而，由於堆疊結構與襯底之間的初始氧化層的厚度較小，這種形成方法存在貫穿初始氧化層而導致字元線結構或位元線結構與襯底之間發生漏電的風險。

因此，需要進一步提高三維半導體儲存裝置的集成度和可靠性。對此，本公開提出了以下實施方式。

本公開實施例提供了一種三維半導體儲存裝置的形成方法。圖1為本公開實施例提供的三維半導體儲存裝置形成方法的流程示意圖。如圖1所示，三維半導體儲存裝置的形成方法包括以下步驟：

步驟101：在襯底上形成儲存堆疊結構，並在所述儲存堆疊結構中形成隔離結構；所述隔離結構將所述儲存堆疊結構分隔成導電線區域和儲存區域；

步驟102：蝕刻所述隔離結構，以形成暴露所述儲存區域中的電容區域和所述襯底的多個第一開口；所述第一開口的底面低於所述襯底的頂面；

步驟103：在所述電容區域形成沿第一方向和第二方向陣列排布的電容結構；所述電容結構的第一電極暴露於所述第一開口中；所述電容結構沿第三方向延伸；

步驟104：在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構。

圖2a至圖2r為本公開實施例提供的三維半導體儲存裝置形成過程的結構示意圖。下面，將結合圖1、圖2a至圖2r對本公開實施例提供的三維半導體儲存裝置的形成方法進行詳細說明。

在一些實施例中，參照圖2a，三維半導體儲存裝置的形成方法包括：在襯底201上形成初始堆疊結構。

在一些實施例中，襯底201可以為單質半導體材料襯底（例如為矽襯底、鍺襯底等）、複合半導體材料襯底（例如為鍺矽襯底等），或絕緣體上矽（SOI）襯底、絕緣體上鍺（GeOI）襯底等。

在一些實施例中，襯底201為P型襯底或者N型襯底。

在本公開實施例中，在襯底201上形成儲存堆疊結構之前，先在襯底201上形成初始氧化層202，然後在初始氧化層202上形成初始堆疊結構。初始堆疊結構包括在第一方向上交替層疊的半導體層203和犧牲層204。半導體層203可以由矽、鍺或銦鎵鋅氧化物等半導體材料形成，犧牲層204可以由相對於半導體層203具有較高蝕刻選擇比的材料形成，例如，犧牲層203可以由鍺化矽形成。

在一些實施例中，在襯底201上形成儲存堆疊結構之後，初始堆疊結構包括在第一方向上交替層疊的半導體層203和犧牲層204，包括去除犧牲層204以暴露襯底201表面，然後在襯底201表面形成初始氧化層202。

在本公開實施例中，第一方向為襯底201的厚度方向，即Z方向，第二方向為Y方向，第三方向為X方向，第二方向和第三方向均與第一方向垂直，且第二方向和第三方向平行於襯底的頂面。

在一些實施例中，結合圖2a和圖2b所示，三維半導體儲存裝置的形成方法還包括：在第一方向上蝕刻初始堆疊結構和襯底201，以形成多個貫穿初始堆疊結構並延伸至襯底201中的隔離溝槽205。

需要說明的是，圖2b僅以在初始堆疊結構中形成四個隔離溝槽205為例，但本公開實施例不限於此，例如，還可以僅形成單側的多個隔離溝槽205。圖2c中的結構為圖2b中結構的一部分，為了便於觀察透過後續步驟形成的結構，下面以圖2c中的結構為基礎對後續步驟進行描述。

在一些實施例中，結合圖2c和圖2d所示，三維半導體儲存裝置的形成方法還包括：在初始堆疊結構中形成多個隔離溝槽205後，使用介質材料替換犧牲層204，以形成半導體層203和介質層206在第一方向上交替層疊的儲存堆疊結構。如圖2d所示，隔離溝槽205將儲存堆疊結構分隔成導電線區域和儲存區域，導電線區域沿第二方向延伸，儲存區域位於導電線區域沿第三方向的相對兩側。導電線區域為位元線結構的形成區域，儲存區域為儲存單元的形成區域，儲存單元包括晶體管結構和電容結構，儲存區域包括相對於導電線區域對稱分布的兩個部分，每個部分包括與導電線區域相連的晶體管區域和遠離導電線區域的電容區域。

在一些實施例中，三維半導體儲存裝置的形成方法還包括：透過離子注入在晶體管區域中沿第三方向延伸的半導體層203中形成主動結構，每個主動結構包括第一源極/汲極區207、通道區208和第二源極/汲極區209。第一源極/汲極區207用於作為源區或汲區其中的一者，第二源極/汲極區209用於作為源區或汲區中的另一者。如圖2d所示，主動結構相對於沿第二方向延伸的導電線區域對稱排布，其中，位於導電線區域一側的主動結構包括沿第三方向依次排列的第一源極/汲極區207、通道區208和第二源極/汲極區209，位於導電線區域另一側的主動結構包括沿第三方向依次排列的第二源極/汲極區209、通道區208和第一源極/汲極區207。

在一具體示例中，主動結構中的第一源極/汲極區207和第二源極/汲極區209為N型摻雜，通道區208為P型摻雜。在另一具體示例中，主動結構中的第一源極/汲極區207和第二源極/汲極區209為P型摻雜，通道區208為N型摻雜。

在一些實施例中，結合圖2d和圖2e所示，三維半導體儲存裝置的形成方法還包括：使用絕緣材料填充多個隔離溝槽205，以形成多個隔離結構210。

在另一些實施例中，還可以先透過熱氧化製程氧化隔離溝槽205暴露的襯底，然後使用絕緣材料填充隔離溝槽205的剩餘部分，以形成多個隔離結構210。

需要說明的是，圖中所示的四個隔離結構210中的一個為透視後的效果，便於觀察透過後續步驟形成的結構。

在一具體示例中，可以透過低壓化學氣相沉積法（Low Pressure Chemical Vapor Deposition，LPCVD）、電漿增強化學氣相沉積法（Plasma Enhanced Chemical Vapor Deposition，PECVD）或原子層沉積法（Atom Layer Deposition，ALD）在隔離溝槽205中沉積絕緣材料以形成隔離結構210，絕緣材料包括氧化矽。在另一具體示例中，還可以在透過熱氧化製程氧化隔離溝槽205暴露的襯底201後，使用絕緣材料填充隔離溝槽205的剩餘部分，以形成隔離結構210。

在一些實施例中，結合圖2e和圖2f所示，三維半導體儲存裝置的形成方法還包括：在第一方向上蝕刻每個隔離結構210並停止在隔離結構210中，以形成暴露晶體管區域中多個通道區208的第二開口211，第二開口211的底面可低於最下層的半導體層203的底面，且第二開口211的底面還可高於襯底201的頂面。參照圖2f，三維半導體儲存裝置中形成有兩列在第一方向上排布的主動結構，在第二方向上，第二開口211位於每列主動結構中通道區208的兩側。

圖2g為圖2f沿AA′線的截面圖，如圖2g所示，在第一方向上蝕刻隔離結構210後，第二開口211的底部與襯底201之間剩餘的隔離結構構成淺溝槽隔離結構212，淺溝槽隔離結構212在第一方向上的厚度T1大於襯底與儲存堆疊結構之間初始氧化層202的厚度T2。

在一些實施例中，結合圖2f和圖2h所示，三維半導體儲存裝置的形成方法還包括：使用導電材料填充第二開口211以在淺溝槽隔離結構212上形成沿第一方向延伸的字元線結構213。圖2i為圖2h沿AA′線的截面圖，如圖2i所示，在一具體示例中，先在第二開口211中靠近通道區208的一側形成閘極介質層214，然後在第二開口211中填充導電材料以形成字元線結構213。字元線結構213的底部與襯底201之間形成有淺溝槽隔離結構212，其在第一方向上的厚度T1大於初始氧化層202的厚度T2。在一具體示例中，淺溝槽隔離結構212的在第一方向上的厚度T1是初始氧化層202厚度T2的3倍。在另一具體示例中，淺溝槽隔離結構212在第一方向上的厚度T1是初始氧化層202厚度T2的6倍。

在一些實施例中，三維半導體儲存裝置的形成方法還包括：去除第二開口211暴露的通道區208的介質層206，以得到懸空的半導體層203，在半導體層203暴露的通道區208的外周形成閘極介質層214，再填充導電材料以形成字元線結構213，字元線結構213還可位於第一方向上的半導體層203之間。

在本公開實施例中，在晶體管區域中的半導體層203中形成主動結構，主動結構包括第一源極/汲極區207、通道區208和第二源極/汲極區209，在通道區208旁形成沿第一方向延伸的字元線結構213，作為晶體管結構的閘極，由此，在晶體管區域中形成了晶體管結構，以同一個字元線結構213作為閘極的多個晶體管結構沿第一方向排布。

在目前已提出的三維半導體儲存裝置的形成方法中，通常採用蝕刻堆疊結構的方法形成字元線開口，然而，由於襯底上初始氧化層的厚度較小，蝕刻堆疊結構的過程中可能造成初始氧化層被貫穿，從而導致字元線結構與襯底之間發生漏電。

在本公開實施例中，先在儲存堆疊結構中形成延伸至襯底201中的隔離結構210，然後在第一方向上對隔離結構210進行蝕刻以形成第二開口211，第二開口211的底部與襯底201之間的隔離結構構成淺溝槽隔離結構212，淺溝槽隔離結構212在第一方向上的厚度T1大於初始氧化層202的厚度T2，接著使用導電材料填充第二開口211以在淺溝槽隔離結構212上形成字元線結構213，由此，字元線結構213的底部與襯底201之間的淺溝槽隔離結構212具有較大的厚度，從而可以防止字元線結構213與襯底201之間發生漏電，有效提高三維半導體儲存裝置的可靠性。

在一些實施例中，形成字元線結構213的導電材料可以是摻雜半導體材料（例如，摻雜矽、摻雜鍺等）、導電金屬氮化物（例如，氮化鈦、氮化鉭等）、金屬材料（例如，鎢、鈦、鉭等）和金屬半導體化合物（例如，矽化鎢、矽化鈷、矽化鈦等）中的一種。閘極介質層214可以由高介電常數材料、氧化矽、氮化矽和氮氧化矽中的至少一種形成，或者包括高介電常數材料、氧化矽、氮化矽和氮氧化矽中的至少一種。其中，高介電常數材料可以包括氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅中的至少一種。

在一些實施例中，如圖2j所示，三維半導體儲存裝置的形成方法還包括：在沿第二方向延伸的導電線區域形成多個位元線結構220。位元線結構220沿第二方向延伸，與介質層206在第一方向上交替排布，並與導電線區域兩側的汲區209電連接。位元線結構220與字元線結構213的延伸方向相互垂直，對於一個主動結構，其通道區208與一個沿第一方向延伸的字元線結構213相連，其汲區209與一個沿第二方向延伸的位元線結構220相連。

在一具體示例中，結合圖2h和圖2j所示，形成位元線結構220的步驟包括：沿第二方向蝕刻導電線區域以除去導電線區域中沿第二方向延伸的半導體層203，使用導電材料填充蝕刻產生的開口，以形成多個沿第二方向延伸的位元線結構220。

在本公開實施例中，採用各向同性的蝕刻製程，以在隔離結構或堆疊結構中形成沿某一個方向延伸的開口。

在一些實施例中，結合圖2j和圖2k所示，三維半導體儲存裝置的形成方法還包括：在第一方向上蝕刻隔離結構210，以形成暴露儲存區域中電容區域以及襯底201的多個第一開口240，第一開口240的底面低於襯底201在隔離結構210下方的頂面；透過第一開口240蝕刻電容區域中沿第三方向延伸的介質層206，以形成多個第四開口230，第四開口230與第一開口240連通。

在一些實施例中，如圖2l所示，三維半導體儲存裝置的形成方法還包括：在形成第四開口230和第一開口240後，在由第四開口230和第一開口240暴露的半導體層203表面形成電容結構231，電容結構231沿第三方向對稱分布於位元線結構220的兩側。

需要說明的是，本公開實施例僅以電容結構231與第一源極/汲極區207電連接，位元線結構220與第二源極/汲極區209電連接為例進行說明。在一些實施例中，還可以使第二源極/汲極區與電容結構電連接，第一源極/汲極區與位元線結構電連接。

在一具體示例中，圖2l所示的電容結構231的截面如圖2m所示，形成電容結構231的步驟包括：包圍半導體層的末端的第一源極/汲極區207依次形成電容結構231的第二電極2311、電容電介質層2312和第一電極2313。其中，第二電極2311與第一源極/汲極區207電連接。在另一具體示例中，電容結構231的截面如圖2n所示，形成電容結構231的步驟包括：蝕刻電容區域中沿第三方向延伸的半導體材料層203，以形成多個電容開口；在電容開口中依次形成電容結構231的第二電極2314、電容介質層2315和第一電極2316；第二電極2314與第一源極/汲極區207電連接。在形成電容結構231後，在第一方向上蝕刻隔離結構210，以形成暴露電容結構231和襯底201的第一開口。

需要說明的是，在本公開的實施例中，可以先形成第四開口230和第一開口240，再形成如圖2m所示的電容結構，也可以先形成電容開口和如圖2n所示的電容結構，再形成第一開口240，本公開對此不作限制。在以下實施例中，以形成圖2m所示的電容結構為例進行後續步驟的說明。

在本公開實施例中，在儲存區域中的電容區域中形成了電容結構231，電容結構231的第二電極2311與位於同一半導體層203的晶體管結構的第一源極/汲極區207電連接，由此，一個電容結構231對應於一個與之電連接的晶體管結構，從而構成一個儲存單元。儲存單元沿第一方向和第二方向陣列排布，共同構成三維半導體儲存裝置中的儲存結構。

在一些實施例中，結合圖2l和圖2o所示，三維半導體儲存裝置的形成方法還包括：使用導電材料填充多個第一開口240以形成共用端引出結構241，共用端引出結構241將電容結構231的第一電極電連接至襯底201。共用端引出結構241的底面可與隔離結構210和淺溝槽隔離結構212的底面齊平。

在一具體示例中，圖2p為圖2o沿BB′線的截面圖，如圖2p所示，形成共用端引出結構241的步驟還包括：在使用導電材料填充多個第一開口的240的同時，使用導電材料填充多個第四開口230的剩餘部分，由此，共用端引出結構241還包括在第一方向上位於兩個電容結構231之間，並沿第三方向延伸的部分241′。

在一具體示例中，結合圖2l和圖2q所示，形成共用端引出結構241的步驟還包括：在第一開口240暴露的襯底表面依次形成金屬矽化物層242和黏合層243，在黏合層243上沉積導電材料以填充第一開口240。金屬矽化物層242和黏合層243可以有效降低共用端引出結構241與襯底201之間的接觸電阻。金屬矽化物層242的底面可與隔離結構210和淺溝槽隔離結構212的底面齊平

在本公開實施例中，形成共用端引出結構241的導電材料可以是摻雜半導體材料（例如，摻雜多晶矽、摻雜鍺矽等）；金屬矽化物層242的材料可以是矽化鎢、矽化鈷、矽化鈦等；黏合層243的材料可以是導電金屬氮化物（例如，氮化鈦、氮化鉭等）。

在本公開實施例中，透過形成共用端引出結構將電容結構的共用電極電連接至襯底，從而可以透過襯底為電容結構的共用電極提供共用電壓。由此，在後端互連層的形成過程中，不需要在儲存陣列晶圓上的鍵合界面中設置用於為電容結構的共用電極提供共用電壓的供電焊盤，從而可以降低鍵合界面中焊盤的密度，減小焊盤之間的寄生電容。此外，在鍵合界面中焊盤密度保持不變的情況下，可以進一步增大儲存陣列中電容結構的密度，從而提高三維半導體儲存裝置的集成度。

在本公開實施例中，共用電壓的大小可以為電源電壓的一半，即VCC/2。

在一些實施例中，透過上述方法最終形成的三維半導體儲存裝置如圖2r所示，該三維半導體儲存裝置包括多個圖2o所示的立體結構，儲存結構對稱分布於位元線結構220的兩側，儲存結構包括由晶體管結構和電容結構231構成的儲存單元，儲存單元沿第一方向和第二方向陣列排布；字元線結構213與襯底201之間形成有淺溝槽隔離結構212，其在第一方向上的厚度T1大於初始氧化層202的厚度T2；共用端引出結構241將多個電容結構231的第一電極2313電連接至襯底201。

在一些實施例中，字元線結構213的底部與襯底201之間淺溝槽隔離結構212的在第一方向上的厚度T1大於儲存結構與襯底201之間的最大距離。這裡，儲存結構與襯底201之間的最大距離可以為最接近襯底201的主動結構的底部與襯底201之間的距離。由此，可以有效防止字元線結構213與襯底201之間產生漏電。

在一些實施例中，透過與上述三維半導體儲存裝置的形成方法類似的方法還可以形成如圖3所示的三維半導體儲存裝置。在該三維半導體儲存裝置的形成過程中，在位元線結構320的同一側形成包括晶體管結構和電容結構331的儲存單元，晶體管結構中的主動結構包括沿第三方向依次排列的第二源極/汲極區309、通道區308和第一源極/汲極區307。該三維半導體儲存裝置的形成過程與圖2q所示的三維半導體儲存裝置的形成過程類似，因此對其形成過程不再贅述。

圖4a至圖4j為本公開另一實施例提供的三維半導體儲存裝置形成過程的結構示意圖。下面，將結合圖1、圖4a至圖4j對本公開另一實施例提供的三維半導體儲存裝置的形成方法中與圖2a至圖2r所示的三維半導體儲存裝置形成方法的不同之處進行說明。

需要說明的是，為了便於觀察三維半導體儲存裝置的形成過程，圖4a至圖4j所示的結構僅為三維半導體儲存裝置中的部分結構。

在一些實施例中，參照圖4a，三維半導體儲存裝置的形成方法包括：在襯底401上形成初始堆疊結構；形成貫穿初始堆疊結構並延伸至襯底401中的多個隔離溝槽405和405′；使用介質層406替換初始堆疊結構中的犧牲層，以形成儲存堆疊結構。隔離溝槽405和405′延伸至襯底401中，將儲存堆疊結構分隔為相互對稱的兩個部分，每個部分包括儲存區域和導電線區域。導電線區域延第二方向延伸，為字元線結構的形成區域；儲存區域為儲存單元的形成區域，儲存單元包括晶體管結構和電容結構，儲存區域包括與導電線區域交叉相連的晶體管區域和在第三方向上遠離導電線區域的電容區域。

在本公開實施例中，第一方向為襯底401的厚度方向，即Z方向，第二方向為Y方向，第三方向為X方向，第二方向和第三方向均與第一方向垂直。

在一些實施例中，參照圖4a，三維半導體儲存裝置的形成方法還包括：在晶體管區域中沿第三方向延伸的每個半導體層403中形成主動結構；主動結構包括在第三方向上依次排列的第一源極/汲極區407、通道區408和第二源極/汲極區409，通道區408位於導電線區域和儲存區域的交叉處。

在一些實施例中，結合圖4a和圖4b所示，三維半導體儲存裝置的形成方法還包括：使用絕緣材料填充多個隔離溝槽405和405′，以形成多個隔離結構410和410′；或先透過熱氧化製程氧化隔離溝槽405和405′暴露的襯底401，然後使用絕緣材料填充隔離溝槽405和405′的剩餘部分，以形成多個隔離結構410和410′。

需要說明的是，圖中所示的隔離結構410′為透視後的效果，便於觀察透過後續步驟形成的結構。

在一些實施例中，結合圖4b至圖4d所示，其中，圖4d為圖4c沿AA′線的截面圖，三維半導體儲存裝置的形成方法還包括：在第一方向上蝕刻隔離結構410′，形成暴露第二源極/汲極區409的第三開口420，第三開口420的底部與襯底401之間的隔離結構構成淺溝槽隔離結構412；淺溝槽隔離結構412在第一方向上的厚度T3大於襯底與儲存堆疊結構之間初始氧化層402的厚度T4。在一具體示例中，淺溝槽隔離結構412在第一方向上的厚度T3是初始氧化層402厚度T4的3倍。在另一具體示例中，淺溝槽隔離結構412在第一方向上的厚度T3是初始氧化層402厚度T4的6倍。

在一些實施例中，結合圖4c和圖4e所示，三維半導體儲存裝置的形成方法還包括：使用導電材料填充第三開口420，以在淺溝槽隔離結構412上形成沿第一方向延伸的位元線結構421。如圖4e所示，位元線結構421與位於其在第三方向上相對兩側的第二源極/汲極區409電連接。在一些實施例中，形成位元線結構421的導電材料可以是摻雜半導體材料（例如，摻雜多晶矽、摻雜鍺等）、導電金屬氮化物（例如，氮化鈦、氮化鉭等）、金屬材料（例如，鎢、鈦、鉭等）和金屬半導體化合物（例如，矽化鎢、矽化鈷、矽化鈦等）中的一種。

在一些實施例中，結合圖4e和圖4f所示，三維半導體儲存裝置的形成方法還包括：在沿第二方向延伸的導電線區域形成多個沿第一方向排布，沿第二方向延伸，並位於通道區408兩側的字元線結構413，字元線結構413與位元線結構421的延伸方向相互垂直。需要說明的是，字元線結構413的具體結構可以參照圖4j，在第一方向上，字元線結構413與通道區408之間形成有閘極介質層414，且在相鄰的兩個字元線結構413之間填充有絕緣材料。

在本公開實施例中，在儲存區域中的晶體管區域中的半導體層403中形成主動結構，主動結構包括第一源極/汲極區407、通道區408和第二源極/汲極區409，在沿第二方向延伸的導電線區域中形成位於主動結構中通道區408沿第一方向的相對兩側的字元線結構413，作為晶體管結構的閘極，由此，在晶體管區域中形成了晶體管結構，以同一個字元線結構413作為閘極的多個晶體管結構沿第二方向排布。

在一些實施例中，結合圖4f和圖4g所示，三維半導體儲存裝置的形成方法還包括：在第一方向上蝕刻多個隔離結構410，以形成暴露電容區域和襯底401的多個第一開口440，第一開口的底面低於襯底401在儲存區域的頂面；透過第一開口440蝕刻電容區域沿第三方向延伸的介質層406，以形成多個第四開口430，第四開口430與第一開口440連通。

在一些實施例中，結合圖4g和圖4h所示，三維半導體儲存裝置的形成方法還包括：在由第四開口430和第一開口440暴露的半導體層406表面形成電容結構431，電容結構431沿第三方向對稱分布於位元線結構421的兩側。這裡，電容結構431與圖2m所示的電容結構類似，包括圍繞半導體層406的末端依次形成的第二電極、電容電介質層和第一電極，其中，第一電極位於最外層。需要說明的是，本公開實施例僅以電容結構431與源區電連接，位元線結構421與汲區電連接為例進行說明。在一些實施例中，還可以使汲區與電容結構電連接，源區與位元線結構電連接。

在一些實施例中，形成電容結構431的步驟包括：蝕刻電容區域中沿第三方向延伸的半導體材料層403，以形成多個電容開口；在電容開口中形成電容結構431。這裡，電容結構431與圖2n所示的電容結構類似。在形成電容結構431後，在第一方向上蝕刻隔離結構410，以形成暴露電容結構431和襯底201的第一開口。

需要說明的是，在本公開的實施例中，可以先形成第四開口430和第一開口440，再形成圖2m所示的電容結構，也可以先形成電容開口和圖2n所示的電容結構，再形成第一開口440，本公開對此不作限制。在以下實施例中，以形成圖2m所示的電容結構為例進行後續步驟的說明。

在本公開實施例中，在儲存區域中的電容區域中形成電容結構431，電容結構431的第二電極4311與同一半導體層403中晶體管結構的第一源極/汲極區407電連接，由此，一個電容結構431對應於一個與之電連接的晶體管結構，從而構成一個儲存單元。儲存單元沿第一方向和第二方向陣列排布，共同構成三維半導體儲存裝置的儲存結構。

在一些實施例中，結合圖4h和圖4i所示，三維半導體儲存裝置的形成方法還包括：使用導電材料填充多個第一開口440和第四開口430的剩餘部分，以形成將多個電容結構431的第一電極電連接至襯底401的共用端引出結構441。

在一些實施例中，透過上述方法最終形成的三維半導體儲存裝置如圖4j所示，在該三維半導體儲存裝置中，儲存結構沿第三方向對稱分布於位元線結構421的兩側，儲存結構包括多個由晶體管結構和電容結構構成，且沿第一方向和第二方向陣列排布的儲存單元；位元線結構421的底部與襯底401之間形成有淺溝槽隔離結構412，其在第一方向上的厚度T3大於初始氧化層402的厚度T4；共用端引出結構441將多個電容結構431的第一電極4313電連接至襯底401。

上述三維半導體儲存裝置的形成過程中，在隔離結構410′中形成暴露第二源極/汲極區409的位元線開口（即第三開口420），在位元線開口底部與襯底401之間形成了淺溝槽隔離結構412，其在第一方向上的厚度T3大於初始氧化層的厚度T4，接著使用導電材料填充位元線開口，以形成沿第一方向延伸的位元線結構421。相較於在堆疊結構中形成位元線開口的方法，該方法在具有較大厚度的淺溝槽隔離結構412上形成位元線結構421，能夠有效防止位元線結構421與襯底401之間發生漏電，提高三維半導體儲存裝置的可靠性。

在一些實施例中，位元線結構421的底部與襯底401之間的淺溝槽隔離結構的在第一方向上的厚度T3大於最接近襯底401的主動結構的底部與襯底401之間的距離。由此，可以有效防止位元線結構421與襯底401之間產生漏電。

此外，透過上述三維半導體儲存裝置的形成方法，形成了將多個電容結構431的第一電極4313電連接至襯底401的共用端引出結構441，從而可以透過襯底401為電容結構431的共用電極提供共用電壓。由此，在後端互連層的形成過程中，不需要在儲存陣列晶圓上的鍵合界面中設置用於為電容結構431的共用電極提供共用電壓的供電焊盤，從而可以降低鍵合界面中焊盤的密度，減小焊盤之間的寄生電容。並且，在鍵合界面中焊盤密度保持不變的情況下，可以進一步增大儲存陣列中電容結構的密度，提高三維半導體儲存裝置的集成度。

在本公開實施例中，共用電壓的大小可以為電源電壓的一半，即VCC/2。

基於前述三維半導體儲存裝置的形成方法相同的技術構思，本公開實施例提供一種三維半導體儲存裝置。圖2r為本公開實施例提供的三維半導體儲存裝置的立體圖。如圖2r所示，三維半導體儲存裝置包括：襯底201；位於襯底201上的儲存結構；儲存結構包括沿第一方向和第二方向陣列排布的電容結構231；電容結構231均沿第三方向延伸；共用端引出結構241，共用端引出結構241的底面低於襯底201的頂面，共用端引出結構241與電容結構231的第一電極2313和襯底201電連接。

在本公開實施例中，第一方向為襯底201的厚度方向，即Z方向，第二方向為Y方向，第三方向為X方向，第二方向和第三方向均與第一方向垂直。

在一些實施例中，三維半導體儲存裝置包括：襯底201；位於襯底201上的隔離結構210和共用端引出結構241；隔離結構210和共用端引出結構241沿第三方向排布；

儲存結構；儲存結構包括位於隔離結構210中的晶體管結構和位於共用端引出結構241中的電容結構231；晶體管結構和電容結構231構成儲存單元；

儲存單元沿第一方向和第二方向呈陣列排布；

晶體管結構和電容結構231均沿第三方向延伸；

共用端引出結構241與電容結構231的第一電極2313和襯底201電連接。

在一些實施例中，晶體管結構包括：沿第三方向延伸的主動結構，主動結構包括沿第三方向排列的第一源極/汲極區207、通道區208和第二源極/汲極區209。電容結構231的第二電極2311與第一源極/汲極區207電連接。

在一些實施例中，三維半導體儲存裝置還包括：字元線結構213，沿第一方向延伸，且位於通道區208沿第二方向相對的兩側；淺溝槽隔離結構212，位於字元線結構213的底部與襯底201之間，其在第一方向上的厚度T1大於初始氧化層202的厚度T2；位元線結構220，沿第二方向延伸，與介質層206在第一方向上交替排布，位元線結構220與兩側的第二源極/汲極區209電連接。

在本公開實施例中，字元線結構213作為晶體管結構的閘極，與主動結構共同構成晶體管結構，以同一個字元線結構213作為閘極的晶體管結構沿第一方向排布。在第三方向上，一個晶體管結構的第一源極/汲極區207與一個電容結構231的第二電極2311電連接，由此，構成一個儲存單元。儲存單元沿第一方向和第二方向陣列排布，共同構成三維半導體儲存裝置的儲存結構。

在一具體示例中，淺溝槽隔離結構212的在第一方向上的厚度T1是初始氧化層202厚度T2的3倍。在另一具體示例中，淺溝槽隔離結構212在第一方向上的厚度T1是初始氧化層202厚度T2的6倍。

在一些實施例中，電容結構231沿第三方向對稱分布於位元線結構220的兩側。

在一些實施例中，三維半導體儲存裝置還包括：位於共用端引出結構241與襯底201之間的金屬矽化物層242和黏合層243，其中黏合層243位於共用端引出結構241與金屬矽化物層242之間。

在本公開實施例中，共用端引出結構241的材料包括摻雜半導體材料（例如，摻雜多晶矽、摻雜鍺等）；金屬矽化物層242的材料可以是矽化鎢、矽化鈷、矽化鈦等；黏合層243的材料可以是導電金屬氮化物（例如，氮化鈦、氮化鉭等）。金屬矽化物層242和黏合層243可以有效降低共用端引出結構241與襯底201之間的接觸電阻。

在本公開實施例中，三維半導體儲存裝置包括同時將多個沿第一方向和第二方向陣列排布的電容結構231的第一電極2313電連接至襯底201的共用端引出結構241，從而可以透過襯底201將電容結構231的共用電極（即第一電極2313）接至共用電壓，在後端互連層的形成過程中，可以省略用於為電容結構的共用電極提供共用電壓的供電焊盤的設置，從而降低鍵合界面中焊盤的密度，減小焊盤之間的寄生電容。此外，在鍵合界面中焊盤密度保持不變的情況下，可以進一步增大儲存陣列中電容結構的密度，從而提高三維半導體儲存裝置的集成度。

在本公開實施例中，共用電壓的大小可以為電源電壓的一半，即VCC/2。

在圖2r所示的三維半導體儲存裝置中，字元線結構213的底部與襯底201之間形成有淺溝槽隔離結構212，其在第一方向上的厚度T1大於初始氧化層202的厚度T2，由此，可以防止字元線結構213與襯底201之間發生漏電，有效提高三維半導體儲存裝置的可靠性。

在一些實施例中，字元線結構213的底部與襯底201之間的淺溝槽隔離結構在第一方向上的厚度T1大於儲存結構與襯底201之間的最大距離。這裡，儲存結構與襯底201之間的最大距離可以為最接近襯底201的主動結構的底部與襯底201之間的距離。由此，可以有效防止字元線結構213與襯底201之間產生漏電。

圖3為本公開實施例提供的另一種三維半導體儲存裝置的立體圖。該三維半導體儲存裝置與圖2q所示的三維半導體儲存裝置的差別在於，該半導體儲存裝置的電容結構331分布於位元線結構320的同一側。

圖4j為本公開另一實施例提供的三維半導體儲存裝置的立體圖。如圖4j所示，三維半導體儲存裝置包括：襯底401；位於襯底401上的儲存結構；儲存結構包括沿第一方向和第二方向陣列排布的多個電容結構431；電容結構431均沿第三方向延伸，包括依次包圍半導體層末端的第二電極4311、電容電介質層4312和第一電極4313；共用端引出結構441，共用端引出結構441的底面低於襯底401的頂面，共用端引出結構441與電容結構431的第一電極4313和襯底401電連接。

在本公開實施例中，第一方向為襯底401的厚度方向，即Z方向，第二方向為Y方向，第三方向為X方向，第二方向和第三方向均與第一方向垂直。

在一些實施例中，儲存結構還包括：沿第三方向延伸的主動結構，主動結構包括沿第三方向排列的第一源極/汲極區407、通道區408和第二源極/汲極區409。電容結構431的第二電極4311與第一源極/汲極區407電連接。

在一些實施例中，三維半導體儲存裝置還包括：位元線結構421，沿第一方向延伸，且與第二源極/汲極區409電連接；淺溝槽隔離結構412，位於位元線結構421的底部與襯底401之間，其在第一方向上的厚度T3大於初始氧化層402的厚度T4；沿第二方向延伸的字元線結構413，字元線結構413在第一方向上排布，並位於通道區408沿第一方向相對的兩側。

在本公開實施例中，字元線結構413作為晶體管結構的閘極，與主動結構共同構成晶體管結構，以同一個字元線結構413作為閘極的晶體管結構沿第二方向排布。在第三方向上，一個晶體管結構的第一源極/汲極區407與一個電容結構431的第二電極4311電連接，由此，構成一個儲存單元。儲存單元沿第一方向和第二方向陣列排布，共同構成三維半導體儲存裝置的儲存結構。

在一具體示例中，淺溝槽隔離結構412在第一方向上的厚度T3是初始氧化層402厚度T4的3倍。在另一具體示例中，淺溝槽隔離結構412在第一方向上的厚度T3是初始氧化層402厚度T4的6倍。

在一些實施例中，淺溝槽隔離結構412在第一方向上的厚度T3大於最接近襯底401的主動結構的底部與襯底401之間的距離。

在一些實施例中，三維半導體儲存裝置還包括：閘極介質層414，位於字元線結構413與通道區408之間。

在一些實施例中，電容結構431沿第三方向對稱分布於位元線結構421的兩側。

在一些實施例中，三維半導體儲存裝置還包括：位於共用端引出結構441與襯底401之間的金屬矽化物層442和黏合層443，其中黏合層443位於共用端引出結構441與金屬矽化物層442之間。

在本公開實施例中，共用端引出結構441的材料包括摻雜半導體材料（例如，摻雜多晶矽、摻雜鍺等）；金屬矽化物層442的材料可以是矽化鎢、矽化鈷、矽化鈦等；黏合層443的材料可以是導電金屬氮化物（例如，氮化鈦、氮化鉭等）。金屬矽化物層442和黏合層443可以有效降低共用端引出結構441與襯底401之間的接觸電阻。

在本公開實施例中，三維半導體儲存裝置包括同時將多個沿第一方向和第二方向陣列排布的電容結構431的第一電極4313電連接至襯底401的共用端引出結構441，從而可以透過襯底401將電容結構431的共用電極連接至共用電壓，在後端互連層的形成過程中，可以省略用於為電容結構的共用電極提供共用電壓的供電焊盤的設置，從而降低鍵合界面中焊盤的密度，減小焊盤之間的寄生電容。

在圖4j所示的三維半導體儲存裝置中，位元線結構421的底部與襯底401之間形成有淺溝槽隔離結構412，其在第一方向上的厚度T3大於初始氧化層402的厚度T4，由此，可以防止位元線結構421與襯底401之間發生漏電，有效提高三維半導體儲存裝置的可靠性。

在一些實施例中，三維半導體儲存裝置為三維動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）。

在一些實施例中，共用電壓的大小可以為電源電壓的一半，即VCC/2。

在本公開實施例中，由於三維半導體儲存裝置不需要使用襯底進行接地，因而可以透過形成共用端引出結構將陣列排布的電容結構的共用電極電連接至襯底，透過襯底為電容結構提供共用電壓。由此，在後端互連層的形成過程中，可以省略用於為電容結構的共用電極提供共用電壓的供電焊盤的設置，進而降低鍵合界面中焊盤的密度，減小焊盤之間的寄生電容。此外，在鍵合界面中焊盤密度保持不變的情況下，可以進一步增大儲存陣列中電容結構的密度，提高三維半導體儲存裝置的集成度。

在本公開實施例中，三維半導體儲存裝置具有與襯底垂直的字元線結構或位元線結構，透過在隔離結構中形成字元線開口或位元線開口，以在字元線結構與襯底之間或位元線結構與襯底之間形成淺溝槽隔離結構，淺溝槽隔離結構的厚度大於位於襯底與堆疊結構之間的初始氧化層的厚度。因而，相較於在堆疊結構中形成字元線開口或位元線開口的方法，本公開實施例中的三維半導體儲存裝置的形成方法可以有效避免字元線結構或位元線結構與襯底之間產生漏電，顯著提高三維半導體儲存裝置的可靠性。

本公開所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。

本公開所提供的幾個裝置實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的裝置實施例。

以上所述，僅為本公開的具體實施方式，但本公開的保護範圍並不局限於此，任何熟悉本技術領域的具有通常知識者在本公開揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本公開的保護範圍之內。因此，本公開的保護範圍應以所述請求項的保護範圍為准。

101,102,103,104:步驟 201,301,401:襯底 202,302,402:初始氧化層 203:半導體層 204:犧牲層 205:隔離溝槽 206:介質層 207:第一源極/汲極區 208:通道區 209:第二源極/汲極區 210:隔離結構 211:第二開口 212:淺溝槽隔離結構 213,313,413:字元線結構 214:閘極介質層 220:位元線結構 230:第四開口 231:電容結構 2311:第二電極 2312:電容電介質層 2313:第一電極 2314:第二電極 2315:電容介質層 2316:第一電極 240:第一開口 241,241′,341,441,441′:共用端引出結構 242,342,442:金屬矽化物層 243,343,443:黏合層 307:第一源極/汲極區 308:通道區 309:第二源極/汲極區 320:位元線結構 331:電容結構 403:半導體層 405,405′:隔離溝槽 406:介質層 407:第一源極/汲極區 408:通道區 409:第二源極/汲極區 410,410′:隔離結構 412:淺溝槽隔離結構 414:閘極介質層 420:第三開口 421:位元線結構 430:第四開口 431:電容結構 4311:第二電極 4312:電容電介質層 4313:第一電極 440:第一開口 AA′,BB′:線 T1,T2,T3,T4:厚度

圖1為本公開實施例提供的三維半導體儲存裝置形成方法的流程示意圖；

圖2a至圖2r為本公開實施例提供的三維半導體儲存裝置形成過程的結構示意圖；

圖3為本公開另一實施例提供的三維半導體儲存裝置的結構示意圖；

圖4a至圖4j為本公開另一實施例提供的三維半導體儲存裝置形成過程的結構示意圖。

101,102,103,104:步驟

Claims (11)

1. 一種三維半導體儲存裝置的形成方法，其特徵在於，包括：在襯底上形成儲存堆疊結構，並在所述儲存堆疊結構中形成隔離結構；所述隔離結構將所述儲存堆疊結構分隔成導電線區域和儲存區域；蝕刻所述隔離結構，以形成暴露所述儲存區域中的電容區域和所述襯底的多個第一開口；所述第一開口的底面低於所述襯底的頂面；在所述電容區域形成沿第一方向和第二方向陣列排布的電容結構；所述電容結構的第一電極暴露於所述第一開口中；所述電容結構沿第三方向延伸；在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構。
2. 如請求項1所述的三維半導體儲存裝置的形成方法，其特徵在於，所述在所述電容區域形成沿所述第一方向和第二方向陣列排布的電容結構之前，還包括：在所述儲存區域中的晶體管區域形成沿所述第一方向和所述第二方向陣列排布的主動結構；所述主動結構沿第三方向延伸，所述主動結構包括第一源極/汲極區、通道區和第二源極/汲極區；所述電容結構的第二電極與所述主動結構中的所述第一源極/汲極區電連接。
3. 如請求項2所述的三維半導體儲存裝置的形成方法，其特徵在於，還包括：蝕刻所述隔離結構，以形成暴露所述通道區的第二開口；所述第二開口的底部與所述襯底之間的隔離結構構成淺溝槽隔離結構；所述淺溝槽隔離結構在所述第一方向上的厚度大於所述襯底與所述儲存堆疊結構之間的初始氧化層的厚度；在所述第二開口中形成沿所述第一方向延伸的字元線結構；在所述導電線區域形成沿所述第一方向排布，沿所述第二方向延伸，並與所述第二源極/汲極區電連接的位元線結構。
4. 如請求項2所述的三維半導體儲存裝置的形成方法，其特徵在於，還包括：蝕刻所述隔離結構，以形成暴露所述第二源極/汲極區的第三開口；所述第三開口的底部與所述襯底之間的隔離結構構成淺溝槽隔離結構；所述淺溝槽隔離結構在所述第一方向上的厚度大於所述襯底與所述儲存堆疊結構之間的初始氧化層的厚度； 在所述第三開口中形成多個沿所述第一方向延伸的位元線結構，所述位元線結構與所述第二源極/汲極區電連接；在所述導電線區域中形成沿所述第一方向排布，沿所述第二方向延伸，並位於所述通道區兩側的字元線結構。
5. 如請求項1所述的三維半導體儲存裝置的形成方法，其特徵在於，所述在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構，包括：在所述第一開口暴露的所述襯底表面依次形成金屬矽化物層和黏合層；在所述黏合層上沉積導電材料以填充所述第一開口；所述導電材料包括多晶矽。
6. 如請求項2所述的三維半導體儲存裝置的形成方法，其特徵在於，所述儲存堆疊結構包括沿所述第一方向交替層疊的介質層和半導體層；所述在所述電容區域形成沿所述第一方向和第二方向陣列排布的電容結構，包括：在所述第三方向上蝕刻所述介質層，以形成暴露所述電容區域的所述半導體層的第四開口，所述第四開口與所述第一開口連通；在所述第一開口和所述第四開口暴露的所述半導體層表面依次形成所述電容結構的所述第二電極、電容電介質層和所述第一電極；所述在所述第一開口中形成將所述電容結構的第一電極電連接至所述襯底的共用端引出結構，包括：在所述第一開口中及所述電容結構之間填充所述導電材料，以形成所述共用端引出結構。
7. 一種三維半導體儲存裝置，其特徵在於，包括：襯底；位於所述襯底上的儲存結構；所述儲存結構包括沿第一方向和第二方向陣列排布的電容結構；所述電容結構沿第三方向延伸；所述第一方向為所述襯底的厚度方向，所述第二方向和所述第三方向均與所述第一方向垂直；共用端引出結構，所述共用端引出結構的底面低於所述襯底的頂面；所述共用端引出結構為導電材料，與所述電容結構的第一電極和所述襯底電連接，將所述電容結構的第一電極電連接至所述襯底。
8. 如請求項7所述的三維半導體儲存裝置，其特徵在於，所述儲存結構還包括： 沿所述第三方向延伸的主動結構；所述主動結構包括沿所述第三方向依次排列的第一源極/汲極區、通道區和第二源極/汲極區；所述電容結構的第二電極與所述第一源極/汲極區電連接。
9. 如請求項8所述的三維半導體儲存裝置，其特徵在於，還包括：字元線結構，沿所述第一方向延伸；所述字元線結構位於所述通道區沿所述第二方向相對的兩側；淺溝槽隔離結構，位於所述字元線結構與所述襯底之間；所述淺溝槽隔離結構在所述第一方向上的厚度大於初始氧化層的厚度；所述初始氧化層位於所述襯底和所述儲存結構之間；位元線結構，沿所述第一方向排布，沿所述第二方向延伸，並與所述第二源極/汲極區連接；所述電容結構沿所述第三方向對稱分布於所述位元線結構的兩側；或者，所述電容結構位於所述位元線結構的一側。
10. 如請求項8所述的三維半導體儲存裝置，其特徵在於，還包括：位元線結構，沿所述第一方向延伸；所述位元線結構與所述第二源極/汲極區電連接；淺溝槽隔離結構，位於所述位元線結構的底部與所述襯底之間；所述淺溝槽隔離結構在所述第一方向上的厚度大於初始氧化層的厚度；所述初始氧化層位於所述襯底和所述儲存結構之間；字元線結構，沿所述第一方向排布，沿所述第二方向延伸，並位於所述通道區沿所述第一方向相對的兩側；所述電容結構沿所述第三方向對稱分布於所述位元線結構的兩側；或者，所述電容結構位於所述位元線結構的一側。
11. 如請求項8所述的三維半導體儲存裝置，其特徵在於，還包括：金屬矽化物層，位於所述共用端引出結構與所述襯底之間；黏合層，位於所述共用端引出結構與所述金屬矽化物層之間；所述共用端引出結構的材料包括多晶矽。