JP2739965B2

JP2739965B2 - 半導体記憶装置およびその製造方法

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Publication number: JP2739965B2
Application number: JP63246408A
Authority: JP
Inventors: 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1998-04-15
Anticipated expiration: 2013-04-15
Also published as: JPH0294563A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係
り、特にMOSキャパシタとMOSFETによりメモリセルを構
成するダイナミック型RAM（DRAM）およびその製造方法
に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩に
より、MOS型DRAMの高集積化、大容量化が急速に進めら
れている。

そして、高集積化、大容量化を目指していろいろなDR
AM構造が提案されている。このようなDRAM構造の１つ
に、半導体基板に縦横に溝を形成し、この溝によって分
離される半導体柱状突起を配列形成し、その各柱状突起
の側面にMOSキャパシタとMOSFETとを縦積みするものが
提案されている（例えば特開昭60−152056号公報）。

このようなDRAM構造の１例を第５図（ａ）および第５
図（ｂ）に示す。

このDRAMは、異方性エッチングによりSi基板１の表面
を縦横に走るように形成した溝によって分離される柱状
突起５からなる複数のメモリセルが配列されてなるもの
である。そして、この溝の底には素子分離用絶縁膜61が
埋込み形成されている。

また、各柱状突起５の下部側面にはキャパシタ絶縁膜
８が形成され、溝内にはプレート電極となるキャパシタ
電極９が埋込み形成される。

さらに、柱状突起５の上部側面にはゲート絶縁膜11を
介してゲート電極12が形成される。このゲート電極12と
キャパシタ電極９との間は絶縁膜10により分離されてい
る。そして柱状突起５の上端面にはMOSFETのソースまた
はドレインとなるｎ型層16が形成され、全面が絶縁膜14
により平坦化され、ｎ型層16に対してコンタクト孔を介
してAl膜からなるビット線17が配設される。ゲート電極
12は第５図（ａ）から明らかなように、柱状突起５の周
囲を取囲みかつ、一方向に連続するように配設されて、
これがワード線となる。

このようなDRAM構造では、溝の底部を素子分離領域と
してこの溝内にMOSキャパシタおよびMOSFETが縦積みさ
れて集積形成されるため、メモリセルの占有面積が小さ
くて済み、高集積化が可能である。

しかしながら、第５図に示したDRAM構造では、メモリ
セルアレイの端部において、溝形成部の段差の存在によ
り、ゲート電極材料を異方性エッチング（RIE）したと
き、段差の側壁にゲート電極材料が残留し、各ワード線
のショートの原因となっていた。

このため、このセルアレイの端部処理として、通常の
写真食刻法を用いて、ワード線間の領域に残留するゲー
ト電極材料をエッチング除去するという方法も提案され
ている。

しかしながら、ワード線間は、最少寸法となってお
り、ワード線間に合わせ余裕を考慮したエッチング窓62
を形成するのは現実には困難であった。

従って、結果的には、メモリセルのサイズを大きくす
ることになっていた。

（発明が解決しようとする課題）以上述べたように、微少な半導体柱状突起を多数個配
列し、各柱状突起の側面にMOSキャパシタおよびMOSFET
を縦に積み上げた形のメモリセルを形成する従来のDRAM
においては、メモリセルアレイの端部における各ワード
線間のショート防止のためにおこなう写真食刻のための
合わせ余裕領域を確保するため、各メモリセルの間隔を
離す必要があり、これがDRAMの微細化を妨げる原因とな
っていた。

また、DRAMにおいて最近、問題となっている現象の１
つに放射線の入射によりセル内の記憶状態が変化し、エ
ラーを生じるという、いわゆるソフトエラー現象があ
る。

この構造では、各メモリセルが柱状突起の側面に形成
されるため、斜めから入射した放射線が柱状突起の配列
によって寸断される結果、セルモードでのソフトエラー
は低減されるものの、柱状突起の真下には絶縁膜がな
く、さらなるソフトエラーの低減対策を考える必要があ
った。

また、第５図に示したDRAM構造では、絶縁層を埋め込
むには各柱状突起の底部に埋め込まねばならず、製造上
困難である。すなわち、隣接するMOSキャパシタの分離
用に溝の底の素子分離用絶縁膜83を形成しているが高い
アスペクト比をもった細い溝の底にこのような絶縁膜を
埋込み形成するのは非常に困難であった。

また、MOSキャパシタの半導体柱状突起側には、キャ
パシタの一方の電極であり記憶ノードとして働くｎ型層
を形成することが望ましいが、このような（第５図の）
DRAM構造ではこのｎ型層の形成が困難であった。すなわ
ち、この構造では柱状突起の下部側面にゲート電極形成
前にキャパシタを形成しなければならず、そのキャパシ
タ領域の側面にのみ選択的に不純物をドープするには、
MOSFET形成領域を何らかのマスクで覆っておく必要があ
るが、これは溝形成後は困難であるためである。

本発明は前記実情に鑑みてなされたもので、メモリセ
ルアレイの端部における各ワード線間のショートを防止
し、信頼性の高いDRAMを提供することを目的とする。

また、本発明は、ソフトエラーが低く、高集積化、大
容量化を可能としたDRAMを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、基板上を縦横に走る溝を配設し、
この溝により分離される複数の半導体柱状突起をマトリ
ックス状に配列し、各柱状突起にMOSキャパシタおよびM
OSFETを形成すると共に、このMOSFETのソースまたはド
レインにビット線を接続した半導体記憶装置において、
各柱状突起のうち、任意の数のビット毎に特定の柱状突
起をワード線取り出し用のコンタクト用柱状突起とし、
その柱状突起の上面に該MOSFETのゲート絶縁膜より厚い
絶縁層を介して導体層を形成し、これをコンタクトパッ
ドとすると共に、これを隣接セルのゲート電極に接続す
るようにしている。

望ましくは、各柱状突起を基板中に埋め込み形成され
た絶縁層上に形成するようにする。

また、上記基本構造においてセルを構成する任意の柱
状突起は、ビット線を各柱状突起の上端面にコンタクト
孔を設けることなく自己整合的にコンタクトさせるよう
にしている。

さらに本発明の半導体記憶装置は、上記の基本構造に
おいて、柱状突起の側面の途中に段差を有し、その段差
の下部全面に記憶ノードとなる拡散層が形成され、この
下部側面にキャパシタ絶縁膜を介してキャパシタ電極が
埋め込み形成されていることを特徴とする。

また、本発明の方法では、基板上を縦横に走る溝を配
設し、この溝により分離される複数の半導体柱状突起を
マトリックス状に配列し、各柱状突起にMOSキャパシタ
およびMOSFETを形成すると共に、このMOSFETのソースま
たはドレインにビット線を接続した半導体記憶装置基板
上を形成するに際し、この溝を形成する際に用いたマス
クを、各ブロック毎に少なくとも１つ残留せしめると共
に、ゲート電極を柱状突起の上部側面に自己整合的に形
成する際、この柱状突起上にはマスクを形成しておき、
ゲート電極材料を残すようして、これをワード線コンタ
クト領域とするようにしている。

本発明はまた、夫々表面に酸化膜を形成すると共に所
望の不純物層を形成した第１の基板と第２の基板とをウ
ェハ張り合わせ技術を用いて酸化膜を内側に挾むように
して接合し、半導体基板と、その上に酸化膜（絶縁膜）
が形成され、その上に記憶ノードとなる不純物層、MOSF
ETのチャネルとなる不純物層が順位形成された接合ウェ
ハを出発材料とし、この酸化膜をエッチングストッパと
して第１の基板側から異方性エッチングにより縦横に溝
を形成し、この溝により分離される複数の半導体柱状突
起を形成し、各半導体柱状突起のMOSキャパシタおよびM
OSFETを形成すると共に、このMOSFETのソースまたはド
レインにビット線を接続するようにしている。

（作用）上記構成によれば、ワード線取り出し用のコンタクト
パッドはメモリセルアレイの端部に配設されるのではな
く、各柱状突起のうち、任意の数のビット毎に特定の柱
状突起をワード線取り出し用のコンタクト用柱状突起と
し、その柱状突起の上面に絶縁層を介して導体層を形成
し、これをコンタクトパッドとするように構成されてい
るため、ワード線は、溝の段差を越えてメモリセルアレ
イの端部へと延設する必要はなくなり、端部の柱状突起
の側壁でとどめるようにすればよい。

従って、メモリセルアレイの端部に溝の段差を越えて
ワード線を延設し、端部からワード線の取りだしを行っ
ていた従来のように、溝の段差部で、ワード線材料（ゲ
ート電極材料）が残留し、DRAMの高集積化に際し、セル
間隔が微細化するにつけても、ワード線間のショートを
発生せしめるようなことはなくなり、信頼性が向上す
る。

また、ゲート電極に延設されたコンタクトパッドは、
柱状突起の上面に絶縁層を介して形成されているため、
ゲート電極加工中に発生する高電界に対してもゲート破
壊を起こす虞もない。

また、従来のようにメモリセルアレイの端部におい
て、各ワード線間のショートを防止するため溝の段差部
に残留するワード線材料（ゲート電極材料）を除去する
ための写真食刻工程も不要となり、製造が容易となる
上、マスク合わせのための合わせ余裕も不要となるた
め、メモリセルサイズのさらなる微細化をはかることが
できる。

さらに、各ブロックからのワード線の取りだしを端部
からではなく、各ブロックの中央に位置する柱状突起を
コンタクト用とするようにすれば、ワード線の遅延を防
止することができる。

さらに上記構成によれば、各柱状突起を前記基板中に
埋込み形成された絶縁層の上に形成しているため、各メ
モリセルの真上から入射した放射線により発生するエレ
クトロン−ホールペアはこの絶縁層で寸断され、また斜
めから入射した放射線も柱状突起の配列によって寸断さ
れる結果、ソフトエラー率は大幅に低減される。

また、本発明の方法によれば、接合ウェハを出発原料
とし、この酸化膜をエッチングストッパとして第１の基
板側から異方性エッチングにより縦横に溝を形成して、
この溝により分離される複数の半導体柱状突起を形成
し、この柱状突起にMOSキャパシタおよびMOSFETを形成
するようにしているため、容易に高密度でかつ均一な深
さの溝を形成することができる上、各柱状突起の底面は
全て絶縁膜上にあるように形成される。

また、本発明によれば、溝掘りのための第１のマスク
を耐酸化性マスクとして、これを素子形成の最終段階ま
で残すことによって、ビット線コンタクト領域が柱状突
起の上端面に自己整合的に形成され、ビット線コンタク
トの合わせ余裕が不要になる。この結果、メモリセルの
微細化が図られ、DRAMの高集積化、大容量化が可能にな
る。またソフトエラーに関しても、微細化によってソフ
トエラーに関与する基板面積が小さくなるので、ビット
線モードでのソフトエラーが抑制される。セル・モード
でのソフトエラーについても、各メモリセルが柱状突起
の側面に形成されるために、斜めから入射したα線が柱
状突起の配列によって寸断される結果、同様に抑制され
る。

また、基板中の絶縁層に達する第２の溝によってMOS
キャパシタは完全に分離され、分離のための溝の底での
絶縁膜の形成が不純物層の形成などの工程を省略できる
ため非常に製造し易いDRAMを得ることができる。

（実施例）以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。

第１図（ａ）は一実施例のDRAM6のビット分を示す平
面図であり、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′
断面図であり、さらに第１図（ｃ）は、第１図（ａ）の
Ｂ−Ｂ′断面図である。

ｐ型シリコン基板１の表面に形成された酸化シリコン
膜２上に、記憶ノードとなるn^-型層３、MOSFETのチャネ
ル領域となるp^-型層４が積層され、この基板の縦横に走
る溝６により分離された複数の微小な柱状突起５（5₁,5
₂…,5a,5b…）がマトリックス状に配列形成されてい
る。

そして、これら柱状突起アレイの中央に位置する柱状
突起5a,5b…は、セルを構成することなく、上面に絶縁
層21を介してゲート電極材料が延設され、コンタクトパ
ッドを構成している。

一方、コンタクトパッドを構成する柱状突起の両側の
柱状突起5₁,5₂,…の上部側面にはMOSFETが形成されると
共に、下部側面にはMOSキャパシタが形成され、メモリ
セルを構成している。

そしてさらに、各柱状突起5₁,5₂,…の側面には段差７
が形成されており、ここではこの段差７のやや上を境界
とし、これより下は記憶ノードとなるn^-型層３であり、
この下部側面全体にキャパシタ絶縁膜８が形成され、さ
らに溝６内にはキャパシタ電極９が埋込み形成され、MO
Sキャパシタを構成している。n^-型層３は、そのチャネ
ル層４との境界が段差７の位置とほぼ一致するように、
または段差より上になるように設定されている。キャパ
シタ電極９は全メモリセルに共通のプレート電極として
連続的に形成されていて周辺部で電極として取り出され
ている。

また、溝の底部および柱状突起の底部には、酸化シリ
コン層２が存在し素子分離用の絶縁層としておよびα線
によるソフトエラー防止用の絶縁層としての役割を果た
している。

各柱状突起5₁,5₂,…の上部の側面には、ゲート絶縁膜
11を介してゲート電極12（12₁,12₂,…）が形成されてい
る。ゲート電極12とキャパシタ電極９は、溝６内に絶縁
膜10により分離されて縦積みされて埋め込まれた状態に
なる。ゲート電極12は、膜厚約20nmのゲート絶縁膜11を
介して柱状突起5₁,5₂,…の周囲を取囲み、かつマトリッ
クスの一方向に連続的に配設されて、これがワード線と
なる。前記溝６中、ゲート電極12が埋め込まれた残りの
凹部は、絶縁膜13が埋め込まれて平坦化されている。

こうしてキャパシタ電極およびゲート電極が埋込み形
成された基板表面は絶縁膜13で覆われ、その上にモリブ
デンポリサイド膜等によるビット線17（17₁,17₂,…）が
配設されている。各柱状突起5₁,5₂,…の上端面にはMOSF
ETのソースまたはドレインとなるn^-型層31を有し、ビッ
ト線17はこのn^-型層31内に拡散形成されたコンタクト用
のn⁺型層18に対して、コンタクト形成孔のPEP工程を経
ることなく、自己整合的にダイレクト・コンタクトさせ
ている。

また、コンタクトパッドを構成する柱状突起5a,5b…
の上端面にはn^-型層31上に第１の溝形成時の第１のマス
ク21として用いられた酸化シリコン膜と窒化シリコン膜
との複合膜のうち膜厚約10nmの酸化シリコン膜21aと膜
厚約20nmの窒化シリコン膜21bからなる絶縁膜21が残留
せしめられており、この上層に、同一ブロックを構成す
る隣接ビットのワード線に接続されたワード線12が残留
せしめられており、コンタクトパッドＰを構成してい
る。そしてこのコンタクトパッドＰに絶縁膜19に形成さ
れたコンタクトホールｈを介してワード線シャント線20
（20₁,20₂…）が接続されている。

この構造ではこのコンタクトパッドを構成する柱状突
起5a,5b…の上端面のn^-型層31上に残留せしめられた絶
縁膜21の存在により、高電界に対してもゲート破壊を生
じることなく高信頼性を維持することができる。ここ
で、残留せしめた絶縁膜21の膜厚は少なくともMOSFETの
ゲート絶縁膜より厚くし、最低膜厚1000Å以上が必要で
ある。

次に、このDRAMの製造工程について説明する。ここ
で、第２図（ａ）〜（ｈ）は、このDRAMの製造工程を示
す図であり、第１図（ｃ）に対応する断面を示す図であ
る。

まず、ｐ型シリコン基板１上に絶縁膜として例えば膜
厚約8000Å程度のSiO₂膜２、その上に記憶ノードとなる
例えばアンチモン（Sb）の熱拡散による約３μｍ程度の
n^-型層３、MOSFETのチャネル領域となるp^-型層４を順次
積層してなる基板を形成する。

これらの層をもった基板は、例えば第３図に示すよう
な方法で形成される。ここではこの一例として、ウェハ
・張り合せ法を第３図を用いて説明する。

まず、２枚のウェハ（シリコン基板１、1s）を用意
し、そのうちの１枚のp^-型シリコン基板1sに例えばボロ
ン（Ｂ）を５×10¹²cm^-2のドーズ量、100keVの加速電圧
でイオン注入して熱処理することにより基板1sより高濃
度のp^-型層４を形成する。このp^-層はMOSFETのチャネル
領域を形成するためのもので、厚みは６μｍ以上均一な
濃度領域があることが要求される。イオン注入法の代わ
りにエピタキシャル成長によるこのp^-型層を形成しても
良い。この方法でも容易に均一な濃度の膜を厚く形成で
きる。

次に第３図（ｂ）に示すように、さらにこのシリコン
基板1sの任意の領域に例えば１×10¹⁹cm^-3の濃度をもっ
たｎ型不純物層（ｎ型層）３を約３μｍ程度形成する。
これには通常のアンチモン（Sb）等の熱拡散法やヒ素
（As）のイオン注入法を用いることが可能である。

次に通常のH₂＋O₂雰囲気の熱酸化により各シリコン基
板１、1sの表面に厚さ50nmから１μｍ（ここでは例えば
400nm程度）の酸化膜２（2a、2b）を形成する。

この後、このようにして表面に酸化膜２を形成した２
枚のシリコン基板１、1sを第３図（ｃ）に示すように支
持用のシリコン基板１と重ね合わせるが、その際、酸化
膜２どうしを重ね合わせ、ｎ型不純物層が内側になるよ
うにする。このように２枚の基板の表面を重ね合わせる
際、例えばこれらシリコン基板１、1sの間にパルス状の
電圧（±100〜±500V）を加え、例えば10^-1Pa程度に減
圧して接着する。このとき基板は最大800℃程度まで加
熱する。また、この後さらに通常の熱処理（例えば1100
℃、N₂中で30分）を行なっても良い。

このようにして２枚のシリコン基板１、1sを接着した
後、第３図（ｄ）に示すように、シリコン基板1sの側か
ら通常の研磨を行ない薄膜化する。研磨には、通常の物
理的研磨と、エッチング液としてフッ酸、硝酸、酢酸液
の混合液を用いたエッチング法等による化学的研磨とを
組み合わせて行なっても良い。

そして、通常のシリコン基板と同じようにして表面の
鏡面研磨を行ない、第３図（ｅ）に示すように、シリコ
ン基板１上に酸化膜２、ｎ型不純物層３、p^-型層４が順
次積層された積層構造のシリコン基板を得ることができ
る。

本実施例のウェハ張り合せ法を用いる場合、下地の基
板（支持基板）１はp^-型シリコン基板でもn^-型シリコン
基板でもどちらでも良く、特に指定されるものではな
い。

次に、このようにして形成された積層基板上に、まず
第２図（ｅ）に示すごとく、メモリ領域の基板表面全体
にヒ素イオンをイオン注入し（100KeV,4×10¹³cm^-2）、
MOSFETのソースまたはドレインとなるｎ型不純物層（n^-
層）31を形成した後、各メモリセル領域を覆う第１のマ
スク21を通常の写真食刻法により形成する。具体的には
第１のマスク21は、熱酸化による膜厚約10nmのSiO₂膜21
a,CVD法により堆積した耐酸化性膜である膜厚約200nmの
Si₃N₄膜21b,CVD法により堆積した膜厚約600nmのSiO₂膜2
1cの３層から構成する。

そして第２図（ｂ）に示すように、この第１のマスク
をエッチングマスクとして用いて反応性イオンエッチン
グ（RIE）法により、p^-型層４を突抜ける深さに第１の
溝6aを形成し、この溝6aにより複数の柱状突起５が配列
形成された状態を得る。その後、各柱状突起５の側面に
耐酸化性の第２のマスクとなるSi₃N₄膜23を形成する。
より具体的には、CVD法により膜厚約20nmのSiO₂膜22を
堆積してこの上に更にCVD法により約200nmのSi₃N₄膜23
を堆積し、RIE法により全面に対し異方性エッチングを
行なってこれらの堆積膜を柱状突起５の側面にのみ自己
整合して残す。

そして第１および第２のマスクを耐エッチングマスク
として用いて、塩素ガスを含むRIEにより、第１の溝6a
内に更に絶縁層２に達するように深さ約３μｍの第２の
溝6bを形成する。これにより、各柱状突起３の側面に段
差７が形成されることになる。この後エッチング面に所
定の後処理をする（第２図（ｃ））。このとき、n^-型層
３は表面不純物濃度が例えば１×10¹⁹cm^-3程度になる。

その後、熱酸化を行なって柱状突起５の下部側面に約
10nmのキャパシタ絶縁膜８を形成する。このキャパシタ
絶縁膜としては、Si₃N₄膜をCVD法により堆積した後に表
面を酸化し形成したSiO₂膜とSi₃N₄膜の積層膜を用いて
もよいし、Ta₂O₅等の金属酸化物膜や熱窒化膜、或いは
これらの適当な組合わせを用いるようにしてもよい。そ
して溝６内に第１の多結晶シリコン膜からなるキャパシ
タ電極９を埋込み形成する（第２図（ｄ））。具体的に
は、リン・ドープの第１の多結晶シリコン膜を約600nm
堆積し、これを例えばCF₄ガスを含むCDE法によりエッチ
ングして、表面がほぼ段差７の位置になるように埋込
む。この実施例の場合、溝6bの最大幅は約0.6μｍ程度
であるから、約0.3μｍ以上の厚みの多結晶シリコン膜
を堆積すればその表面はほぼ平坦になり、これをCDE法
により全面エッチングすることによって、図示のように
キャパシタ電極９を埋込み形成することができる。ここ
でCDE法を用いるとRIE法の場合に発生するようなイオン
スパッタによる柱状突起コーナー部のエッチングが発生
しないという特徴をもっている。多結晶シリコン膜の堆
積により表面が平坦にならない場合には、フォトレジス
ト等の流動性膜により平坦化して、この流動性膜と多結
晶シリコン膜のエッチング速度がほぼ等しくなる条件で
全面エッチングすることにより、この構造を得ることが
できる。こうして、各柱状突起５の第１のマスク21およ
び第２のマスク23で覆われていない下部側面を利用した
MOSキャパシタが形成される。

次に第２図（ｅ）に示すごとく、例えばO₂＋H₂雰囲気
中でSi₃N₄膜21,23をマスクとして850℃で熱酸化を約15
分行ない、キャパシタ電極９の表面を約80nmの厚いSiO₂
膜10で覆う。ここでは熱酸化膜10を用いてキャパシタ電
極９とMOSFETのゲート電極12との分離を行なったが、CV
D酸化膜を堆積した後、エッチバック法によってCVD酸化
膜をキャパシタ電極９の上部に残置し分離することもで
きる。この場合熱工程に起因するストレスによる結晶欠
陥を抑制し、メモリセルのデータの保持特性を優れたも
のとする上で効果がある。

次に、柱状突起５のMOSFETを形成すべき上部側面を覆
っていた第２のマスクであるSi₃N₄膜23およびその下のS
iO₂膜22を除去し、O₂＋HCl雰囲気中で温度900℃の熱酸
化を約60分行ない、柱状突起５の上部側面にゲート絶縁
膜11を例えば膜厚20nm程度形成する。

そしてこの後、第２図（ｆ）に示すように、リン・ド
ープの第２の多結晶シリコン膜を約250nm堆積し、RIE法
によりエッチングして、各柱状突起５の上部側面にゲー
ト電極12を形成する。ゲート電極12は、マスクなしで各
柱状突起５の周囲全体に自己整合的に残されるが、これ
をブロック毎に接続するとともにコンタクト用の柱状突
起5a,5b…の上面にも残留せしめるようにしてワード線
を構成する必要がある。そのため実際には、そのワード
線方向に沿う溝の領域およびコンタクト用の柱状突起5
a,5b…の領域にフォトレジスト膜24を形成しておく。な
お、柱状突起をワード線方向にこれと直交する方向にお
ける間隔よりも詰めて配列すれば自己整合で接続部が形
成可能であり、ワード線方向に沿う溝の領域のフォトレ
ジスト膜（マスク）は必要なく、コンタクト用の柱状突
起5a,5b…の上面領域にのみフォトレジスト膜24を形成
すればよく、パターン精度が向上する。

その後、フォトレジスト膜24を除去し、ゲート電極12
の表面を熱酸化によるSiO₂膜13で覆い、凹部に例えばBP
SG膜14を埋め込んで基板全体を熱処理により平坦化す
る。SiO₂膜13は、熱酸化でなくCVDによるものであって
もよい。

この後、通常の写真食刻法を用いて、各柱状突起5₂,5
₂′の上表面にビット線コンタクトを開口し、モリブデ
ン膜と多結晶シリコン膜とからなるポリサイド構造のビ
ット線17₁,17₂を形成する（第２図（ｇ））。すなわ
ち、先ず、各柱状突起5₂,5₂′の上表面に露出した基板
表面に膜厚50nmの多結晶シリコン膜17aを堆積した後、
ヒ素を加速電圧60KeV,ドーズ量５×10¹⁵cm^-2程度イオン
注入し、さらに膜厚200nmのモリブデンシリサイド膜17b
を堆積し、通常の写真食刻法によりこれら多結晶シリコ
ン膜17aおよびモリブデンシリサイド膜17bをパターニン
グする。このとき、高濃度にヒ素ドープされた多結晶シ
リコン膜17aからのヒ素拡散によりソース・ドレインを
構成するn^-型層31内にn⁺型層18が形成される。これによ
り、各柱状突起5₂,5₂′の上表面のソース・ドレインを
構成するn^-型層31とビット線17₁,17₂との接触抵抗を低
減することができる。また、このビット線はポリサイド
構造をなしているため、配線自体の電気的抵抗も小さ
い。

次に、第２図（ｈ）に示すごとく、ビット線17の表面
を約50nmだけ酸化した後、全面にBPSG膜19を約800nm堆
積し、熱処理により平坦化した後、通常の写真食刻法に
より、柱状突起5bの上表面のゲート電極12₂にコンタク
ト孔を開孔し、アルミニウム層からなるワード線シャン
ト線20を形成する。

この実施例によるPRAMは次のような特徴を有する。

ワード線を構成するゲート電極がメモリセルアレイ端
部から溝を越えて延設される必要はなく、各ブロック毎
にコンタクト用の柱状突起の上面のコンタクトパッドか
ら取り出されるため、メモリセルアレイ端部における段
差側壁にゲート電極材料が残留し、ショートすることは
なくなり、歩留まりの向上をはかることができる。

さらに、このコンタクトパッドは、溝形成時にマスク
として用いた絶縁膜をそのまま残留せしめ、この上層に
形成されるため、高電界に対してもゲート破壊を生じる
ことはない。

また、各ブロックの端部からワード線の取りだしを行
うのではなく、中央から取り出すようにしており、さら
には各ブロック毎に表面を平坦化した後にアルミニウム
層からなるワード線シャント線20が形成されているた
め、全体としてのワード線抵抗が下がり、動作速度の向
上をはかることができる。

さらには、ゲート電極間のショートを防止するための
エッチング工程も不要となり、工程の簡略化をはかるこ
とができる。

これらの効果に加えて、さらにソフトエラーに関与す
る基板面積を減少によりビット線モードでのソフトエラ
ーを小さくすることができ、メモリセルの微細化と各メ
モリセルが絶縁層により完全に分離されていることによ
りセルモードでのソフトエラーも著しく小さくなる。

また直接張り合わせによる接合ウェハを出発材料と
し、この酸化膜をエッチングストッパとして第１の基板
側から異方性エッチングにより縦横に溝を形成している
ため、極めて容易に高密度でかつ均一な深さの溝を形成
することができる上、従来極めて困難であった分離のた
めの絶縁層の埋め込みが容易にでき、各柱状突起の底面
は全て絶縁膜上にあるように形成される。さらに、この
柱状突起の底面と絶縁膜との界面は極めて接合性が良好
で半導体柱状突起の結晶性も良く素子特性の優れたDRAM
を得ることができる。すなわち、MOSキャパシタとこの
絶縁膜の界面では、通常の熱酸化膜とシリコンとの界面
と同じ程度の界面準位しか発生していない。このため、
十分隣接するMOSキャパシタ間のリークを抑えることが
でき、DRAMの堆積電荷保持特性も良好である。

MOSキャパシタは、柱状突起の下部側面全周を利用し
ているので、比較的大きい蓄積容量を確保することがで
きる。

MOSFETも、柱状突起の上部側面全周を利用しているの
で、チャネル幅を大きくとることができ、大きいチャネ
ル・コンダクタンスを得るためにチャネル長を短くした
り、ゲート絶縁膜を必要以上に薄くすることがなくな
り、ホットエレクトロンによるしきい値変動等の少ない
優れた特性が得られる。

また、柱状突起は途中に段差が形成されて、記憶ノー
ドとなるn^-型層はその段差の高さと同程度或いはこれよ
りチャネル側になるよう形成される。即ち、n^-型層３と
チャネル層４との接合面位置は、段差７あるいはそれよ
り上部に形成される。これは、上部側面に形成されるMO
SFETの特性を良好なものとする上で意味がある。即ち、
記憶ノードとしてのn^-型層３は同時にMOSFETのソースま
たはドレインでもあり、これがもし、段差の高さより低
く形成されると、MOSFETのチャネル領域がこの段差の部
分で曲がることになる。これは、チャネル長が柱状突起
側面の直線距離で決まらず、コーナの存在によりMOSFET
のしきい値電圧が高くなり、ソース、ドレインを入れ替
えたときに、電流特性に非対称性が生じる。実施例のよ
うにn^-型層を少なくとも段差の高さあるいは上まで形成
し、チャネル領域を段差よりも上に形成することによ
り、この様な問題を回避することができる。

また、これによりソース・ドレインの形状を柱状突起
の上と下で対称にすることができ、MOSFET特性を対称に
することができる。

またこの実施例の方法は、第１のマスクを用いて基板
に第１の溝を掘り、更にその第１の溝の側面に第２のマ
スクを形成して第１の溝の底部に絶縁層２に達するまで
底部に第２の溝を掘る、という工程を採用する。これに
よりチップ内で均一な深さの第２の溝を形成でき、n^-型
層の表面積が隣接するメモリとほぼ均一となる。

また、エッチングが絶縁層２とシリコン層との間に選
択性がある条件を選択すれば第２の溝のエッチングは絶
縁層２でストップし、第２の溝のエッチングの余裕度が
著しく向上し製品の歩留りが向上する。

また、溝形成に用いる第１のマスクを最終工程近くま
で残すことによって、ビット線コンタクトの自己整合を
可能とし、これによりメモリセルの微細化を図ることが
できる。

上記実施例では、オープン・ビット線方式の場合を説
明したが、本発明はフォールデッド・ビット線方式のDR
AMにも同様に適用することができる。フォールデッド・
ビット線方式の場合、柱状突起列は例えばビット線配設
方向の一列おきに半ピッチワード線方向にずらして形成
する。

なお、メモリセル部については、チャネル領域は柱状
突起形状により他から孤立した領域となっているため、
メモリセルのMOSFETについては基板電位を与えることは
できない。しかし、周囲をゲート電極でかこまれた特別
形状のMOSFETのためゲート電極のチャネル領域に対する
支配力は非常に強く、このような基板電位がフローティ
ングになっていても十分なカットオフ特性を示すことが
できる。

なお、前記実施例では、コンタクト用の柱状突起5a,5
b…の両側に２ビット分の柱状突起を配設した例につい
て説明したが、第４図に示すように、コンタクト用の柱
状突起5a,5b…の両側に４ビット分の柱状突起を配設す
るようにしてもよい。

また、ビット線材料は、実施例で説明したＷ膜やAl−
Si−Cu膜の他、モリブデンなど他の高融点金属、或いは
高融点金属のシリサイド、またはこれらと多結晶シリコ
ン膜との組合わせ等を用いることができる。

さらにまた、実施例では、絶縁層を基板中に有する基
板層の形成に基板の直接張り合わせの例を示したが、こ
の他の方法、例えばレーザアニール法を用いたSOI技術
を用いて形成しても良い。また必要とあれば柱状突起下
面全面が絶縁層上に位置するようにウェハに格子状に絶
縁層を形成しても良いしまた、隣接ビットのMOSキャパ
シタを分離するための柱状突起の周囲近傍領域にのみ絶
縁層を形成するようにしてもよい。

また本実施例では、MOSキャパシタの一端が基板中の
絶縁層に接触するが、このMOSキャパシタとこの絶縁層
の界面では、通常の熱酸化膜とシリコン界面と同じ程度
の界面準位しか発生していない。このため、十分隣接す
るMOSキャパシタ間のリークを抑えることができ、DRAM
の堆積電荷保持特性を良好にできる。

また上記実施例では張り合せの際両方のシリコン基板
に酸化膜を形成したが一方のみ、例えば基板1_S側のみ酸
化膜を形成してもよい。また、実施例ではMOSFETは柱状
突起の上部側壁に形成されたが、MOSキャパシタを溝の
上部まで埋込み、MOSFETの枠状のゲート電極を柱状突起
の上表面に形成し、ゲート電極の開口を通して上表面に
ソース又はドレイン領域形成のためのイオン注入を行な
いビット線をコンタクトさせ、柱状突起上表面にMOSFET
を形成するようにしてもよい。

その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。

〔発明の効果〕

以上説明してきたように、本発明によれば、ワード線
取り出し用のコンタクトパッドはメモリセルアレイの端
部に配設されるのではなく、各柱状突起のうち、任意の
数のビット毎に特定の柱状突起をワード線取り出し用の
コンタクト用柱状突起とし、その柱状突起の上面に絶縁
層を介して導体層を形成し、これをコンタクトパッドと
するように構成されており、ワード線は、溝の段差を越
えてメモリセルアレイの端部へと延設する必要はなくな
り、端部の柱状突起の側壁でとどめるようにすればよい
ため、端部からワード線の取りだしを行っていた従来の
ように、溝の段差部で、ワード線材料（ゲート電極材
料）が残留しワード線間のショートを発生せしめるよう
なことはなくなり、DRAMの高集積化を可能にするととも
に、信頼性が大幅に向上する。

また、ゲート電極に延設されたコンパクトパッドは、
柱状突起の上面に絶縁層を介して形成されているため、
高電界に対してもゲート破壊を起こす虞もない。

また、段差部に残留するワード線材料（ゲート電極材
料）を除去するための写真食刻工程も不要となり、製造
が容易となる上、メモリセルサイズのさらなる微細化を
はかることができる。

各柱状突起を前記基板中に埋込み形成された絶縁層の
上に形成しているため、ソフトエラー率は大幅に低減さ
れる。

また、本発明の方法によれば、接合ウェハを出発材料
とし、この酸化膜をエッチングストッパとして第１の基
板側から異方性エッチングにより縦横に溝を形成して、
この溝により分離される複数の半導体柱状突起を形成
し、この柱状突起の下部にMOSキャパシタ、上部にMOSFE
Tを形成するようにしているため、容易に高密度でかつ
均一な深さの溝を形成することができる上、各柱状突起
の底面は全て絶縁膜上にあるように形成される。

また本発明によれば、MOSキャパシタは柱状突起の下
部側面全周を利用しているので比較的大きな蓄積容量を
確保することができる。これによりDRAMの特性が向上す
る。

また、MOSキャパシタの蓄積電荷量を決定する大きな
要因である溝の深さもｎ型蓄積ノード層の深さで決ま
り、溝のエッチングのバラツキなどの影響も浮けにくい
構造であるため、製品の歩留りを著しく向上することが
できる。

また本発明によれば、MOSFETも柱状突起の上部側面全
周を利用しているのでチャネル幅を大きくとることがで
き、大きなチャネルコンダクタンスを得ることができ
る。

また本発明によれば、柱状突起上部のMOSFETのソース
およびドレイン領域は柱状突起上端の拡散層と記憶ノー
ドのｎ型層とで構成され対称的な形状をもったソース・
ドレインを形成している。また第１の溝を記憶ノードの
ｎ型層に達する様に形成するため、第１の溝と第２の溝
の間に生じる段差のMOSFET特性に対する影響を避けるこ
とが可能となる。これによりMOSFETの安定した特性を得
ることができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の一実施例のDRAMを示す平面
図、第１図（ｂ）は第１図のＡ−Ａ′断面図、第１図
（ｃ）は第１図のＢ−Ｂ′断面図、第２図（ａ）乃至第
２図（ｈ）はそのDRAMの製造工程を示す断面図、第３図
（ａ）乃至第３図（ｅ）はこの製造工程で用いられる多
層基板を形成するためのウェハ張り合わせ工程を示す
図、第４図は、本発明の他の実施例のDRAMを示す図、第
５図（ａ）および第５図（ｂ）は従来のDRAMの一例を示
す平面図とそのＡ−Ａ′断面図である。１……ｐ型シリコン基板、２……絶縁膜、４……p^-型
層、５（5₁,5₂,…）……メモリセルとなる柱状突起、５
（5a,5b,…）……ワード線コンタクト用のメモリセルと
なる柱状突起、６……溝、７……段差、3,……n^-型層
（記憶ノード）、８……キャパシタ絶縁膜、９……キャ
パシタ電極（第１層多結晶シリコン膜）、10……絶縁
膜、11……ゲート絶縁膜、12（12₁,12₂,…）……ゲート
電極（第２層多結晶シリコン膜）、13……絶縁膜、14…
…絶縁膜、31……n^-型層、18……n⁺型層、17……ビット
線、19……絶縁膜、20……ワード線シャント線、21……
第１のマスク、21₁……SiO₂膜、21₂……Si₃N₄膜、21₃…
…SiO₂膜、22……SiO₂膜、23……Si₃N₄膜（第２のマス
ク）、24……レジスト膜、1s……ｐ型シリコン基板、。

Claims

(57)【特許請求の範囲】

【請求項１】基板上を縦横に走る溝を配設し、この溝に
より分離される複数の半導体柱状突起をマトリックス状
に配列し、任意の柱状突起にMOSキャパシタおよびMOSFE
Tを形成すると共に、前記MOSFETのソースまたはドレイ
ンにビット線を接続した半導体装置において、前記各柱状突起を所定個含む複数のブロックに分け、各ブロック毎の少なくとも１つ以上の柱状突起は、MOSF
ETを構成することなく、ブロック内の前記柱状突起のう
ちメモリセルとなっているもののゲート電極と電気的に
接続するワード線用のコンタクトパッドが形成されるコ
ンタクト用の柱状突起であり、該コンタクト用の柱状突起は、ブロック内の中央近傍に
位置することを特徴とする半導体記憶装置。
【請求項２】前記各柱状突起は、前記基板中に埋込み形
成された絶縁層の上に形成され、該埋め込み形成された
絶縁層は、表面に絶縁層を有する半導体基板の張り合わ
せによって設けられていることを特徴とする請求項
（１）記載の半導体記憶装置。
【請求項３】基板上を縦横に走る溝を配設し、この溝に
より分離される複数の半導体柱状突起をマトリックス状
に配列し、任意の柱状突起にMOSキャパシタおよびMOSFE
Tを形成すると共に、このMOSFETのソースまたはドレイ
ンにビット線を接続した半導体記憶装置の製造方法であ
って、絶縁膜からなるマスクを介して基板表面を、エッチング
し縦横に走る溝を配設し、この溝により分離される複数
の半導体柱状突起を形成する溝形成工程と、各半導体柱状突起にMOSキャパシタおよびMOSFETを形成
する工程と、この柱状突起を所定個含む複数のブロックに分割し、各
ブロック毎に少なくとも１つの柱状突起に対しては、こ
の溝を形成する際に用いた前記マスクを残留せしめると
共に、ゲート電極を柱状突起の側面に自己整合的に形成
する際、この柱状突起上にはマスクを形成しておき、ゲ
ート電極材料を残すようにして、これをワード線コンタ
クトとするように特定の柱状突起上部表面にゲート電極
を残留せしめ、コンタクトを介してメモリセルを構成し
ている柱状突起のゲート電極のうちのいくつかに接続す
る工程と、前記MOSFETのソースまたはドレインにビット線を接続す
る工程とを含むようにしたことを特徴とする半導体記憶
装置の製造方法。