TWI277095B

TWI277095B - Semiconductor memory device with ability to adjust impedance of data output driver

Info

Publication number: TWI277095B
Application number: TW093139935A
Authority: TW
Inventors: Hun-Sam Jung
Original assignee: Hynix Semiconductor Inc
Priority date: 2004-05-10
Filing date: 2004-12-22
Publication date: 2007-03-21
Also published as: US7801696B2; US20050251356A1; TW200537492A; US20050248375A1; US20080030222A1; KR100605590B1; KR20050107964A; CN1707693A; JP4823514B2; JP2005322379A; US7292953B2; CN100568386C

Description

1277095 九、發明說明：【發明所屬之技術領域】本發明係有關於一種半導體記憶體裝置；以及更特別地，係有關於一種能夠調整一資料輸出驅動器之阻抗的半導體記憶體裝置。【先前技術】已持續地改善動態隨機存取記憶體（DRAM)以增加其操作速度。使一內部時鐘信號同步於一外部時鐘信號係用以改善DRAM之操作速度的多種方法中之一種方法。特別地，將以同步於該外部時鐘信號方式所操作之DRAM稱爲同步動態隨機存取記憶體（SDRAM)。該SDRAM在該外部時鐘信號之上升邊緣處實施資料存取操作。亦即，該SDRAM可在該外部時鐘信號之一個週期內實施一次資料存取操作。將在該外部時鐘信號之一個週期內實施一次資料存取操作的SDRAM稱爲單倍資料傳輸（SDR)SDRAM。然而，需要進一步改善該SDR SDRAM，以便使用於高速度系統中。因而，發展出一雙倍資料傳輸（DDR) SDRAM。該 DDR SDRAM可在該外部時鐘信號之上升邊緣及下降邊緣處實施資料存取操作。亦即，該DDR SDRAM可在該外部時鐘信號之一個週期內實施兩次資料存取操作。一雙倍資料傳輸2(DDR2)SDRAM係該DDR SDRAM之更新版本。爲了提高該DDR2 SDRAM之操作速度，一國際電子標準機構（亦即，電子設備工程聯合委員會（Joint Electron 1277095

Device Engineering Council (JEDEC)))已提出新的技術觀點。離線驅動校準控制（off chip driver (OCD) calibration control)係多個所提出觀點中之一。該0CD校準控制表示調整一資料輸出驅動器之阻抗，以便該資料輸出驅動器可具有最佳阻抗。可藉由測量從一外部裝置（例如：一晶片組）流至該資料輸出驅動器之電流或該晶片組與該資料輸出驅動器間之電壓，找到該資料輸出驅動器之適當阻抗。因此，基於上述目的，該DDR2 SDRAM應該具有可調整該資料輸出驅動器之阻抗的能力。第1圖係顯示一晶片組與一傳統DDR SDRAM間之資料介面的方塊圖。第1圖所示之資料介面大致顯示如何實施資料存取操作。如所示，該傳統DDR SDRAM從該晶片組接收複數個命令信號（例如：一晶片選擇互補信號/CS、一寫入致能互補信號/WE、一時鐘信號CLK及一時鐘互補信號/CLK)。該傳統 DDR SDRAM亦接收複數個位址信號A0至A15。此外，該傳統DDR SDRAM經由複數個資料輸出接腳DQ0至DQ15 接收或輸出資料。該傳統DDR SDRAM經由一資料選通輸入接腳DQS接收或輸出一資料選擇信號DQS。該資料選通輸入接腳DQS週期性地改變其邏輯位準，同時實施該資料存取操作。該傳統DDR SDRAM通常使用該資料選通信號DQS，來對齊資料及將已對齊資料傳送至該DDR SDRAM之內部。 1277095 第2圖係顯示一實施JEDEC所提出之OCD校準控制操作 · 的操作程序之流程圖。該操作程序之每一步驟以步驟10-21 0 來標示。主要將該操作程序分成兩個序列，亦即，一用以測量一 i 資料輸出驅動器之阻抗的第一序列及一用以調整該阻抗之 " 第二序列。該資料輸出驅動器包括一上拉驅動器及一下拉驅動器，以及啓動這些驅動器中之一以輸出一資料。亦即，該資料輸出驅動器經由該上拉驅動器輸出一具有高邏輯位準之資 φ 料，以及經由該下拉驅動器輸出一具有低邏輯位準之資料。因此，可藉由測量該上拉驅動器之阻抗或該下拉驅動器之阻抗來測量該資料輸出驅動器之阻抗。在一第一驅動模式DRIVE1中，測量該上拉驅動器之阻抗，以及在一第二驅動模式DRIVE0中，測量該下拉驅動器之阻抗。以下將參考第2圖來描述該0CD校準控制操作之操作順序。

如果一擴展模式暫存器設置（extended mode register set， EMRS)將一驅動模式設定成該第一驅動模式DRIVE1，則如步驟10所示經由所有資料接腳（DQ接腳）輸出之資料信號及該資料選通信號DQS變成一高邏輯位準，以及該資料選通互補信號/DQS變成一低邏輯位準。依據在該EMRS中之一數値組來控制一 DDR SDRAM之各種操作。於此，在該第一驅動模式DRIVE 1中，當該上拉驅動器輸出高邏輯位準之資料時，測量該資料輸出驅動器之阻抗。然後，該晶片組測量該上拉驅動器之阻抗。如步驟1 1及 1277095 1 5所示，如果該上拉驅動器之所測量阻抗對於一目前系統狀態而言爲一最佳値，則將該EMRS設定成爲該OCD校準控制操作之終止。在步驟15之後，再次實施該OCD校準控制操作，亦即，如步驟16所示，將該EMRS設定成爲該第二驅動模式DRIVE0。另一情況，如步驟1 1及1 2所示，如果該上拉驅動器之測量阻抗對於該目前系統狀態並非是最佳値，將該EMRS 設定成爲一調整模式，以便調整該上拉驅動器之測量阻抗。在該調整模式中，參考步驟13及14,藉由解碼一猝發碼 (burst code)以增加或減少該上拉驅動器之輸出阻抗，藉此調整該上拉驅動器之阻抗。於此，該猝發碼係由該晶片組所輸出及將一猝發長度（BL)設定成爲4。在該調整模式中，藉由控制在該上拉驅動器中所包含之導通上拉M0S電晶體的數目來調整該上拉驅動器之輸出阻抗。於此，以並聯方式連接該等上拉M0S電晶體，以及每一上拉M0S電晶體具有相同驅動強度。之後，如步驟14所示，依據該EMRS終止該0CD校準控制操作。然後，再次實施該0CD校準控制操作，亦即，如步驟10所示，將該 EMRS設定成爲該第一驅動模式 DRIVE1 ,以便再次測量該上拉驅動器之阻抗。如果該上拉驅動器之阻抗並非是最佳値，則藉由相同方式（亦即，上述步驟12-1 4)來調整該上拉驅動器之阻抗，直到認定該測量阻抗是最佳値爲止。如果該上述驅動器之阻抗爲最佳値，則如上述步驟16 所述將該驅動模式（亦即，該EMRS中之一數値組）設定成爲 1277095 該第二驅動模式DRIVE0。、在該第二驅動模式DRIVE0中，當該下拉驅動器輸出一低邏輯位準之資料至該晶片組時，測量該資料輸出驅動器之阻抗。 ' 亦即，如步驟17及21所示，該晶片組測量該下拉驅動 · 器之阻抗。如果該下拉驅動器之測量阻抗對於該目前系統狀態而言爲最佳値，則終止該OCD校準控制操作。另一方面，如果該下拉驅動器之測量阻抗對於該目前系統狀態而言並非是最佳値，則如步驟1 8所示該EMRS設定 · 該調整模式，以便調整該下拉驅動器之測量阻抗。然後，依據實施步驟1 9、20、1 6及1 7，直到該下拉驅動器之測量阻抗變成最佳値爲止。如果步驟17之結果爲該下拉驅動器之測量阻抗成爲最佳値，則在步驟2 1中終止該OCD校準控制操作。第3A圖係顯示在實施該OCD校準控制操作時測量該資料輸出驅動器之阻抗的操作之時序圖。

第3B圖係顯示實施該OCD校準控制操作以回應一經由位址接腳A7、A8及A9所輸入之3-位元控制信號的操作之操作表。參考第3A及3B圖，詳細描述用以測量該資料輸出驅動器之輸出阻抗的操作最後，該晶片組輸入該3-位元控制信號至一 DDR2 SDRAM，以便該EMRS設定該驅動模式成爲該第一驅動模式DRIVE1及該第二驅動器模式DRIVE0中之一。於此，如上所述將該3-位元控制信號輸入至該等位址接 1277095 腳A7至A9。將依據該3-位元控制信號之OCD校正控制操 · 作界定於第3圖所示之操作表中。，例如：如果輸入該3 ·位元控制信號成爲1 00或0 1 0，則該 » EMRS設定該驅動模式分別成爲該第一驅動模式或該第二驅動模式。之後，如果輸入該3 -位元控制信號成爲〇〇 1， * 則該EMRS設定該調整模式。此外，如果輸入該3-位元控制信號成爲1 1 1，則將該資料輸出驅動器之阻抗設定成爲一預設阻抗値。在該第一驅動模式DRIVE1中，該資料輸出驅動器經由 · 該上拉驅動器輸出該資料成爲一高邏輯位準，以及測量該上拉驅動器之阻抗。在該第二驅動模式DRIVE0中，該資料輸出驅動器經由該下拉驅動器輸出該資料成爲一低邏輯位準，以及測量該下拉驅動器之阻抗。第3A圖所述之’EMRS·表示設定該EMRS之時序，以及 ·Ν〇Ρ·代表無操作。

第4Α圖係顯示在實施該OCD校正控制操作時調整該資料輸出驅動器之阻抗的操作之時序圖。第4Β圖係顯示依據該猝發碼之OCD校正控制操作的操作表。參考第4Α及4Β圖，詳細描述調整該資料輸出驅動器之阻抗的操作。如果該EMRS設定該調整模式，則該晶片組經由該DQ接腳輸入該4-位元猝發碼至該傳統DDR SDRAM。第4B圖所示之操作表顯示依據該4-位元猝發碼之該調 -10- 1277095 整模式中的操作。如上所述，該調整模式中之操作係藉由導通/關閉在該資料輸出驅動器中所包含之MOS電晶體來實施。例如：如果輸入該猝發碼成爲’1000·，則關閉該下拉驅動器中所包含之已啓動下拉MOS電晶體中之一。如果輸入該猝發碼成爲'100Γ，則使該上拉驅動器中所包含之已啓動上拉MOS電晶體的數目增加1，以及使該下拉驅動器中所包含之已啓動下拉MOS電晶體的數目減少1。在完成該調整模式（亦即，輸入該3 -位元控制信號成爲 W〇(V)之後，結束該OCD校正控制操作。然而，上述OCD校正控制操作係由JEDEC所提出之新的觀念，以及尙未發展出用以實施該OCD校正控制操作之電路。因此，對於DDR2 SDRAM而言，需要能實施該OCD校正控制操作之電子電路。【發明內容】因此，本發明之一目的在於提供一種半導體記憶體裝置，其具有一用以調整一資料輸出驅動器之阻抗的電路。依據本發明之一觀點，提供一種用以實施一 OCD校正控制操作以便調整一資料輸出阻抗之半導體記憶體裝置，其包括：用以解碼一位址信號以產生一 OCD預設控制信號、一 OCD操作信號及複數個資料之裝置；用以接收一複數個位元之資料以產生一 OCD控制碼之裝置；用以接收該OCD控制碼及該OCD操作信號以產生複數個阻抗調整控制信號之裝置；以及用以接收該複數個資料及調整該資料輸出阻抗以回應該複數個阻抗調整控制信號之裝置。 -11- 1277095 從下面較佳實施例之說明並配合所附圖式可明顯了解本發明之上述及其它目的以及特徵。【實施方式】以下’將配合所附圖式來詳細描述依據本發明之一半導體記憶體裝置。第5圖係顯示依據本發明之一半導體記憶體裝置的方塊圖。如所示’該同步半導體記憶體裝置包括一擴展模式暫存器設置（EMRS)解碼器700、一行位址選通（CAS)信號產生器 200、一離線驅動（OCD)控制信號輸入單元300、一資料輸入單元400、一 OCD命令解碼器120、一 OCD控制邏輯單元1 10、一記憶體核心區塊500、一輸出資料控制單元510 及一資料輸出驅動器單元520。該資料輸入單元400在一資料存取操作期間閂鎖及對齊經由一資料輸入/輸出墊輸入之複數個資料，以及該資料輸入單元400在一 OCD校正控制操作期間閂鎖及對齊經由該資料輸入/輸出墊輸入之OCD控制碼。該資料輸出驅動器 520將從該記憶體核心區塊500所傳送之複數個資料輸出至該資料輸入/輸出墊。該OCD命令解碼器120解碼從該資料輸入單元400所輸出之OCD控制碼，以便產生一上拉增加信號pu_inc、一上拉減少信號pu_dec、一下拉增加信號pd_inc及一下拉減少信號 pd_dec 。該OCD控制邏輯單元110依據從該OCD命令解碼器120 所輸出之上拉增加信號pU_inC、上拉減少信號pu_dec、下 -12- 1277095 拉增加信號pd_inc及下拉減少信號pd — dec控制該資料輸巾驅動器520之阻抗。該CAS信號產生器200在資料存取操作期間產生一第— 及一第二CAS信號casp6_rd及casp6_wt，以便將從該資料輸入單元400所輸出之對齊資料傳送至該記憶體核心區塊 5 00，以及在該OCD校正控制操作期間產生一 OCD操作信號ocdp6_adj，以便控制該OCD命令解碼器120。該輸出資料控制單元510將該記憶體核心區塊500所輸出之資料傳送至該資料輸出驅動器520或者在該OCD校正控制操作期間無限制地使該資料輸出驅動器520輸出具有一高邏輯位準及一低邏輯位準中之一的複數個資料。該OCD控制信號輸入單元300經由一 3-位元位址接腳 add<7:9>接收一 OCD控制信號，以便產生一 OCD模式入口信號ocd_adjp。該CAS信號產生器2 00依據該OCD模式進入信號ocd —adjp產生該OCD操作信號ocdp6_adj。該EMRS解碼器700經由該3-位元位址接腳&(1〇1<7:9>接收該 0CD控制信號，以便產生一 0CD預設控制信號 ocd — default、一第一驅動模式信號〇cd_drivel、一第二驅動模式信號〇cd_drive0、一 0CD離開信號ocd_exit及一〇CD 週期信號ocd_adj，以便控制該輸出資料控制單元510、該 0CD控制邏輯單元110及該0CD命令解碼器120。第6圖係顯示該0CD控制信號輸入單元300之示意電路圖。如所示，該0CD控制信號輸入單元300包括複數個反向器及一反及閘。如果經由該3-位元位址&(1(1<7:9>輸入具有 -13- 1277095 ’00厂値之 OCD控制信號，則將該 OCD模式進入信號〇cd_adjp啓動成爲一高邏輯位準，以便實施該OCD校正控制操作。另一方面，在該資料存取操作期間經由該3-位元位址add<7:9>輸入具有除·00Γ之外的其它數位値之〇CD控制信號。第7圖係顯示5圖所示之C AS信號產生器200的方塊圖。如所示，該CAS信號產生器200包括一第一 CAS信號產生器210、一第二CAS信號產生器220及一第三CAS信號產生器230。該第一 CAS信號產生器210藉由該0CD模式進入信號 ocd_adjp來致能及產生一第一步進CAS信號caspwt，以回應一時鐘信號clkp4。該第二CAS信號產生器220藉由延遲該第一步進CAS信號caspwt兩個時鐘週期以產生一第二步進 CAS信號 casp_wt 〇

該第三CAS信號產生器230輸出該第二步進CAS信號 caspwt以作爲該第二CAS信號casp6__wt或該0CD操作信號ocdp6_adj，以回應該0CD週期信號ocd_adj。第8A圖係顯示第7圖所示之第一 CAS信號產生器210 的示意電路圖。如所示，該第一 CAS信號產生器210包括一寫入控制信號輸入單元212，用以啓動一第一節點ND1之輸出信號，以回應複數個寫入命令信號cas4b、we4b、ras4及cs4b; — 〇CD模式進入信號輸入單元211，用以在該OCD校正控制操作期間啓動該第一節點ND1之輸出信號；以及一 CAS信 -14- 1277095 號傳送單元213，用以在啓動該第一節點ND1之輸出信號 · 時依據該時鐘信號clkp4、一附加延遲信’號（additive latency . signal)AL<0:6>及一 CAS 延遲信號（latency signal)CL<0:6> 輸出該第一節點ND1之輸出信號至該第二CAS信號產生器 220，以作爲該第一步進CAS信號caspwt。 · 該CAS信號傳送單元213包括一信號傳送單元213_1、一第一鎖存單元21 3_2、一第一傳送閘213 _3、一第二鎖存單元21 3_4、一第一正反器移位器21 3_5及一第二正反器移位器 213 — 6。 φ 當啓動該第一節點ND1之輸出信號時，該信號傳送單元 213_1傳送該第一節點 ND1之輸出信號至一第二節點 ND2，以回應該時鐘信號clkp4。該第一鎖存單元213__2鎖存由該信號傳送單元213_1傳送至該第二節點ND2之信號。

該第一傳送閘213_3將該第一鎖存單元213_2所鎖存之信號傳送至該第二鎖存單元21 3_4，以回應該時鐘信號 clkp4。然後，該第二鎖存單元213J鎖存由該第一傳送閘 213_3所傳送之信號。該第一正反器移位器21 3_5將該第二鎖存單元21 3_4所鎖存之信號傳送至該第二正反器移位器21 3_6,以回應該附加延遲信號AL<0:6>。該第二正反器移位器213_6將從該第一正反器移位器213_5所接收之信號輸出作爲該第一步進 CAS信號caspwt，以回應該CAS延遲信號CL<0:6>。於此，該附加延遲係輸入一讀取/寫入命令信號之時序與實施該讀取/寫入命令信號之時序間的期間。該C AS延遲係實施該讀取/寫入命令信號之時序與輸出該資料以回應該 -15- 1277095 讀取/寫入命令信號之時序間的期間。同時，該第一 CAS信號產生器210產生該第一步進cAS 信號caspwt，以便可依據該第一步進CAS信號caspwt產生該CAS信號casp6_wt或該OCD操作信號ocdp6-adj。特別地，在產生該第一步進C AS信號caspwt以便產生該OCD 操作信號ocdp6-adj之情況中，該OCD模式進入信號輸入單元211用以控制該第一步進CAS信號caspwt。如果該 OCD模式進入信號 ocd_adjp、一脈衝信號

mregsetp8及一解碼組位址aBA<l>全部爲高邏輯位準時，則該OCD模式進入信號輸入單元211將該第一節點ND1設定成爲一低邏輯位準。因此，該第一 CAS信號產生器210 輸出該第一步進CAS信號caspwt成爲一高邏輯位準。

於此，如果經由該3-位元位址接腳add<7:9>輸入一具有 ’00Γ邏輯値之3-位元控制碼，則啓動該OCD模式進入信號〇cd_adjp。依據該EMRS或一模式暫存器設置（MRS)之値啓動該脈衝信號mregsetp8。爲了該EMRS與該MRS間之區別而使用該解碼組位址信號aBA<l>。在此，該MRS具有相同於該EMRS之結構；然而，藉由MRS所控制之一半導體記憶體裝置的操作係不同於該EMRS者。第8B圖係顯示第7圖所示之第二CAS信號產生器2 20 的示意電路圖。如所示，該第二CAS信號產生器2 20包括一第一步進CAS 信號輸入單元221、一第三鎖存單元222、一第二傳送閘 223、一延遲單元2 24及一第四鎖存單元225。該第一步進CAS信號輸入單元221接收該第一 CAS信號 -16- 1277095 產生器200所輸出之第一步進CAS信號caspwt。該第三鎖存單元222鎖存該第一步進CAS信號輸入單元221之輸出信號，以及該第二傳送閘223傳送該第三鎖存單元222之鎖存信號至該延遲單元224。該延遲單元224延遲該第二傳送閘223之輸出信號一預定延遲時間（亦即，該時鐘信號 clkp4之一個週期）。該第四鎖存單元225鎖存該延遲單元 224之輸出信號，以便輸出鎖存信號以作爲該第二步進C AS 信號 casp —wt。第8C圖係顯示第7圖所示之第三CAS信號產生器230 的示意電路圖。如所示，該第三CAS信號產生器230包括一第二步進C AS 信號輸入單元231、一第一信號輸出單元232及一第二信號輸出單元23 3。該第二步進CAS信號輸入單元231接收該第二步進CAS 信號casp_wt。該第一信號輸出單元232接收該第二步進 CAS信號輸入單元231之輸出信號及該OCD週期信號〇cd_adj，以便在該OCD週期信號〇cd_adj爲高邏輯位準時輸出該第二步進CAS信號輸入單元231之輸出信號以作爲該OCD操作信號ocdp6_adj。同樣地，該第二信號輸出單元23 3接收該第二步進C AS 信號輸入單元231之輸出信號及該OCD週期信號octadj，以便在該OCD週期信號ocd_adj爲低邏輯位準時輸出該第二步進CAS信號輸入單元231之輸出信號以作爲該C AS信號 casp6一wt 〇亦即，在接收該第二步進CAS信號casp__wt之後，該第 -17- 1277095 三CAS信號產生器230依據該OCD週期信號〇cd_adj輸出該OCD操作信號ocdp6jdj或該CAS信號CaSp6_wt。依據該EMRS啓動該OCD週期信號ocd_adj，以及不改變該OCD 週期信號之邏輯位準，直到重置該EMRS爲止。亦即，像該CAS延遲或一碎發長度（burst length, BL)在設定該EMRS 時不會改變其値一樣，當設定該EMRS時，該OCD週期信號ocd_adj保持其邏輯値。

該0CD週期信號ocdjdj係在該0CD校正控制操作期間被啓動，以及如果終止該0CD校正控制操作，則使該0CD φ 週期信號ocd_adj成爲不被啓動。亦即，只在實施該0CD 校正控制操作時，啓動該0CD週期信號〇cd_adj。使該0CD 週期信號ocd_adj在該資料存取操作期間不被啓動。當該0CD週期信號ocd_adj係高邏輯位準時，該第三CAS 信號產生器230啓動該0CD操作信號ocdp6_adj成爲高邏輯脈衝，或者當該0CD週期信號ocd_adj係低邏輯位準時，該第三CAS信號產生器230啓動該CAS信號casp6__wt。

第9圖係顯示在一傳統半導體記憶體裝置中所包含之一 CAS信號產生器的方塊圖。如所示，該C AS信號產生器包括第一至第三C AS信號產生器。因爲該C AS信號產生器係一般所使用且爲熟習該項技藝者所熟知，所以省略該等CAS信號產生器之詳細說明。第10圖係顯示第9圖所示之CAS信號產生器的操作之時序圖。如果輸入一寫入命令信號WT，則在從該寫入命令信號 WT之時序起經過（AL + CL-1)的延遲時間之後，相繼輸入一 -18- 1277095 4-位元資料。然後，在兩個時鐘週期之延遲時間之後，對齊該4-位元資料，以及將該4-位元資料輸入至一記憶體核心區塊。於此，該CAS信號casp6_wt係用以作爲一參考信號，其指示將該對齊4-位元資料輸入至該記憶體核心區塊之時序。此外，當輸入該寫入命令信號WT時，在從該寫入命令信號WT之輸入時序起經過（AL + CL_1)的延遲時間之後，產生該第一步進CAS信號。然後，藉由延遲該第一步進CAS 信號caspwt兩個時鐘週期之延遲時間，以產生該第二步進 CAS信號casp__wt。藉由調整該第二步進CAS信號casp_wt，以產生該CAS信號casp__wt。卜依據本發明之CAS信號產生器200具有第10圖所示之相同時序圖。然而，對於該OCD校正控制操作而言，該CAS 信號產生器200可進一步產生該OCD操作信號0Cdp6_adj。此操作將描述於第13圖中。第11圖係顯示第5圖所示之資料輸入單元400的方塊圖。如所示，該資料輸入單元400包括複數個用以對齊輸入資料之對齊單元。每一對齊單元實施對齊操作，以回應從該資料選通信號DQS所產生之一第一及一第二對齊控制信號dsrp4及dsfp4。輸出該對齊資料，以成爲複數個單位元資料 algn_dinrO、algn_dinrl、algn_dinfO 及 algn_dinfl。第12圖係該資料輸入單元400的操作之時序圖。當在該資料輸入單元400中對齊資料時，同時對齊該〇CD 控制碼。因此，當產生該C AS信號casp6_wt時，同時產生該OCD操作信號ocdp6_adj。 -19- 1277095 第13圖係顯示第7圖所示之CAS信號產生器200的時序圖。如所示，在該資料輸入單元400中對齊該資料時的時序中產生該OCD操作信號〇cdp6_adj。如果啓動該OCD模式進入信號〇cd_adjp，則在（AL + CL-1) 的延遲時間之後，該第一 CAS信號產生器210產生該第一步進CAS信號caspwt。之後，藉由延遲該第一步進CAS信號caspwt兩個時鐘週期之延遲時間，該第二CAS信號產生器220產生該第二步進CAS信號casp_wt。然後，該第三CAS信號產生器230 將該第二步進CAS信號casp_wt輸出成爲該OCD操作信號 ocdp6 jdj，以回應該OCD週期信號ocd_adj。在此，該兩個時鐘週期之延遲時間爲用以使輸入至該資料輸入單元 400之4_位元資料對齊所需之時間。如果產生該OCD操作信號ocdp6_adj，則該OCD命令解碼器120解碼由該資料輸入單元400所對齊之OCD控制碼。結果，該OCD命令解碼器120產生該上拉增加信號 pu_inc、該上拉減少信號pu_dec、該下拉增加信號pd_inc 及該下拉減少信號pd_dec。該OCD控制邏輯單元依據該上拉增加信號pu_inc、該上拉減少信號pu_dec、該下拉增加信號pd_inc及該下拉減少信號pd_dec控制該資料輸出驅動器520之阻抗。第14圖係顯示該0CD控制邏輯單元110、一上拉驅動器 521及一下拉驅動器5 22之方塊圖。於此，該上拉驅動器 521及該下拉驅動器5 22之方塊圖係包含於該資料輸出驅 -20- 1277095 動器520中。如所示，該OCD控制邏輯單元110包括一上拉OCD控制邏輯單元112及一下拉OCD控制邏輯單元114。詳而言之，該上拉OCD控制邏輯單元112包括第一至第四初始-局暫存器（initial-high registers)R0-R3及第一至第四初始-低暫存器（initial_low registers)R4-R7，其分別用以產生第一至第八上拉驅動器阻抗調整信號 drv70u至 drvl40u，以回應該上拉增加信號pu_inc及該上拉減少信號 pu_dec 〇同樣地，該下拉OCD控制邏輯單元114包括4個初始-咼暫存器及 4 個初始-低暫存器（initial-low registers)R4-R7，其分別用以產生第一至第八下拉驅動器阻抗調整信號 di*v70d至 drvl40d，以回應該下拉增加信號 Pd_inc及該下拉減少信號pd_dec。於此，該下拉0CD控制邏輯單元114之結構及操作係相同於該上拉0CD控制邏輯單元112者。因此，省略該下拉0CD控制邏輯單元114之詳細說明。在一初始操作中，該上拉0CD控制邏輯單元112在該第一至第八上拉驅動器阻抗調整信號drv70u至drvl40u間啓動及輸出預定之上拉驅動器阻抗調整信號（例如：該第一至第四上拉驅動器阻抗調整信號drv70u至drvlOOn)，以回應該0CD預設控制信號occLdefault。之後，該上拉0CD 控制邏輯單元112在該第一至第八上拉驅動器阻抗調整信號drv70 u至drvl40u間控制數個已啓動上拉驅動器阻抗調整信號，以回應該上拉增加信號pujnc及該上拉減少信號 -21- 1277095 pu_dec 〇一電力開啓信號pwrup用以作爲該第一至該第四初始-高暫存器R0-R3及該第一至該第四初始-低暫存器R4-R7之一致能信號。一第一開關SW1及一第二開關SW2在該第一初始-高暫存器R0之輸出信號與一電源電壓VDD間做選擇，以及輸出所選擇信號以作爲該第一上拉驅動器阻抗調整信號 drv70u 〇至少應該啓動在該第一至該第八上拉驅動器阻抗調整信號drv70u至di*vl40ii間之第一上拉驅動器阻抗調整信號 di:v70u。因此，該第二開關SW2輸出該電源電壓VDD至該 drv70u，藉此經常啓動該drv70u。第15A圖係顯示該上拉OCD控制邏輯單元112中所包含之第一至第四初始-高暫存器R0-R3中之一的示意電路圖。如所示，該第三初始-高暫存器R2包括一第一致能緩衝器單元151、一第二致能緩衝器單元154、一第一信號輸入單元152、一第二信號輸入單元153、一第一 RS正反器單元155及一第一信號輸出單元156。該第一信號輸入單元152經由一預設輸入端DF接收該處於高邏輯位準之OCD預設控制信號0Cd_defaiilt，以及在緩衝該OCD預設控制信號〇cd_default之後，輸出該OCD預設控制信號occLdefault。該第一信號輸入單元152亦對該上拉增加信號piijnc及一先前初始·高暫存器（在此情況中，亦即爲該第二初始-高暫存器R1)之輸出信號實施一邏輯運算，然後輸出該邏輯運算之結果。 -22- 1277095 該第二信號輸入單元153對該上拉減少f 向信號及下一初始-高暫存器（在此情況中初始-高暫存器R3)之輸出信號實施一反或後輸出該反或閘邏輯運算之結果。該第一 RS正反器單元155接收該第一及單元152及153之輸出信號，以作爲其輸第一 RS正反器單元155係藉由該電力開啓能。該第一信號輸出單元156係藉由該電力來致能及緩衝該第一 RS正反器單元155之輸出該已緩衝信號作爲該第三初始-高暫存號（亦即，該第三上拉驅動器阻抗調整信號該第一及該第二致能緩衝器單元151及該電力開啓信號pwrup傳送至該第一 RS正該第一信號輸出單元156。第15B圖係顯示該上拉OCD控制邏輯單之第一至第四初始-低暫存器中之一的示意如所示，該第三初始-低暫存器R6包括單元161、一第四信號輸入單兀162、一第元163、一第三致能緩衝器單元164及一第 1 65 〇該第三信號輸入單元161對該上拉增加1 先前暫存器（在此情況中，亦即爲該第二初之輸出信號實施一反及閘邏輯運算’然後輯運算之結果。言號pu_dec之反，亦即爲該第四閘邏輯運算，然該第二信號輸入入信號，以及該信號pwrup來致開啓信號pwrup .輸出信號，藉此器R2之輸出信 dru90u) ° 154分別作爲將反器單元155及元1 1 2中所包含電路圖。一第三信號輸入二RS正反器單二信號輸出單元隱號pu_inc及一始-低暫存器R5) 輸出該反及閘邏 -23- 1277095 該第四信號輸入單元162經由該預設輸入端DF接收該 OCD預設控制信號ocd_default，以及在緩衝該OCD預設控制信號 ocd_default之後，輸出該 OCD預設控制信號 ocd__default。該第四信號輸入單元162亦對該上拉減少信號pu_dec之反向信號及下一暫存器之輸出信號實施一反或閘邏輯運算，然後輸出該反或閘邏輯運算之結果。該第二RS正反器單元163係藉由該電力開啓信號pwrup 來致能及接收該第三及該第四信號輸入單元161及162之輸出信號。第二信號輸出單元165係藉由該電力開啓信號pwnip來致能及緩衝該第二RS正反器單元163之輸出信號，藉此輸出該已緩衝信號以作爲該第三初始-低暫存器R6之輸出信號（亦即，第七上拉驅動器阻抗調整信號drvl30u)。第16圖係顯示第5圖所示之OCD命令解碼器120的方塊圖。

如所示，該0CD命令解碼器120包括一 0CD鎖存單元 125、一解碼器122及一 0CD編碼器123。該0CD鎖存單元125鎖存該已對齊0CD控制碼（亦即，該複數個單位元資料 algn_dinrO、algn — dinrl、algn_dinfO 及algn_dinfl)。該解碼器122解碼該OCD鎖存單元125所鎖存之0CD控制碼，以便產生複數個0CD控制信號，以及該解碼器122啓動該複數個0CD控制信號中之一。該0CD 編碼器123依據該複數個0CD控制信號之已啓動信號產生該上拉增加信號pu_inc、該上拉減少信號pii_dec、該下拉增加信號pd_inc及該下拉減少信號pd_dec。 -24- 1277095 第17圖係顯示第16圖所示之OCD命令解碼器120的操作之時序圖。以下參考第5-17圖來描述依據本發明之半導體記憶體裝置的操作。如上所述，該OCD校正控制操作已由JEDEC所提出，以便增加一半導體記憶體裝置之操作速度。爲了調整一資料輸出驅動器之阻抗而實施該0CD校正控制操作，以便該資料輸出驅動器能在一目前系統狀態中具有最佳阻抗。爲了上述目的，應該先測量該資料輸出驅動器之阻抗，然後，在該0CD校正控制操作時，調整該資料輸出驅動器之阻抗，以便該資料輸出驅動器能在一目前系統狀態中具有最佳阻抗。因此，一半導體記憶體裝置應該具有一 0CD 控制碼輸入接腳、一 0CD控制碼輸入單元及一控制單元，以便藉由解碼該0CD控制碼來調整該資料輸出驅動器之阻抗。

然而，如第5圖所示，依據本發明之半導體記憶體裝置沒有包括一特定0CD控制碼輸入單元。取而代之，該半導體記憶體裝置使用該資料輸入單元400作爲該0CD控制碼輸入單元。在該資料存取操作期間，該半導體記億體裝置經由該資料輸入單元400接收資料及傳送該已接收資料至該記憶體核心區塊500。在該0CD校正控制操作期間，將該〇CD控制碼輸入至該資料輸入單元400，以便可解碼該〇CD控制碼，以調整該資料輸出驅動器520之阻抗。 -25- 1277095 特別地，該半導體記憶體裝置使用該CAS信號產生器200 以產生該OCD操作信號0Cdp6_adj。因此，該CAS信號產生器200具有該OCD模式進入信號輸入單元211。在調整該資料輸出驅動器之阻抗以獲得最佳阻抗之後，該資料輸出驅動器520經由一資料輸入/輸出接腳（DQ墊）輸出該資料。同時，因爲該資料輸出驅動器5 20之阻抗對於一目前系統狀態而言係最佳，所以可穩定地以高速度來輸出資料。如上所述，可將該OCD校正控制操作分成兩個序列，亦即一用以測量該資料輸出驅動器520之阻抗的第一序列及一用以調整該阻抗之第二序列。該EMRS解碼器700經由該3-位元位址接腳&(1(1<7:9>解碼該OCD控制信號，以便指示該半導體記憶體裝置係處於一用以實施該OCD校正控制操作之模式。如果輸入至該3-位元位址接腳add<7:9>2 OCD控制信號爲’100’，則該EMRS解碼器700啓動該第一驅動模式信號 ocdjrivel。依據輸入至該3-位元位址接腳add<7:9>2 OCD 控制信號的EMRS解碼器700之操作係顯示於第3B圖中。如果啓動該第一驅動模式ocd_drivel，則該上拉驅動器 521輸出高邏輯位準之資料。同時藉由一晶片組來測量該上拉驅動器521之阻抗。之後，如果經由該3-位元位址接腳add<7:9>輸入該0CD 控制信號成爲’Opr，則該EMRS解碼器700啓動該0CD週期信號〇cd_adj。如果啓動該0CD週期信號ocd_adj，則經由該DQ墊相繼 -26- 1277095 地輸入一 4-位元控制碼。藉由該資料輸入單元400來對齊該4-位元控制碼。然後，該OCD命令解碼器120解碼該已對齊4-位元控制碼，以便產生該上拉增加信號pu_inc、該上拉減少信號 pu_dec、該下拉增加信號 pd_inc及該下拉減少信號 pd_dec。之後，該OCD控制邏輯單元110產生該第一至第八上拉驅動器阻抗調整信號ckv70u及 di:vl40u，以回應該上拉增加信號pu_inc及上拉減少信號pu_dec。之後，依據該第一至第八上拉驅動器阻抗調整信號 drv7 0u及di:vl40u以調整該上拉驅動器521之阻抗。在此，藉由控制在該上拉驅動器521中所包含之全部MOS電晶體中的導通MOS電晶體之數目來調整該上拉驅動器之阻抗。之後，在輸出高位準之資料期間，將該上拉驅動器521 之阻抗設定成爲該已調整阻抗。同時，藉由上述相同方式來實施用以調整該下拉驅動器 5 22之阻抗的操作。如上所述，依據本發明之半導體記憶體裝置解碼該OCD 控制碼，而不需使用額外輸入/輸出接腳及一 OCD控制碼輸入單元。因此，依據本發明之半導體記憶體裝置可實施該 OCD校正控制操作，以最小化用於該OCD校正控制操作之額外電路的尺寸。本申請案包含有關於2 004年5月10日向韓國專利局所提供韓國專利申請案第2004-32845號之標的，在此以提及方式倂入該專利申請案之整個內容。雖然以特定實施例來描述本發明，但是熟習該項技藝者 -27- 1277095 將清楚知道可在不脫離下面所附申請專利範圍所界定之本發明的精神及範圍內實施各種改變及澗飾。【圖式簡單說明】第1圖係顯示一晶片組與一傳統DDR SDRAM間之一資料介面的方塊圖；第2圖係顯示實施JEDEC所提出之一 OCD校正控制操作的一操作程序之流程圖；第3A圖係顯示在實施該OCD校正控制操作時測量該資料輸出驅動器之阻抗的操作之時序圖；第3B係顯示實施該OCD校正控制操作之操作表；第4A圖係顯示在實施該OCD校正控制操作時調整該資料輸出驅動器之阻抗的操作之時序圖；第4B圖係顯示依據一猝發碼之OCD校正控制操.作的操作表；第5圖係顯示依據本發明之一半導體記憶體裝置的方塊圖；

第6圖係顯示一 OCD控制信號輸入單元之示意電路圖；第7圖係顯示第5圖所示之一 CAS信號產生器的方塊圖；第8A圖係顯示第7圖所示之一第一 C AS信號產生器的示意電路圖；第8B圖係顯示第7圖所示之一第二C AS信號產生器的示意電路圖；第8C圖係顯示第7圖所示之一第三CAS信號產生器的示意電路圖。第9圖係顯示在一傳統半導體記憶體裝置中所包含之一 -28- 1277095 傳統 CAS信號產生器的方塊圖；第 1 0圖係顯示第 9圖所示之傳統CAS信號產生器的操作之時序圖；第 1 1圖係顯示第 5圖所示之一資料輸入單元的方 ‘塊 :圖丨；第 1 2圖係顯示第 5圖所示之資料輸入單元的操作之時序圖；第 1 3圖係顯示第 7圖所示之一 CAS信號產生器的時序圖；第 1 4圖係顯τπ： — OCD控制邏輯單元、一上拉驅動器及一下拉驅動器之方塊圖；第 1 5 A圖係顯示- -初始-高暫存器之示意電路圖；第 1 5 B圖係顯示- -初始-低暫存器之示意電路圖；第 1 6圖係顯示第 5圖所ηχ之一* OCD命令解碼器的方塊圖；以、及第 1 7圖係顯示第 16圖所不之一* OCD命令解碼器的操作之時序圖。【主要元件符號說曰J " 110 OCD 控制邏輯單元 112 上拉 OCD控制邏輯單元 114 下拉〇CD控制邏輯單元 120 OCD 命令解碼器 122 解碼器 123 OCD 編碼器 125 OCD 鎖存單元 151 第一致能緩衝器單元 -29- 1277095 152 第一信號輸入單元 153 第二信號輸入單元 154 第二致能緩衝器單元 155 第一 RS正反器單元 156 第一信號輸出單元 161 第三信號輸入單元 162 第四信號輸入單元 163 第二RS正反器單元 164 第三致能緩衝器單元 165 第二信號輸出單元 200 行位址選通（CAS)信號產生器 210 第一 CAS信號產生器 211 OCD模式進入信號輸入單元 212 寫入控制信號輸入單元 213 CAS信號傳送單元 213_ .1 信號傳送單元 213_ .2 第一鎖存單元 213_ „3 第一傳送閘 213, _4 第二鎖存單元 213_ .5 第一正反器移位器 213. _6 第二正反器移位器 220 第二CAS信號產生器 221 第一步進CAS信號輸入單元 222 第三鎖存單元 223 第二傳送閘 -30- 1277095 224 延遲單元 225 第四鎖存 230 第三CAS 231 第二步進 232 第一信號 233 第二信號 300 〇CD控制 400 資料輸入 500 記憶體核 510 輸出資料 520 資料輸出 521 上拉驅動 522 下拉驅動 700 擴展模式 aBA<1> 解碼組位 add<7:9> 3 位元位： AL<0:6> 附加延遲 algn_dinrO 單位元資 algn^dinr 1 單位元資 algn_dinfO 單位元資 algn_dinf 1 單位元資 cas4b 寫入命令 casp6_rd 第一 CAS casp6_wt 第二 CAS caspwt 第一步進單元信號產生器 CAS信號輸入單元輸出單元輸出單元信號輸入單元單元心區塊控制單元驅動器單元器器暫存器設置（EMRS)解碼器址址接腳信號料料料料信號信號信號 CAS信號 %

-31- 1277095 casp_wt 第二 CL<0:6> CAS clkp4 時鐘 c s4b 寫入 DF 預設 DQ 資料 DQS 資料 /DQS 資料 drv70u-drvl40u 上拉 dsfp4 第二 dsrp4 第一 mregsetp8 脈衝 ND1 第一 ocd_adj 0CD oc d_adjp 0CD ocd_defaul t 0CD ocd_driveO 第二 ocd_dri vel 第一 ocd_exit 0CD ocdp6_adj 0CD pd_dec 下拉 pd_inc 下拉 pu_dec 上拉 pu_inc 上拉 p wrup 電力步進CAS信號延遲信號信號命令信號輸入端輸出接腳選通信號選通互補信號驅動器阻抗調整信號對齊控制信號對齊控制信號信號節點週期信號模式進入信號預設控制信號驅動模式信號驅動模式信號離開信號操作信號減少信號增加信號減少信號增加信號開啓信號

-32- 1277095

R0 第一初始-高暫存器 R1 第二初始-高暫存器 R2 第三初始-高暫存器 R3 第四初始-高暫存器 R4 第一初始-低暫存器 R5 第二初始-低暫存器 R6 第三初始-低暫存器 R7 第四初始-低暫存器 r a s 4 寫入命令信號 SW1 第一開關 SW2 第二開關 VDD 電源電壓 we4b 寫入命令信號 WT 寫入命令信號

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Claims

1#(更)正替換貝第9 3 1 3 9 9 3 5號F能夠調整資料輸出驅動器之阻抗的半導體記憶體裝置」專利案 (2006年1 1月修正）十、申請專利範圍： 1· 一種半導體記憶體裝置，用以實施一 OCD校正控制操作，以便調整一資料輸出阻抗，包括：用以解碼一位址信號以產生一 OCD預設控制信號、一〇CD操作信號及複數個資料之裝置；用以接收一複數個位元之資料以產生一〇 C D控制碼的裝置；用以接收該OCD控制碼及該〇CD操作信號以產生複數個阻抗調整控制信號之裝置；以及用以接收該複數個資料及調整該資料輸出阻抗以回應該複數個阻抗調整控制信號之裝置。 2·如申請專利範圍第1項所述之半導體記憶體裝置，其中用以解碼該位址信號之裝置包括：一 EMRS解碼器，用以解碼該位址信號以產生該〇CD預設控制信號、一第一驅動模式信號、一第二驅動模式信號、一 OCD離開信號及一 OCD週期信號。 3·如申請專利範圍第2項所述之半導體記憶體裝置，其中用以解碼該位址信號之裝置進一步包括：一 OCD控制信號輸入單元，用以接收該位址信號以產生一 OCD模式進入信號；以及一 C AS信號產生器，用以將該OCD操作信號輸出至用以接收該OCD控制碼之裝置，以回應該OCD週期信號、 127709 ^7/戍7日修便〗正替換頁該OCD模式進入信號、——列位址選通（RAS)信號、一行位址選通（CAS)信號、一寫入致能信號及一晶片選擇信號。 4 ·如申請專利範圍第3項所述之半導體記憶體裝置，其中該CAS信號產生器包括：一第一 CAS信號產生器，其由該〇CD模式進入信號所致能，以便產生一第一步進CAS信號；一第二CAS信號產生器，用以藉由延遲該第一步進CAS 信號一預定延遲時間以產生一第二步進CAS信號；以及一第三CAS信號產生器，用以輸出該第二步進CAS信號以作爲該OCD操作信號，以回應該OCD模式進入信號。 5 ·如申請專利範圍第4項所述之半導體記憶體裝置，其中該第一 CAS信號產生器包括：一讀取/寫入控制信號輸入單位，用以啓動一第一節點之第一信號；一 0 CD信號輸入單元，用以在該〇CD校正控制操作期間啓動該第一節點之第一信號；以及一 C AS信號傳送單元，用以鎖存該第一節點之第一信號及輸出該第一節點之第一信號以作爲該第一步進CAS 信號，以回應一時鐘信號。 6 ·如申請專利範圍第5項所述之半導體記憶體裝置，其中該CAS信號傳送單元包括：一信號輸入單元，用以在啓動該第一節點之第一信號時，傳送該第一步進C AS信號至一第二節點； 1277095 片/p錄ί更)正智换負一第一鎖存單元，用以鎖存該第二節點之第二信號；一傳送閘，用以傳送該第一鎖存單元所鎖存之第二節點的第二信號，以回應該時鐘信號；一第二鎖存單元，用以鎖存該傳送閘之輸出信號；一第一正反器移位器，用以依據一附加延遲信號移位該第二鎖存單元之輸出信號；以及一第二正反器移位器，用以依據一 CAS延遲信號移位該第一正反器移位器之輸出信號，藉此輸出該第一步進 C A S信號。 7. 如申請專利範圍第4項所述之半導體記憶體裝置，其中該第二CAS信號產生器包括：一信號輸入單冗，用以接收該第一步進CAS信號；一第一鎖存單元，用以鎖存該信號輸入單元之輸出信號；一傳送閘，用以傳送該第一鎖存單元之輸出信號，以回應一時鐘信號；一延遲單元，用以延遲該傳送閘之輸出信號一個時鐘週期；以及一第二鎖存單元，用以輸出該延遲單元之輸出信號以作爲該第二步進CAS信號。 8. 如申請專利範圍第4項所述之半導體記憶體裝置，其中該第三CAS信號產生器包括：一信號輸入單元，用以接收該第二步進CAS信號；一第一信號輸出單元，用以在啓動該OCD週期信號時，輸出該信號輸入單元之輸出信號以作爲該OCD操作信 1277095

一第二信號輸出單元，用以在不啓動該〇CD週期信號時’輸出該信號輸入單元之輸出信號以作爲該CAS信

9 ·如申請專利範圍第8項所述之半導體記憶體裝置，其中接收該複數個位元之資料的裝置在該半導體記憶體裝置處於一 0CD校正控制模式時，產生該用以對齊該複數個位元之資料的0CD控制碼。

1 〇 ·如申請專利範圍第9項所述之半導體記憶體裝置，其中接收該0CD控制碼之裝置包括：一 0CD命令解碼器，用以解碼該〇CD控制碼及該0CD 操作信號，以便產生一上拉增加信號、一上拉減少信號、一下拉增加信號及一下拉減少信號；以及一 0CD控制邏輯單元，用以依據該0CD預設信號、該上拉增加信號、該上拉減少信號、該下拉增加信號及該下拉減少信號產生該複數個阻抗調整控制信號。

1 1.如申請專利範圍第1 〇項所述之半導體記憶體裝置，其中該0CD控制邏輯單元包括：一上拉0CD控制邏輯單元，用以接收該0CD預設控制信號、該上拉增加信號、該上拉減少信號及一電力開啓信號以產生複數個上拉阻抗調整控制信號；以及一下拉0CD控制邏輯單元，用以接收該0CD預設控制信號、該下拉增加信號、該下拉減少信號及一電力開啓信號以產生複數個下拉阻抗調整控制信號，其中該複數個阻抗調整控制信號包括該複數個上拉阻抗調整控制信號及該複數個下拉阻抗調整控制信號。 1277095 12. 如申請專利範圍第11項所述之半導體記憶體裝置，其中該上拉OCD控制邏輯單元包括：複數個初始-高暫存器及複數個初始-低暫存器，用以接收該OCD預設控制信號、該上拉增加信號、該上拉減少信號及一電力開啓信號以產生該複數個上拉阻抗調整控制信號。 13. 如申請專利範圍第12項所述之半導體記憶體裝置，其中每一複數個初始-高暫存器包括：一第一致能緩衝器單元及一第二致能緩衝器單元，用以接收該電力開啓信號；一第一信號輸入單元，用以接收該OCD預設控制信號、該上拉增加信號及一先前初始-高暫存器之輸出信號；一第二信號輸入單元，用以接收該上拉減少信號；一 RS正反器單元，用以接收該第一信號輸入單元及該第二信號輸入單元之輸出信號；以及一信號輸出單元，用以接收該第一 RS正反器單元之輸出信號，以產生該等上拉阻抗調整控制信號中之一。 14. 如申請專利範圍第12項所述之半導體記憶體裝置，其中每一複數個初始-低暫存器包括：一致能緩衝器單元，用以接收該電力開啓信號；一第一信號輸入單元，用以接收該上拉增加信號及一先前初始低-暫存器之輸出信號；一第二信號輸入單元，用以接收該上拉減少信號及該〇CD預設控制信號；一 RS正反器單元，用以接收該第一信號輸入單元及該 1277095 我年//月/^曰修(更〉正替丨第元之輸出信號；以及一信號輸出單元，用以接收該第一 RS正反器單元之輸出信號，以產生該等上拉阻抗調整控制信號中之一。 15. 如申請專利範圍第11項所述之半導體記憶體裝置，其中該上拉OCD控制邏輯單元包括：

複數個初始·高暫存器及複數個初始-低暫存器，用以接收該OCD預設控制信號、該上拉增加信號、該上拉減少信號及一電力開啓信號，以產生該複數個上拉阻抗調整控制信號。 16. 如申請專利範圍第15項所述之半導體記憶體裝置，其中每一複數個初始-高暫存器包括： :一第一致能緩衝器單元及一第二致能緩衝器單元，用以接收該電力開啓信號；一第一信號輸入單元，用以接收該OCD預設控制信號、該上拉增加信號及一先前初始-高暫存器之輸出信號；一第二信號輸入單元，用以接收該上拉減少信號；

~ RS正反器單元，用以接收該第一信號輸入單元及該第二信號輸入單元之輸出信號；以及一信號輸出單元，用以接收該第一 RS正反器單元之輸出信號，以產生該等上拉阻抗調整控制信號中之一。 17·如申請專利範圍第15項所述之半導體記憶體裝置，其中每一複數個初始-低暫存器包括：一致能緩衝器單元，用以接收該電力開啓信號；一第一信號輸入單元，用以接收該上拉增加信號及一先前初始低-暫存器之輸出信號；

一第二信號輸入單元，用以接收該上拉減少信號及該〇CD預設控制信號；一 RS正反器單元，用以接收該第一信號輸入單元及該第二信號輸入單元之輸出信號；以及一信號輸出單元，用以接收該第一 RS正反器單元之輸出信號，以產生該等上拉阻抗調整控制信號中之一。