TWI272773B - Delay locked loop (DLL) using an oscillator and a counter and a clock synchronizing method - Google Patents

Description

1272773 15924pif.doc 九、發明說明： 本申請案主張於2GG4年1月28日向韓國智慧財產局 提出申請之韓國專利申請案第2004_53 i8號的優先權，該 專利申請案所揭露之内容係完整結合於本說明書中。 【發明所屬之技術領域】 本發明是有關於一種半導體積體電路，且特別是有關 於-種使用振盪器和計數器的延遲鎖定迴路(以—Μ ^ Loop，DLL)以及一種時脈同步方法。 【先前技術】 圖1是一種傳統的延遲鎖定迴路(DLL) 1〇〇的方塊 圖。麥見圖1，此DLL 100接收一輸入時脈信號clkjn， 並且產生一與輸入時脈信號cLKJN鎖相的輸出時脈信號 CLK—〇UT。此DLL 100包括一相位檢測器11〇、一延遲控 =态12〇、一延遲線130、以及一延遲複製器140。此輸出 日守脈L號CLK一OUT被用作一種供一系統之内部元件工作 所需之時脈信號。此延遲複製器14〇補償輸出時脈信號 ’ CLK—OUT傳輸所經之預定路徑的延遲。 士此相位檢測器110比較輸入時脈信號Clk一IN和輸出 %脈信號CLK—OUT的相位，以便產生一上升/下降控制信 號UP/DN。此上升/下降控制信號傳輸至延遲控 制态120。此延遲控制器12〇的輸出設定延遲線13〇中欲 被使用之單位延遲元件131、132、133以及134的數量。 此延遲線130具有一種反相器串鏈式結構，其中每兩個反 相器構成一單一的單位延遲元件。此延遲控制器12〇包含 1272773 15924pif.doc 一移位暫存器（shifter register)或計數器，操作以回應上升/ 下降控制信號UP/DN。 雖然這種DLL 100的簡單的數位架構使其易於設計， 但是具有反相器串鏈式結構的延遲線13〇在dll 100中佔 據很大面積並消耗很大功率。而且，這種DLL 1〇〇需要— 分立式責任比校正器（duty cyde c〇rrect〇r)，以便校正輸出 日才脈仏號CLK 一 OUT的責任比(duty cycle)。然而，無論用 ^ 數位電路或者類比電路構成這樣的責任比校正器都是困難 的。所以，很需要一種具有責任比校正器的DLL，而且和 傳統的DLL 100相比，這種DLL應該只需較小的面積並 且只消耗較少的功率。 【發明内容】 本發明提供一種使用振盪器和計數器的延遲鎖定迴路 (Delay Locked Loop，DLL)以及一種使用此DLL的時脈 步方法。 本發明提供的DLL使用一振盪器和一計數器將一輪 警入時脈信號的週期資訊(cycle informati〇n)轉換為數位資 訊，並且以輸入時脈信號為基礎，在經過預定的延遲時^ ，後使用此數位資訊產生輸出時脈信號。每個輸出時脈^ 就均具有50%的責任比(duty cycle)。與具有反相器串鏈式 結構的傳統DLL相比，此種DLL不需要大的面積，也不 消耗大量的功率。此外，此種DLL能在經過各種不同的延 遲週期之後，穩定地產生各個輸出時脈信號，並且不需要 分立式責任比权正為來校正輸出時脈信號的責任比。 7 1272773 15924pif.doc 根〒本發明之—觀點而提供了—種耻 間-數Γ轉換器、—第—週期延遲單元、1 -週 ^ Γ 時脈恢復單元。此咖數位轉換^ = 的週期資，士！T:U此5便產生粗略的週期資訊信號和精細 期，Ϊ弟一週期延遲單元用於回應粗略的週 延遲則第-週期時脈信號以及半週==脈，

延;!元用於:應粗略的週期資訊嶋ΐ週S ° Vju產生比輸入時脈信號延遲T/4的第二调髮日士 / 、 號；此時脈'恢復單元用於回 =斯脈信 產生内部時脈信號並且輸出；:時脈信週柄脈信號， 根據丰發明之另—觀點而提供了 一種耻 包括-0夺間-數位轉換器、一第一延遲單元、_ 。 广广時脈恢復單元。此時間_數位轉換器二：單 ㈣綠刪—個卿)麟 的週期資訊_此ί便產，略的週期資訊信號和精細 期資背於°4Γ弟遲單元用於接收這些粗略的週 信號和一第—週：，=遲二第-延遲時間的第-時脈 略的週期資訊㈣貝號。此第二延遲單元用於接收粗 以便產生;广、第—週期資訊信號和輸人時脈信號， 脈=此信號延遲—第二延遲時間的第二時 才脈恢復早元用於接收第一時脈信號和第二時 8 1272773 15924pif.doc 脈信號 一延遲時間的輸出時脈信號， 乜唬I遲弟 續時間(―)對應於第二延·;^輸出B嫌信號的持 號的-個週期_為— ，號:__資訊;;:產=二:週: „ > W貝號和精細的週期資邙/士 生t輸入時脈信號延遲第二延遲時間的第二週期； 為回應粗略的週期資訊信號以 』貝、」口5虎’產生比輸人時脈信號延遲第 部時脈信號；以及為回應第_和g二週期時雜號:產= «入時脈信號延遲第二延遲時間的輸出時脈信號，= 运些輸！時脈信號的持續時間對應於第二週期時間' 和其他目的 '特徵和優點能更明異頁 =下施例’並配合所附圖式’作詳細說 【實施方式】 ‘2方=據實 _單元21〇、二:=== 週期延遲(DTC—Q)單元23〇以及一時脈恢復單元施。㈧ 9 1272773 15924pif.doc 间J用於砰細地况明此TDC單元21〇。參 接收輸入時脈信號RCLK,並且將與輪二 RCLK之一個週期(one cycle) τ有關的資訊 =數值(vakie)，以便產生粗略的週期資訊信號⑶价办 和=的週期資訊信號FD<0:8>。此TDC單元2 i 〇包括— ，盈=310和一計數器32〇 ;振盪器31〇包含多個單位延 ^件彼計數器320用於計數振盛器31()中最後— 延遲兀件的輸出信號f〇之脈衝。 干饥 ，振|器310可以包含多個單位延遲元件串聯連接， 畔位延遲元件，這些單位延収件的輸 2精=週期資訊信號FD<G:8>。—單—的單位延遲元件 m削眺遲元件，即兩個反相器。因此，缝器 L 2 遲元件。在輸人時脈信號rclk的一個週 ^ =流㈣些單位延遲元件時，此振盪器產生上述各 ί =:找信號胸:8>。輸人時脈信號虹K的-個 信號(圖中未顯示)捕獲以便中斷DLL的操 。计數器320計數第一翻轉信號f〇之脈衝，而f〇則 FD=tr10中最後一個單位延遲元件的輸出信號 RCLK在振盈器31〇的各單位延遲元件中通過了一次 所產生的各輸出信號即為粗略的週期資訊信號 圖4用於說明上述TDC單元21〇的操作。參見圖4, 對輸入WMmRCLK的-個週期而言，振盈器31〇的最 1272773 15924pif.doc 單位延遲元件之輸出信纽缝器训 =:=_〇SC-τ， 3Η)的最後-個2 °弟一翻轉錢f〇是為回應振盪器 生。在㈣元件之輸出信號™<8>而被產 —：〇；, 個週期，輸入時脈信號RCLK的-個的三 元件:欠。在輸，信二〜器 精刚資(即 管.^ ί輸入時脈信號RCLK的週期可按如下方L -=:=二的數值(在= 生精細週期資％俨^FD —相乘的結果再加上為產 遲元件的數ίί；^4：1用/處理輪入時脈信號之延 數值與單位延= 的 =^=Γ(Τ)+8。所得 號RCLK的實際週期。間相乘即可獲得輸入時脈信 回顧圖2，DTC—Η單元22Ω姑丨"丄 ⑶<〇:4>、精細的週期資粗略的週期資訊信號 SYN_CLK，以便產生以/# 〇:8>和内部時脈信號

的半時脈信號SYNB—Η内:t=^Y 期資訊信號FH<〇:8>。内部日士晰〜早几220也產生半週 復單元240產生，下文將:，虎SYN-CLK *時脈恢 的解釋。 T文騎料脈賴單元做更詳細 1272773 15924pif.doc 計數器單元220包括一振盈器510和一 口口 态510接收第一個粗略的週期資 CD<〇>、精細的週期資訊信號FW和内部日 SYN—CLK ’以便產生半週期資訊信號酬= 520回應第二翻轉信號hG以及第二至第五 訊信號CD<1:4〉，而產生半時脈信號 信號h〇 _指示輸入至振^ 51G的信號m 的單錢遲元件巾柄了―:欠。 -在振盟為 振蓋器510包括九個串聯的單位延遲元件。 延遲元件中的每-個都包含兩個延遲元件，所以振盈器 ^ 〇包括? 8個延遲元件。最後—個單位延遲元件的輸出被 雨入到第-個單位延遲元件。振^器51()回應最後一個 位延遲元件的輸出，而產生第：_信號ho。DTC_H單 7L 220根據第-個粗略的週期資訊信號CD<〇>的數值為〇 或者為1來產生半週期資訊信號服0:8>。當第一個粗略 的週期資訊信號⑶<〇4 〇時，所狀的半週織訊信號 FH<0:8>和處理這些信號的延遲元件的數量如表格】所示。 表格1 單元 CD<0>=〇(偶數) JFD<0：8>(T) 0 1 2 3 4 5 6 7 —---- 8 延遲元件的數量 0 2 ----— 4 6 8 10 12 14 ~ 16 FH<〇：8>(T/2) 0 —~~~ 1 2 3 -----— 4 延遲元件的數量 1 —一 3 --- 5 7 -—---- 9 ，^•為！時，所設定 、些信號的延遲元件的 1272773 15924pif.doc 當第-個粗略的週期資 的半週期資訊信號m<o:8>和處 數量如表格2所示。 表格2

圖6說明了 DTCJH單元220的操作。參見圖6，振簠 器510在第七個半週期資訊信號FH<6>為邏輯高時開始工 作，而且在第七個半週期資訊信號^^<6>被第十三個延遲 元件處理之後，也就是經過了延遲時間delayH之後，振盪 13

1272773 15924pif.doc 為510的第一個單位延遲元 出。在振盈器510的一個_ 為振盈器510的輸 的最後-個單位延遲元件之輪出之後，振蘯器训 雖然第二翻轉__ h() I Λ…振盪器510的輸出。 知饴就h0產生了兩個脈衝 略，這是因為第二個脈衝指干屮但弟一個脈衝被忽 之後，輪入列I經過了延遲時間她阳 傻祝入到振盤态51 〇的作辨ρ έ<τ< 個單位延遲元件一次。 )、二k過振盪益510的各 後，Π5Γ接㈣第二轉錢hG㈣二健衝之 _••二因為小第第-二二第五广粗略的週期讀 CD<4:1># f 弟五個粗略的週期資訊信號 请麥 表不為〇〇〇1(麥見圖4)，計數器520從〇〇〇1中 CD<4.1…Ϊ第二到第五個粗略的週期資訊信號 主1 士京為〇時產生半時脈信號SYNB—Η。例如，所產 I、日樣信號SYNB-Η可以是與一下降緣同步的低脈 衝，而且比内部時脈信號SYN一CLK延遲丁/2。 這晨Τ疋輸入日寸脈k號RCLK的週期並且對應於 一 θ ~Τ和8個延遲元件的延遲時間相加所得的數值，也 就疋62個延遲元件的延遲時間。因此，如 τ 2*OSP τ I n句❻

⑽加上（18+8)個延遲元件的延遲時間，則丁/2笼 1 *Ο^Γ τ I , 〜加上個延遲元件的延遲時間，也就是31個延 遲兀件的延遲時間。這一點與DTC一Η單元220的操作相 似。 ” 圖7詳細地說明了圖2中的DTC 一 Q單元230。參見圖 DTC〜Q單元230接收第二至第五個粗略的週期資訊信 14 1272773 15924pif.doc 號CD<1:4>、半週期資訊信號fh<〇:8>以及輸入時脈信號 RCLK，以便產生比輸入時脈信號RCLK延遲τ/4的 時脈信號SYNB一Q。而且，DTC〜Q單元23〇也產生1/4週 期資訊信號FQ<0:8>。

DTC一Q單元230包括一振盪器71〇和一計數器72〇 ; 振^器710接收第二個粗略的週期資訊信號CD<1>、半週 期貝則g唬FH<0:8>以及輸入時脈信號RCLK，以便產生 1/4週期資訊信號FQ<〇:8>;計數器72〇回應第三翻轉信號 q〇以及第三、第四和第五個粗略的週期f訊信號心冰 ^生1/4日夺脈信號SYNB-Q。此第三翻轉錢q〇用於指示 ㈣信號已經她710的各個延遲元 單位2 &71G包括串聯連接的九個單錢遲元件。每個 件’所痛謂共包 個延遲元件遲元件的輸出被輸入到第-出，而產個單位延遲71件的輸 個粗略; 1/4月貝吕唬。〇<1>的數值為〇或者 1/4週期資訊信號FQ<0:8>。當第1袓略二為_末產生 咖為〇時，所設定的信號 理這些信⑽㈣的她叫處 1272773 15924pif.doc 表格3 1/4週期延遲單元 —— CD<l>=〇(偶數） FH<0:8>(T) 0 1 2 3 4 5 6 7 8 延遲元件的數量 0 2 4 6 8 10 12 14 16 FQ<0:8>(T/2) —·—^ 0 1 2 3 4 延遲元件的數量 1 3 5 7 9

當第二個粗略的週期資訊信號〇〇<1>為1時，所設定 的1/4週期資訊信?虎FQ<0:8>和處理這些信號的延遲元件 的數量如表格4所示。 表格4 1/4週期延遲單i cD<1>=1(奇數) FH<0:8>(T) 0 1 2 3 4 5 6 7 8 延遲元件的數量 0 2 4 6 8 10 12 14 16 FQ<0:8>(T/2) 4 5 —------ 6 7 8 延遲元件的數量 9 11 13 15 17 在振盪器710中處理信號的延遲元件的數量與圖3、 圖4、圖5和圖6中所示的TDC單元21〇和dtc 220的操作有關；此數量在第- - ^ R 弟—個粗略的週期資訊信號 CD<1>的數值為1且弟八個半 為1時被設定為丨5。換t之貝訊信號FH<7>的數值 220中，當第一粗略的週期資訊信 半週期延遲(DTC-H)單元 號〇〇<0>的數值為1且 I2727734pifdoc 第七個半週期資訊信號FH<6>的數值也為l時，振盈器71〇 的延遲元件的數量是振盪器510的延遲元件的數量之半， 即18+13=31，約為30。因此，第八個i/4週期資訊信號 卩卩<7>被設定為一邏輯高位準，而且振盪器71〇的延遲元 件的數量則根據表格4被設定為15。

如圖8所示，15個延遲元件具有一時間延遲ddayQ， 這個時間延遲delayQ指的是從振盪器71〇開始工作直到振 盪710產生苐一個輸出&號。因此，第八個"A週期資 號？(^<7>被產生為一邏輯高位準信號。 、 圖8說明了 DTC—q單元23〇的操作。參見圖8，各第 ，1/4週期資訊信號FQ<7>為邏輯高時，振盪器7“ ^且在第十五個延遲元件處理了第人個1/4週期 號’7>之後’也就是經過了時間延遲心㈣q之 盪哭^器Μ的第—個單位延遲元件的輪出信號成為振 os: τ ,的輸出/Γ虎。經過了振盪器710白勺-個週期 作號成二後a振盪為710的最後-個單位延遲元件的輸出 :三1振盈請的輸出信號。計數器72〇在所接收的 為_ 士 五個粗略的週期資訊信號CD<2:4>的數值 信泸，回應振盛器71G的第—個單位延遲元件的輸出 為==== 脈信號SYNB q可以3盘生。例如，所產生的1/4時 輸入時脈信號腹：遲：下降緣㈣ 在這裏，T等於62 個延遲元件的延遲時間，τ/2等於 1272773 15924pif.doc 31個延遲元件的延遲時間，τ/4等於ι5個延遲元件的延遲 時間。這一點與DTC一Q單元230的操作相似。 回顧圖2並參見圖9，時脈恢復單元240根據來自 DTC 一Η單元220的半週期資訊信號synb_H和來自 DTC—Q單元230的1/4週期資訊信號SYNB—Q，產生内部 時脈信號SYN一CLK。此内部時脈信號syn__cLK的上升 緣與1/4週期資訊信號SYNB一Q的下降緣同步，而且此内 φ 部時脈信號SYN—CLK的下降緣與半週期資訊信號 SYNB一Η的下降緣同步。也就是說，當内部時脈信號 SYN一CLK變成高位準信號時，比輸入時脈信號RCLK延 遲了 T/4，而在變成低位準信號時，比其高位準信號延遲 了 T/2。 這個内部時脈信號SYN一CLK被產生作為DLL的輸出 信號DLL_CLK和DLL—CLKB，其責任比均為5〇%。具有 互補性質的DLL輸出信號DLL一CLKB是DLL輸出信號 DLL一CLK的反相（inversion)。因此，本發明之較佳實施例 Γ) 所述的DLL可產生比輸入時脈信號RCLK延遲τ/4的輸出 k號DLL一CLK和DLL—CLKB。雖然本發明已經被說明可 產生比輸入時脈信號RCLK延遲T/4的輸出作號 DLL—CLK和DLL一CLKB ,但不言而喻，對熟習此技藝 而言，所能實現的延遲時間則不限於T/4。 β 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精$ 和範圍内，當可作些許之更動與潤飾，因此本發明之 1272773 15924pif.doc 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1是一種傳統的延遲鎖定迴路(DLL)的方塊圖。 圖2是根據本發明較佳實施例所繪之DLL的方塊圖。 圖3用於說明圖2中的TDC單元。 圖4是用於解釋圖3中的TDC單元之操作的時序圖。 圖5用於說明圖2中的DTC—Η單元。

f) 圖6是用於解釋圖5中的DTC_H單元之操作的時序 圖。 圖7用於說明圖2中的DTC—Q單元。 圖8是用於解釋圖7中的DTC_Q單元之操作的時序 圖。 圖9是用於解釋圖2中的DLL之操作的時序圖。 【主要元件符號說明】 100 :延遲鎖定迴路(DLL) 110 :相位檢測器 120 ··延遲控制器 130 :延遲線 131〜134 ··單位延遲元件 140 :延遲複製器 210 :時間-數位轉換器(TDC)單元 220 :半週期延遲(DTC—H)單元 230 : 1/4週期延遲(DTC—Q)單元 240 :時脈恢復單元 19 1272773 15924pif.doc 310、510、710 :振盪器 320、520、720 :計數器 CLK_IN :輸入時脈信號 CLK—OUT :輸出時脈信號 UP/DN :上升/下降控制信號 RCLK :輸入時脈信號 CD<0:4>、CD<1:4>、CD<4:0>、CD<1>、CD<2:4>、

CD<4:2> :粗略的週期資訊信號 FD<0:8>、FD<0>、FD<1>、FD<4> :精細的週期資訊 信號 FH<0:8〉、FH<6> :半週期資訊信號 FQ<0:8>、FQ<7> : 1/4週期資訊信號 SYNBJH :半時脈信號 SYNB_Q : 1/4時脈信號 SYN_CLK ··内部時脈信號 DLL—CLK、DLL_CLKB : DLL 輸出信號 f0 :第一翻轉信號 h0 :第二翻轉信號 q0 :第三翻轉信號 〇SC_T :振盪器的週期 delay Η、delay Q ··延遲時間 T :週期 T/2 : 1/2 週期 T/4 ·· 1/4 週 20

Claims (1)

1272773 15924pif.doc 十、申請專利範圍： L一士種延遲鎖定迫路(delay locked loop，DLL)，包括. 沪，用以產决相畝认虎的一週期（t)轉換為—數位信 ，u 一第—_、週期資姉號和精細的週崎訊信號； 期資訊信號和精細用r 的—弟—週_脈信號以及半週期資訊信# ; 期資訊信;元用於回應上述粗略的週 τ/4"二週期時脈信號延遲 期時脈信號於回應上述第-和第二週 2如申过直^ #U以及輪出時脈信號。 的日㈣^^^1 _之_定迴路，其中 期，用於接收輸入時脈信號的一個週 一產生^細的週期資訊信號；以及 汁數态，此計數器用於對振盪哭#巾 以產生粗略的週歸訊信號。n輸出的脈衝計數， 的振專利_7項所述之延遲鎖定迴路，其中 到第:=ί::串其中的輪入時脈信號被輸入 到上述之計數器和第-個延遲元^遲兀件的輪出被輸入 21 1272773 15924pif.doc 遮之延 心贺路，其中 的振盪器包括 到第::ίί ::串後=時脈信號被輸入 到上述之計數器和第一個延遲元:延輪出被輸入 貧訊信號和處理這些信號的該些 2㈧週期 =:的週期資訊信號的最低位二：= 的振====延_迴路，其中 -如申請專利範圍 的時脈恢復單元所產生的輸 幹〇路，其中 遲％，而且其責任比(dutycycle^=b輸入㈣信號延 11·一種延遲鎖定迴路，包括·· 卞、，⑽數位轉換$，此轉換器用於接收—發入士 就’亚且將此輸入時脈信號的一週 脈信 訊信號第;：元:此單元用於接收粗略的週期資 比，脈信號延遲—第一延遲時間的產生 一弟一週期資訊信號； 才脈传號和 訊信號元用，接收粗略的_ 貝吕唬和輸入時脈信號，以便產生比 23 1272773 15924pif.d〇c 刖B寸脈信號延遲一第二延遲 及 邊抑間的一第二時脈信號；以 —時脈恢復單元，此 號’以便產生比内部時:：接收第-和第二時脈信 遲時間的輸出時脈信號，二，入時脈信號延遲第—延 間對應於第二延遲時間\ &些輸出時脈信號的持續時 一振盪器，其中該振 器用，m入時脈信號的：二夕個延遲元件，此振還 期資訊信號和一第_翻轉作、’以便產生精細的週 該些延遲元件輸出；以’此精細的週期資訊信號從 计數态，此計數器用於 數，以便產生粗略的週期資訊传、一轉信號的脈衝計 13·如申請專利範圍帛11工頁戶^、水、， 中的第一週期延遲單元包括·、处之延遲鎖定迴路，其 一振盪器，其中該枳 器用於接收内部時脈信號'，含多個延遲元件’此振盪 和精細的週期資訊信號'^回應粗略的週期資訊信號 轉信號；以及 半週期資訊信號和一第二翻 一計數器，此計翁π 資訊信號，產生第應第二翻轉信號和粗略的週期 酬請專 中的振盪器根據粗略的項延遲鎖定迴路’其 功貝汛“唬的敢低位元(LSB)之 24 1272773 15924pif.doc 數值，設定半週期資訊信號及處理這些信號的該些延遲元 件之數量。 15. 如申請專利範圍第11項所述之延遲鎖定迴路，其 中的第二週期延遲單元包括： 一振盪器，其中該振盪器包含多個延遲元件，此振盪 器用於接收輸入時脈信號，並且回應粗略的週期資訊信號 和半週期資訊信號，產生1/4週期資訊信號和一第三翻轉 信號；以及 一計數器，此計數器回應第三翻轉信號和1/4週期資 訊信號，產生第二週期時脈信號。 16. 如申請專利範圍第15項所述之延遲鎖定迴路，其 中的振盪器根據粗略的週期資訊信號的最低位元減一 (LSB-1)<數值，設定1/4週期資訊信號及處理這些信號的 該些延遲元件之數量。 17. 如申請專利範圍第11項所述之延遲鎖定迴路，其 中的第一延遲時間為T/2而且第二延遲時間為T/4。 18. —種時脈同步方法，包括： 接收一輸入時脈信號，並且將此時脈信號的一週期(T) 轉換為一數位信號，以便產生粗略的週期資訊信號和精細 的週期資訊信號； 回應粗略的週期資訊信號和精細的週期資訊信號，產 生比一内部時脈信號延遲一第一延遲時間的一第一週期時 脈信號和半週期資訊信號； 回應粗略的週期資訊信號和精細的週期資訊信號，產 25 I2727H 生口比輸入日守脈仏號延遲一第二延遲時間的一第二週期時脈 信號； 回應粗略的職資_號和核«減號，產生比 輸入時脈信號延遲第—延遲時間的内部時脈信號；以及 回應第一和第二週期時脈信號，產生比輸入時脈信妒 ”、弟L遲k間的輸出時脈信號，而且這些輸出時脈 號的持續時騎應於第二週期時間。 B 申明專利範圍第18項所述之時脈同步方法，苴 白、弟延遲時間為Τ/2而且第二延遲時間為τ/4。 20·如申請專利範圍第18項所述之時脈同步方法，复 輪人時脈錢並轉換此輸人時脈信號的—週 包括：粗略的週期資訊信號和精細的週期資訊信號之步驟 經由包含多個延遲元件的一振盪哭 號的一個调！日、m且 收此輸入時脈信 脖㈣Ϊ 的週期資訊信號和—第—翻 。U文為该些延遲元件之輸出；以及 " 袓略^對第—翻触號之_計數的—計數器，以產峰 袓略的週期:#訊信號。 Μ產生 21如申請專利範圍$ 18項所述之時 ==的週期資訊信號和精細的週期資訊‘ 半週：：信號延遲第一延遲時間的第-週期時脈 千迥期育訊信號之步驟包括： 虎和 、^由包含多個延遲元件的—振還器接 咸’產生半週期資訊信號作為該此 1叫脈信 ―之遲凡件之輪出，並且 26 4pif.doc ^應,略的週期資訊信號和精 弟二翻轉信號；以及 々週期貧訊信號，產生一 ―、使用對第二翻轉信號之 —週期時脈传轳冲數的一計數器， 2 二應粗略的週期資訊信號。 甲叫專利乾圍第21頊所 中的振盪器根據粗略M 二、处之日寸脈同步方法，其 數值，設定半迥期次貝吼信號的最低位元(LSB)之 件之數量週期^信號和處理這些信號的該些延遲元 中回述之時脈㈣法，其 步驟包括： 遲守間的第—週期時脈信號之 經由包含多個延遲元件的—振盪 ;，並且回應粗略的週期資訊信號和半週期資=脈信 生1/4週期！訊信號和一第三翻轉信號；以及心虎，產 使用對第二翻轉信料數的—計數器 時脈信號以回應m週期資訊信號。 生弟-週期 24·^申5青專利範圍第23項所述之時脈同步方 中的振A器根據粗略的週期f訊信號的最低位元^ (LSB-1)之數值’設定1/4週崎訊信號及處 ’: 該些延遲元件之數量。 二匕琥的 27