TWI270983B - Biased, triple-well fully depleted SOI structure, and various methods of making and operating same - Google Patents
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Description
1270983 五、發明說明(2) 上矽層裝置上所獲得之相當 體上石夕層裝置内之埋藏氧化層】;::電容有μ。在絕緣 體矽基板分開,因此減少二、動電晶體區域與該塊 钱a面雷交 弟1圖描繪製作在說明的咆 明的電晶體1 〇之例子。如同於 > 體上矽層基板11上之說 石夕層基板11係由塊體基板11A二圖又所顯*,該絕緣體上 層nc所構成,而該電晶體1〇係=氣?層iiB、以及主動 極1 6、側壁間隔1 9、汲極區域、】3極絕緣層1 4、閘極電 複數個溝槽隔離區域丨7形二二UA及源極區域1 8B所構成。 描繪形成於絕緣材料2丨之膜_為主動層11 C内。第1圖中亦 該導電接觸窗2 0提供電性連€内之複數個導電接觸窗2 0。 1 8B。如同所架構的,^曰接於該汲極及源極區域1 8A、
極絕緣層14下方並且^義在該通道區域12閑 通常摻雜有適當的摻雜 二1 1 C内之,該塊體基板1 1 A 體(NM0S)裝置之哪I —,’意即諸如用於N型金氧半導 如用於P型金氧半導體3 一氟化硼之P—型摻雜物,或者諸 物。通t,該塊體基板J:8)目裝£之砷或磷之N-型摻雜 i〇ns/cm之階數的水準 :有摻雜濃度在約1 0 15 構成,並且該埋藏氧化展藏氧化層116可由二氧化矽所 (20〇〇至3 0 0 0人),91^之洙度可為約2 0 0至36 011111
成,並且該主動層C層nc則可由摻雜的石夕所構 )。 之冰度可為約5至30 nm ( 50至3 0 0A 製作於絕緣體上石夕s # α ^ 塊體石夕基板内之電晶=板内之電晶體提供超越製;於 知之數個效能上的優點,例如,製作
1270983 五、發明說明(3) 於絕緣體上矽層基板内之互補式金氧半導體 complementary-metal-oxide-semi conductor,CMOS) 裝置較不易於使習知為閃鎖(latch-up)之電容耦合失 效。此外,製作於絕緣體上矽層基板内之電晶體通常具有 大的驅動電流及南的跨導(transconductance)值。而 且,當與相同尺寸所製作之塊體電晶體比較起來,該次微 米絕緣體上矽層電晶體對於短通道效應已經因改善得以避 免。 雖然絕緣體上石夕層裝置提供超越相同尺寸之塊體矽裝 置之效能上的優點,絕緣體上矽層裝置具有一般所有薄膜 電晶體之某些效能上的問題。例如,絕緣體上矽層電晶體 之主動裝置係製作於該薄膜型的主動層1丨(^内,對於較小 的尺寸之薄膜電晶體而言尺寸縮減需要將該主動層n 深度細減。然而’當該主動層1丨c之深度縮減時,該主動 層1 1 C之電阻相對地增加,因為在導電體内之電晶體裝置 之製作具有高的電阻而將減少該電晶體丨〇之驅動電流,因 此XI對於電晶體效能具有負面的衝擊。再者,當絕緣體上 矽層I置之主動層11 C之深度持續縮減時,在該裝置之臨 界電壓(V τ)上將產生變化,簡短地說,當該主動層n 深度縮減時,該裝置之臨界電壓變得不穩定。因此,很難 將此類不穩定的裝置應用在例如微處理器、記憶體裝置、 邏輯裝置等等現代積體電路裝置中。 此外’關閉狀態漏電流在積體電路設計中總是考量之 重點,除此之外,此類電流亦易增加功率消耗,而此類增
92290.ptd 第9頁 1270983 五、發明說明(4) 加的功率消耗在許多使用積體電路(例如可攜式電腦)之現 代可攜式消費裝置上是特別不想要的。近來,當裝置尺寸 於完全空乏絕緣體上矽層結構中持續減少時,可能產生增 加的短通道效應。意即,在此類完全空乏裝置中,至少某 些該汲極1 8A之電場場線透過該相當深(2 0 0至3 6 0nm)的 埋藏氧化層1 1 B而傾向與該電晶體1 0之通道區域1 2搞合。 在某些例子中,實際上該汲極1 8A之電場可開啟該電晶體 1 0。理論上,此類問題可以藉由縮減該埋藏氧化層1 1 B之 深度及/或增加該塊體基板1 1 A之摻雜濃度而減少。然而, 若採取此種機制將傾向增加在該汲極及源極區域1 8 A、1 8 B 與該塊體基板1 1 A之間之接合面電容,因而抹殺了絕緣體 上矽層技術之其中一項主要的優點,意即減少此類接合面 電容。 本發明係關於可以解決或者至少減少某些或所有前文 提出的問題之裝置及其製法。 [發明内容] 本發明一般係關於偏置型三重井完全空乏絕緣體上矽 層結構及其製法。在一個說明的實施例中,該裝置包括形 成於絕緣體上矽層基板上方之電晶體,該絕緣體上矽層基 板係由塊體基板、埋藏絕緣層及主動層所構成,該塊體基 板經由摻雜而具有第一類型摻雜材料,而於該塊體基板内 係形成第一井,該第一井經由摻雜而具有與該第一類型摻 雜材料相反類型之第二類型摻雜材料。該裝置更包括形成 於該塊體基板中之第一井内之第二井(該第二井經由摻雜
92290.ptd 第10頁 ιζ/vyQj 五、發明說明(5)
而具有與該第_類—-- 成於該第二井上 ^ 4參雜材料相同 :井之電性接觸窗=於該主動層κ以雜材料),形 個實施例中,該 用於該第二井恭私用於该第一 '/5 iS /'Tk ^ j+ 電晶體更勹it —电性接觸窗。在另一 源極人及極井形 更包括複數個源極/¾ h r· 1 下方之第二井内紙於塊體基板中且在备彻枝^及極區域並且 料相同的類型之.該源極/沒極井伟盘$ f源極/沒極區域 -類型摻雜;但是 Λ > 頰型摻雜从U 雄/辰度水準係小於 “在-個說明的實?隹材料之摻雜濃度水準。
電晶體之;;主動層所構成之Π::種在由塊體基板、 材料,該方法包兒組基板經由摻雜而且 4.s ^ :成 子植入製#,該J 4使用第二類型的摻雜:;:類, =之捧雜材料,第-類型的摻雜:;之; ^,使用相同於第—塊體基板内部形成第—^員 井區域,而該•曰,以在該塊體基板中第:Ϊ 執行 内;對該第ί:晶體係形成於該第井内形成第二
接觸窗。在另,成導電接觸窗以及對·^而^遠主動層 、Ή L 個實施例中,兮=亥第二井形成導電 料相:;ί且其中該方法更包u i i括複數個源極/ 俨美;^ 1、之摻雜材料執行第二離;=第一類型摻雜材 :=複數個源極/汲極區域―中:二入製程’以在該塊 …源極/沒極區域下方產生極/沒極區域中 柽人及極并,該源極/沒
1270983 五、發明說明(6) 極井具有該第一類型摻雜材料之摻雜濃度水準,該摻雜濃 度水準係小於在該第二井中之該第一類型摻雜材料之摻雜 濃度水準。 雖然本發明容許各種修正及替代形式,但是該發明之 特定的實施例已經藉由在該圖式中之例子所顯示並且於此 詳細描述。然而,需要暸解的是於此特定實施例之描述並 非意在限定本發明於所揭露之該特定的形式,相反地,是 意在涵括落由附加的申請專利範圍所定義之本發明之精神 及範疇之内之所有的修改、等效及替代。 本發明可以藉由參考下列說明並結合伴隨的圖式而瞭 解,其中相同的元件符號代表相同的裝置: [實施方式] 本發明之用作說明的實施例將於下文中說明。為了說 明明確之目的,並非所有實際實現之特徵皆描述於此說明 書中。當然將會瞭解的是在任何此類實際實施例之發展 中,各種特定實現的決定必須做到以達到該開發者的特定 目標,諸如與系統相關及商業相關的限制之相容性,該限 制將隨著不同的實施例而做改變。再者,將會瞭解的是此 類發展的努力可能是複雜並且耗時的,但是儘管如此對於 一般熟習此項技藝之人士在取得此揭露之優點後將是一項 例行性的任務。 本發明今將參考該附加的圖式而做描述。雖然半導體 裝置之各種區域及結構已具有非常精確、明確的配置及輪 廓而描繪於該圖式中,熟習此項技藝之人士將認知到事實
92290.ptd 第12頁 1270983
五、發明說明(7) 上這些區域 石雀。此外, 起來,描纷 尺寸可能過 括在内以描 字詞及片語 技藝之人士 乙術語或片 t常及平常 该術*吾或片 義,意即並 將明確地以 明白提供對 一般來 體上石夕層結 及結構並非如同於 金制^ ^ 5亥圖式中所呈現的一般精 吳製作於裝置上 > 抓& 於 上之那些特徵或區域之尺寸比較 於^ I ^中之各種特徵及摻雜的區域之相對的 冲这如或纟侣小。儘管如此,該附加的圖式將含 ^ ]釋本發明之說明例子中。於此所使用之 經由瞭解並且解釋為具有符合由熟習此項 任卩些字詞及片語所瞭解之意義。未特別定義 m i即不同於由熟習此項技藝之人士所暸解之 2思義之定義)是意味著於此前後一致地使用 "吾’在f準上術語或片語是意在具有特殊的意 2由技藝人士所瞭解之意義,此類特殊的定義 定義的方式於該說明書中提出,該方式直接及 於該術語或片語之特殊的定義。 說’本發明係關於偏置型三重井完全空乏絕緣 構及其製法。雖然本發明將開始揭露於可用作 說明的N型金氧半導體電晶體之形成之内容中,熟習此項 技藝之人士在完全閱讀本申請案之後將會瞭解本發明並非 限定於此。尤其’本發明可以依據各種技術而使用,例如 想金氧半導體、p型金氧半導體、互補式金氧半導體等 等,ϋ且本發明可以伴隨各種不同類型的裝置而使用,例 如記憶體裝置、微處理器、邏輯裝置等等。 第2Α圖描繪依據本發明之其中一項實施例所形成之用 作説明的Ν型金氧半導體電晶體3 2,如同於該圖中所顯示 的,該電晶體3 2形成於絕緣體上矽層基板3 0之上方。在一
92290.Ptd 第13頁 1270983 五、發明說明(8)
第14頁 1270983 五、發明説明(9) --------- 依據本發明,複教_ 内。尤其,如同於第2a=雜井形成於該塊體基板3〇A 金氧半導Μ置而t 斤描繪的,對於說明的互補式 料(諸如硼或二氧化蝴^ ^ 7基板3〇A通常係以阳摻雜材 下製造。第一井50、第)在:Γ至1〇16l〇nW濃度水準 及複數個接觸井56、複數個源極/汲極井54以 塊體基板30A内。在說明^ ^ f揭露之方法而形成於該 中,該第一井50可以摻雜古/牛V體私日日脰之例子 約10, 10%〇115/^1摻 爹雜材料(諸如砷或磷)在 導體裝置之例子中,該再者,在_金氧半 ⑷如硼或二氧化蝴)在約摻雜有p型摻雜材料 準。該源極/汲極井54可以^ώ^\1〇ηδ/(:π1之摻雜濃度水 計算摻雜方法而形成,其中 更加凡王彳田述之各種 本莫,壯罢今副γ 以’’、極人及極井5 4之於ν型全4 丰V體衣置之Ρ型接雜材料之最終濃度範圍約在i。之= 1〇ns/cm夂間。該接觸井56可以摻 高的濃度,例如2x…、^…二二二:於相當 同樣地,該N型接觸井58可以摻雜有 m 乂上。 雜原子,例如砷、磷箄耸a门丄 冋,辰度水準之N型摻 々人Η # 士U ☆ 如同由熟習此項技藝之人士在 $】王/項 明木之後將會瞭解,該電晶體之各種組件 體之各種組件的方式以及建m & 匕3衣w该黾晶 之人士而言是眾所:知:對=、此項技藝 明之限定,除非此類限定特 提出。 竹Ν π該附加的申清專利範圍中
92290.ptd 第15頁 1270983 五、發明說明(10) 描繪於第2A圖中用於形成該說明的_金氧半導俨電 晶體32之一個說明的方法今將參考第2B至2F圖而做描"^述\ 首先’如同於第_中所顯示’遮罩層37形成於該基板3〇 之主動層30C上方,該遮罩層37可以由各種材料(諸如光 阻)所製成。之後’可以執行離子植入製程3 5以在該塊體 基板3 0 A内形成該第一井5 0。该第一井5 〇之深度5 〇 ^具有約 5 0至1 5 0 n m之變化。再者,在形成N型金氧半導體妒置之情 形中,該離子植入製程35可以使用N型摻雜材料如坤二 磷等等)在約5e!哽1· 5e14i〇ns/cm之摻雜劑量 w °。 終的第一井5〇具有範圍從約1〇16至1〇气01^/(:„11摻雜濃度 水準,在該離子植入製程35期間所使用之植入能/ = 植入之接雜原子之種類而改變。在磷為該摻雜之 的實施例中’該植,能量可以由約20至100keV而做=。 接著,描繪於^ 2B圖中之遮罩層37將移除並且 遮罩層41形成於該基板30之主動層力 曰0 U L上万,如间於楚9 Γ 圖中所顯示。之後,依據箭頭所指示, 一 ^ ^ 植入製程39以在該塊體基板30A内辞楚-仃另一個離子 二井5 2摻雜有第二類型的摻雜材乂 > ^ 一井5 2。該第 第一井50内所使用之材料相反之_ I該接雜材料為與在該 用P型。在該說明的N型金氧半導^,一井用N型第二井 二井52可以摻雜有p型摻雜材料a電晶體之例子中,該第 等。該第二井52之深度52d可以复諸如硼、二氧化硼等 化。在——個說明的實施例中,兮、〜有約4〇至100 nm之變 20ions/cm之摻雜濃度。在二,二井52具有約1〇1!g_ 1〇 I氣半導體裝置之形成之情 1270983 五、發明說明(η) 況中,可以執行具有ρ型摻雜材料例如 — 等,在約4etle〗H〇ns/cm乏摻離劑量=:二化蝴等 在該植入製程39期間所使用之植入能子植^製程3^ 原子之種類而改變,在硼為該摻雜材之斤,入之摻雜 中,該植入能量可以從约5至3〇keV而變化D。的貫施例 接著,描繪於第2C圖中之遮罩層4 遮罩層45如同於第2D圖中所描繪於並且另一個 該圖中所顯示的,執行由箭::=:;°;方。 半導體電晶體之例子中,該二Ϊ;兒;N型金氧 諸如…,並且該接觸井58;:;以以 f =準,例如約2e%ons/cn]3,而這可以藉由使用田 '的遭 e 10ns/cra乏植入劑量而達成。如同其它且、’ 2e 5至 捭i f程,該植入能量將視在該植入製程c期間所入植能入量之
。在該植入製程43期間,以植入 J 月况中,该植入能量可以從約1〇至2〇keV而變 '月 該遮罩層45接著可以移除並且另一個 中所示而形成。之•,執行另一個:如 導以Κ:Π2:形成接觸井56。在說明的N型金氧衣半 約26〇ns/cm、4^ f ^ ^ ί者,該接觸井56可以具有 h15i〇nS/c&植乂,這可=稭由使用約2^至 植入f程,节括 ^里而達成。如同其它具有植入能量之 、 ^植入能量在該植入製程47期間將視所植入之
吻90._
1270983 五、發明說明(12) 摻雜材料而變化。在該植入製程4 7期間,以植入作說明的 情形中,該植入能量可以從約3至1 OkeV而變化。如同對於 熟習此項技藝之人士在完全閱讀本申請案之後將會瞭解, 該接觸井5 6、5 8可以在已經形成該第一及第二井之後而形 成,並且接觸井5 6、5 8可以以任一種順序而形成。 接著,如同於第2 F圖中所描繪的,電晶體3 2形成於該 基板30之主動層30C内。描繪於第2F圖中所說明的電晶體 3 2係由閘極絕緣層3 6、閘極電極3 4、側壁間隔4 0及源極/ 汲極區域4 2所構成。各種習知的技術及材料可以使用於形 成描繪於第2 F圖中所說明的電晶體3 2之各種組件,例如, 該閘極絕緣層3 6可由二氧化矽所構成,該閘極電極3 4可由 摻雜的多晶矽所構成及該側壁間隔4 0可由二氧化矽或氮化 矽所構成。在說明的N型金氧半導體電晶體之例子中,該 源極/汲極區域4 2可以摻雜有適當的N型摻雜材料,諸如砷 或磷,並且該源極/汲極區域4 2可以使用傳統延伸植入及 源極/汲極植入而形成。因此,使用於形成該說明的電晶 體3 2之特定的材料及方法不應視為對本發明之限定,除非 此類限定明確地於附加的申請專利範圍中提出。再者,第 2 F圖並未描繪此類電晶體之所有的組件。例如,該源極/ 汲極區域4 2可具有形成於該主動層3 0 C上方之上升的部分 (未圖示),及/或形成於該源極/汲極區域4 2及該閘極電 極3 4之上之金屬石夕化物區域4 2。然而,為了明嫁之目的此 類的細節並未作描繪。 接著,如同於第2 F圖中所顯示的,離子植入製程
92290.ptd 第18頁 Ϊ270983 五、發明說明~ ' --一^---
Si如板同3=Γ:示)將透過該遮罩層53而執行,以在該塊 極井54於該第二井μ之内。該源 程完成之後約10至90nm而變化。在該植入製 捧雜汲極井54將與使用於該第二井54之 極井54内之摻雜材二,ί = t所構成,但是於該源極/沒 例子水準。在說明的N型金氧半導體電晶體之 , 5亥源極/汲極井54可以藉由計算換雜 在範圍從約4……。ns/二:(例如珅或鱗 的第二井52内而形成。於該植=入該P型摻雜 植入之該特定的摻雜種類而改變衣;5二植…將視所 料作說明的實施例+,該植入;r 入填為該摻雜材 15至9_之間做變化,而這將之/入能量可以在約 • / . ^ ^肝k成具有約1 〇15至1 〇 17 1〇r^/Cm之P型摻雜濃度之該源極/汲極井54。 該源極/汲極井5 4之目的a协、、少,丄 極/沒極區域42下*之區域内之塊體^ ^電晶體32之源 ^ < 塊體基板30A中之摻雜濃 ,極/汲極區· 42之接合面電容。使用於 間極電極34之後的任何時間執成該裝置的 R1„ ^ μ ^交J』才门執仃。然而,通常該植入製程 51將在-個或-個以上之側壁間^ 4_接該閘極電極卿 成之後而勃μ丁。在形成該側壁間隔4〇之後執行該植入製程 51有助於確保在該電晶冑32之通道區域44下方區域内之該
1270983 五、發明說明(14) _ 塊體基板3 0 A仍然維持在沐上 與該第二井52之濃度水準:同'的換:濃度水準’例如約 行該植入製程5 1亦有助於破 再者,在間隔形成之後執 (相較於該第二井52)之兮具有較低的摻雜濃度水準 體32之源極/汲極區域“之"]源方極/汲極井54定位在該電晶 隔開。該源、極/沒極井54之推雜澧^ f =道區域44稍微 低,並且該井5 4之摻雜水準可/又7準應該儘可能地降 體基板30A内之摻雜〃濃度水準^。以大於、小於或等於在該塊 之後,第2F圖之遮罩層53將移除 將執行以完成該電晶體3 2之形 你、^專為的製程技術 所顯示的,絕緣材料3丨之膜声 ^ :,如同於第2 A圖中 成並且可以形成複數個源極/θ汲極接觸/^、動^層32之上方形 極/:及極區域4 2之電性連接。可以 U提供對於該源 提供對於該第一井5〇之電性連接乂成頜外的接觸窗60以 觸窗62以提供對於該第二井52之電性以形成另一個接 如同於此所描述的,某些不同的 同類型的摻雜材料,即N型或P型。例1區域可以摻雜相 型金氧半導體電晶體而言,該第二井$對於所說明的N 及該源極/汲極井54皆摻雜铋,塊體基板30A ;摻雜的區域並不需要摻雜相同種類而,該各 某些例子中它們是需要的。例如,在雜材料,雖然在 之例子中,該塊體基板30A及該第二井氧半導體裝置 二摻雜,而該源極/汲極井5 4可以用硼摻^以使用二氧化 、形成在此所描繪之各種植入區域之牲"。因此,使用 ~ W疋的種類不應視
• ptd 1270983 五、發明說明(15) 為本發明之限定,除非此類限定明確地於該附加的申請專 範圍中所列舉。再者,於此描繪之該各種植入區域在該植 入製程執行之後可以依照標準退火製程而定,或者可以儘 量以較低溫度退火製程來執行以限定所植入的摻雜材料之 移動。 依據本發明之電晶體3 2結構提供許多有用的優點,例 如,當該電晶體3 2關閉時,在約-0 . 1 - - 0 . 2伏特之階數之 負電壓可以經由接觸窗6 2施加至該第二井5 2,藉以減少當 該裝置3 2為關閉時之漏電流。此外,當該電晶體3 2為開啟 時,該第二井5 2可以藉著經由接觸窗6 2施加約0 . 1至1. 0伏 特之電壓而正向偏壓。藉由施加此正向偏壓至該井5 2,該 電晶體3 2之驅動電流可以增加,藉以傾向增加該電晶體3 2 及結合此類電晶體之積體電路之整體操作速度=調節相同 的電晶體使具有低的漏電流及南的驅動電流之能力是非常 適合用於結合至低功率、高效能積體電路設計中。 第3 A至3 F圖描繪本發明於說明的實施例中之P型金氧 半導體電晶體3 2裝置,在該P型金氧半導體裝置之說明 中,相對應的裝置符號將使用於先前所描述之類似的組 件。描繪於第3A至3F圖中之該P型金氧半導體電晶體32通 常可以藉由使用與描繪於第2A至2F圖中所描述之N型金氧 半導體裝置對應且相反類型的摻雜材料,而執行類似的植 入製程。再者,該P型金氧半導體電晶體3 2由閘極絕緣層 3 6、該閘極電極3 4、側壁間隔4 0及源極/汲極區域4 3所構 成,而且描繪於第3 A圖中者為形成於該主動層3 0 C内之絕
92290.ptd 第21頁 1270983 五、發明說明(16) _ 緣區域4 8、形成於 窗4 6及額外的接觸材料3 1之膜層内之複數個導電接觸 對於說明的p型金气自0及62。如同於第3A圖中所描繪的, 摻雜有N型摻雜材^、導體裝置而言’該塊體基板3 0 A可以 濃度水準。第—材井\,如碎或峨)在約1 〇 u至丨〇叫ons/cm之 ^ 开hO、第二共ια、%』 觸井156、158依據於此 井源極/沒極井154及接 30納,在說明的p型金氧半=於該塊體基板 井150可以摻雜有p型摻雜材 :::例,中,該第一 I。”至1。2。咖/一摻雜濃度水準。二二在約 體衣置之例子中,該第二 ^至氧半導 源極/汲極井154可以藉由於此更完全t j =度水準。該 方法而形成,其中該源極/ B U 種叶算摻雜 ㈣肥〇nS/d用於p型i氧^置農之变^圍從約 度,例*2x 1〇2〇ions/c_者更高漠度。二農 觸井158可以摻雜有P型摻雜原子例如爛、二If fP型接 類似濃度水準。如同熟f此項技藝之人士在 ^等之 明之後將會瞭解’該電晶體32之各種的組件本發 組件之製造方式及該材料結構)對於熟習此項技蓺^中該 而言為眾所周知的,並且因此不應視為對本發明^之人士 除非此類的限定特別於該附加的申請專利範 :定, 描繪於第3A圖中用於形成該說明的p型金。 體3 2之-個說明的方法今將參考第3陡3 F圖而4^述體。電首
92290.ptd 第22頁 1270983 五、發明說明(17) 先,如同於第3B圖中所顯示,遮罩層137形成於該基板3〇 之主動層3 0 C上方。之後,可以執行離子植入製程1 3 5以在 该塊體基板3 0 A内形成該第一井;[50。該第一井;[5 0之深度 1 5 0 d可在約5 0至1 5 0 nm之間變化。再者,在形成p型金氧半 導體裝置之情形中,該離子植入製程1 35可以使用p型摻雜 材料(諸如硼、二氧化硼等等,在約5^〇至丨· 5el4i〇ns/cm?^ 摻雜劑量)而執行。該最終的第一井i 5〇之摻雜濃度水準的 範圍約為至i〇Hions/cm3。在該離子植入製程135期間所 使用之植入能量將視所植入之摻雜原子之種類而改變,在 以植入硼為該摻雜材料作說明的實施例中,該植入能量可 以由約10至45keV而做改變。 蕻* : ί置t T广第3C圖中所顯示,依據箭頭所指示,將 而執行另-個離子植入製程139,以在】 雜材料,該摻雜材料為弟;/vr f第二井152換雜有摻 材料相反之類型。在:::η一井150内所使用之摻雜 子中,該第二井所5兄明的ρ型金氧半導體電晶體之例 等等。該第二井心::^雜有Ν型摻雜材料,諸如坤、磷 在一個說明的實施例中可二,40至l〇〇nm而變化, 中,可以執行具有:在;^ 氧半導體裝置之情況 至le15i〇nS/Cmk择知雜材(例如碎、磷等等,在約4e" 製程1 3 9期間所使用 ^之^子植入製程1 3 9。在該植入 種類而改變,在以姑植入能里將視所植入之摻雜原子之 植入石申為該摻雜材料作說明的實施例 1270983 五、發明說明(18) 中,該,入能量可以從約1〇至35keV而做變化。 接著,如同於第3D圖中所描繪的, 將藉由該遮罩層145而執行另一個離子據制則頭所心示, 用於該第一井U0之接觸井1δ8。在 ς 以形成 之說明的例子巾,該接觸井158可以摻電晶體 諸如H氧化蝴’並且該接觸井158可’ 的濃度水準,例如約2e20ions/cm3, 夕,在相虽向 至5el—植入劑量而達成。如=約2el5 之植人製程,該植人能量將視在該植入门制、匕广3植人能量 =之摻雜材料而改變。在該植入製程14禆\月間所植 說明的情況I該植入能量可以從約;::植入蝴 化。 6主i〇keV而做變 之後,如同於第3E圖中所顯示,將透 執仃另一個離子植入製程147,以在嗜 h罩層149而 觸井156。在說明的p型金氧 "一井152内形成接 :井156可由_換雜材料(諸=、^^ ;’ ^觸,156可以具有約2e2QiGns/G ,曲成产, 皁,廷可以猎由使用約2el5至 濉/辰度水 成。如同其它具有植入能量之植入:S C"1植入劑量而達 植入製程147期間將視所植入之摻s改植^能量在該 入製程1 47期間,以植入砷”材枓而改交。在該植 可以從約10至20keV而做變化°。的情形,,該植入能量 人士在完全閱讀本申請案之將°同對於熟習此項技藝之 158可以任一種順序而形&。後將會瞭解,該接觸井156、
1270983 五、發明說明(19) 接著’如同於第3F圖中所描繪的,電晶體32使用傳統 的製造技術及材料而形成於該基板3 〇之主動層3 〇 c内。在 所說明的P型金氧半導體電晶體之例子中,該源極/汲極區 域42可以摻雜有適當的P型摻雜材料,諸如硼或二氧化 硼,並且該源極/汲極區域42可以使用傳統延伸植入及源 極/没極植入而形成。 接著,如同於第3F圖中所顯示#,離子植入製程 151 (如同由箭頭所指示)將透過該遮罩層153而執行,以於 該塊體基板30A中形成源極/沒極井154於該第二井152之、 内。ί ί Ϊ々I極Λ/54之深度154攸約10至90n_做變 化 二=衣紅兀成之後,該源極/汲極井1 5 4將由盘使 用於該,二井胁掺雜材料相同類型 由構使 成,但是於該源極/汲極井154内之 材科斤: 、於在該第二井1 52内之摻雜奸粗♦ * ώ十之乘度扒皁將 的Ρ型金氧半導體電晶體之例子^二度水準。在所說明 藉由計算摻雜技術而形成。卢1,’ 原極/汲極井54可以 極/沒極井1 54可以藉由植入^型摻個貫施例中,該源 硼,在範圍從約4en至lel5i / (例如硼或二氧化 摻雜的第二井丨5 2内而形成1 : \雜濃度)進入該N型 將視所植人之該特定的摻雜種類而改1 料作說明的例子中,該植入製程151之植入在Λ4;,雜材 10至25keV之間變化,這將造成具有=此1可以在約 N型摻雜濃度水準之該源極/ e 至1 〇 17i〇ns/cm之 半導體裝置,使用於形成诉.井54。類似於該N型金氧 战及源極/汲極井154之植入製程
1270983 五、發明說明(20) 1 5 1可以在形成該裝置之閘極電極3 4後之任何時間形成。 然而,通常該植入製程1 5 1將在形成一個或一個以上之側 壁間隔40鄰接該閘極電極34後而執行。之後,第3F圖之該 遮罩層1 5 3將移除並且可以執行傳統的製程技術以完成該 電晶體3 2之形成。 在此項實施例中,當該P型金氧半導體電晶體3 2為關 閉時,在約0. 1至0. 2伏特之階數之正電壓可以經由接觸窗 1 6 2施加至該第二井1 5 2,藉以減少當該裝置3 2為關閉時之 漏電流。此外,當該P型金氧半導體電晶體3 2為開啟時, 該第二井1 5 2可以藉著經由接觸窗1 6 2施加約0 . 1 - - 1. 0伏特 之電壓而負向地偏壓。藉由施加此負向偏壓至該井1 5 2, 可以增加該P型金氧半導體電晶體3 2之驅動電流,藉以傾 向增加該P型金氧半導體電晶體3 2及結合此類電晶體之積 體電路之整體的操作速度。 本發明一般係關於偏置型三重井完全空乏絕緣體上矽 層結構及其製法,在一個說明的實施例中,該裝置包括形 成於絕緣體上矽層基板上方之電晶體,該絕緣體上矽層基 板係由塊體基板、埋藏絕緣層及主動層所構成,該塊體基 板經由摻雜而具有第一類型摻雜材料,並且於該塊體基板 内形成第一井,該第一井經由摻雜而具有與該第一類型摻 雜材料之類型相反的第二類型摻雜材料。該裝置更包括形 成於該塊體基板中之第一井内之第二井(該第二井經由摻 雜而具有與該第一類型摻雜材料相同類型之摻雜材料)形 成於該第二井上方而於主動層内之電晶體、用於該第一井
92290.ptd 第26頁 五----- 、發明說明(21) -- 笔〖生接觸窗及用於該― 中,該電晶體更包;之電性接觸窗。在另 之第二ί Γ成於該塊體基板中每個二極區域並且源極/ 相回Γ井内。該源極/汲極井将i μ源極/汲極區域下方 第n之摻雜材料所構成,但是與:第一類型摻雜材料 於該i二ί ί材ί之摻雜濃度水準了,極?及極井具有該 在_内之第—類型摻雜材 此摻雜濃度水準小 緣展及=說明的實施例+,揭t推雜漠度水準。 方二 成之絕緣體體基板、埋藏絕 “包括:使用第;隹:具有第-類型摻雜材料體: ‘,該第二類形沾p蝻型的摻雜材料執荇筮一祕玎该 類型相反,以在,雜材料係與該第-,型的:子植入製 於第一類在该塊體基板内形成頦1的摻雜材料之 製程,以在:Γ材料之類型之摻雜材::區域;使用相同 开電::係形成於該ί基;:第-井内形成第:;;;植; rn施例中,該二井形成導電接觸窗“ 更包括使用:ir复數個源極/汲極區域並且 :材科執行第:弟- _型摻雜材料且 極/汲極區蜮中〜離子植入製程以在電、相反 產生源極/沒極井::㈤源極/汲#區域下;曰二=J個源 料之摻雜澤声 6亥源極/汲極井亘有 ^ 4月且土板内 中之該第度水準,且其摻雜匕:5亥弟-類型摻雜材 心成罘一類型捭、心錶/辰度水準係小於在 u切料之接雜漠度水^於在5亥弟二井
92290.ptd 第27頁 1270983 五、發明說明(22) 上文所揭露之該特定的實施例僅為說明之用,對於熟 習此項技藝之人士在瞭解於此所教示之優點將輕易瞭解本 發明可以以不同但等效的方式做修改及施行,例如,上文 所提出之製程步驟可以以不同的順序而執行。再者,除了 於下文之申請專利範圍中所描述之外,本發明並非意在限 定於於此所顯示之結構或設計之細節上。因此很明顯地上 文所揭露之該特定的實施例可以做變更或修改並且所有此 類的改變皆視為涵蓋於本發明之範疇及精神内。因此於此 所請求之保護係依據下文之申請專利範圍中所提出之内 容。
92290.ptd 第28頁 1270983 圖式簡單說明 [圖式簡單說明] 第1圖為說明形成於絕緣體上矽層基板上方之習用半 導體元件之橫截面圖; 第2 A至第2 F圖為描繪本發明用於在絕緣體上矽層結構 上方形成說明的N型金氧半導體裝置部分之一個說明的方 法之橫截面圖;以及 第3 A至第3 F圖為描繪本發明用於在絕緣體上矽層結構 上方形成說明的P型金氧半導體裝置部份之其中一個說明 的方法之橫截面圖。 10> 32 電晶 體 1卜 30 絕 緣 體 上 矽 層基板 1 1 A、 ‘ 30A 塊體 基板 11B、 30B 埋 藏 氧 化 層 1 1C、 ‘ 3 0C 主動 層 12> 44 通 道 區 域 14、 36 閘極 絕緣層 16^ 34 閘 極 電 極 17 溝槽 隔離區域 18A 汲 極 域 18B 源極 區域 19^ 40 側 壁 間 隔 20 導電 接觸窗 2卜 31 絕 緣 材 料 2Ί、 37> 4卜53 遮 罩 層 35> 39^ 43、 5卜 135 離 子 植 入 製 程 42 源極 /汲極區域 45' 49、 137^ 14卜 145、 149 ^ 153 遮 罩 層 46 源極 /汲極接觸 47、 143^ 139、 ‘ 147、 151 離 子 植 入 製 程 48 絕緣 區域 50 ^ 150 第 一 井
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Claims (1)
- #、申請專利範圍 I 一種絕緣體上矽層的骏置, 形成於絕緣體上發居 體上矽層基板係由塊體二土 方之電晶體,兮 構成’該塊體基板摻雜緣層及主 形成於該塊體基板内頬型摻雜材料;斤 :該第-類型摻雜材料相反L::第==:有 ,第形成於該第-井内而於該境體心 雜# 該第二井摻雜有與該繁一* 4塊體基板中之第二Λ ,材料,該電晶體係形於雜材料相同類型择 層内; 於5亥苐二井上方而於該摻 3:=::之電性接觸窗,·以及 [2.如申請專利“;二電之性裝接置觸,窗。 板申之該第—井内之接&更包括形成於該塊體其 類;::;材料相同類=摻:;;:::與該第二 井内之該接觸井且古兮哲t雜材枓所構成,在診笛 濃度水準,該摻雜二μ第一類型的掺雜材料之^ 第二類型的摻#铋,度水準係大於在該第一井中,雜 3.如申請專利料之摻雜濃度水準。 該 板中之該第二井1項之裝置,更包括形成於該塊體 類型的摻雜材料=接觸井’該接觸井係由與該第—土 一井内部之該接觸:類型,摻雜材料所構成,在該第 雜濃度水準,兮 幵具有该第一類型的摻雜材料之棟 〜$雜濃度水準大於在該第二井中之^ 92290(修正版).ptc 1270983 -^M^J21〇516〇 申請專利範圍 ^务正 f:類型的摻雜材科 ^ =申請專利範圍第】項之裝雜置辰度水準。 個源極/汲極區域並且^ ”令该電晶體更包括複 】2在每個該源極/汲極區桟ΐ ίί形成於該塊體基 t /及極井,該源極/没極 \下方之該第二井内之源 :料相同類型之摻雜材料所=與該第-類型的摻雜 該弟一類型的摻雜材 ,疮該源極/沒極井具有 水準小於在該第二 U浪度水準,該摻雜濃度 雜濃度水準。 該弟—類型的摻雜材料之摻 .如申請專利範圍第丨項之 * 氧半導體電晶體並且1 * 八中該電晶體為JV型金 料、嗲當旅始· 其中該塊體基板摻雜右P刑丛 ,该第一井摻雜有N型摻 :雜有P型摻雜材 6. 型摻雜材料。 雜材科及該第二井摻雜有p =請專利範圍苐㈤ 氧半導體電晶體並且其中梦,、中该電晶體為P型金 7. 料、該第一井摻雜有p型摻雜材基板^雜有N型摻雜材 型摻雜材料。 雜材科及該第二井摻雜有N 如申請專利範圍第5項之裝置, 板中之該第一井内之接 更匕括形成於該塊體基 8· 材料,且該接觸井所摻雜之趟°換接^^摻雜有N型摻雜 準大於在該第—井中之型摻雜之摻雜濃度水 如申請專利範圍第5項之梦” ^之4雜濃度水準。 板中之該第二井内之接觸^,’該成於該塊體基 材料,且該接觸井所摻雜之卩型摻雜材料:雜摻有雜=92290(修正版).ptc 第32頁 92105160 0 年_^ Ϊ270983〈、、申請專利範圍 ___ 9 i i於在該第二井中之p型摻雜材料之摻雜、'曲麻 &申請專利範圍第4項之裝置,A中電:^度水準 乳半導體梦署,计且盆中兮、s/、 電晶體為N型金 i雜材料裝置並且其中3亥源極/没極井摻雜有P型摻 範圍! Γ/Λ置,其中該電晶體為p型金 雜材;體裝置’並且其中該源極/没極井摻雜有:; 11 上 其中該塊體基板係由矽 氧化矽所構成以及該主 其中該塊體基板具有範 井具有範圍 井具有範圍 •甲請專利範圍第1項之裝置 =構成’該埋藏絕緣層係由, 、2 層係由矽所構成。 •圍利範圍第1項之裝置,具中該塊: -13如申ii0噎i〇i6i〇ns/cm^摻雜濃度水準 •:甲⑭專利範圍第1項之裝置,其中該第 攸約10Π至1〇19i〇ns/cm乏摻雜濃度水準· •,申請專利範圍第1項之裝置,其中該第 從約ιοί 1〇2〇ions/cm乏摻雜濃度水準。 15·如申請專利範圍第2項之裝置,其 接觸井具有約2e2〇i〇ns/cm之摻雜濃度井内之該 1 6.如申請專利範圍第2項之裝置,其中=該°一 接觸井具有約2e2Gions/cm之摻雜濃度水"準。内之該 1 7 ·如申請專利範圍第4項之裝置,复φ二浪此°,、 有範圍從約10丨隻l〇nions/cm^摻雜濃"产皮^極井具 1 8.如申請專利範圍第1項之裝置,复中^ X 7 A ° 從約50至15〇nin之深度。 ,、中该第一井具有範圍92290(修正版).ptc 第33頁 1270983 案號 92105160 曰 — 丨· 修正 其中該第二井具有範圍 “中5亥源極/汲極井具 ,六、申請專利範圍 1_9·如申請專利範圍第1項之裝置 從約4 0至1 〇 〇 n m之深度。 21 20·如申請專利範圍第4項之裝置 有範圍從約10至9〇ηιη之深度。 •種絕緣體上矽層的裝置,包括· 電曰曰曰體,係由形成於絕緣體上 數個源極/汲極區域所構,奶夕層基板上方之複 塊體基板、埋藏絕緣層及主動巴緣體上矽層基板係由 摻雜有第一類型摻雜材料;曰所構成,該塊體基板 形成於該塊體基板内之第一 ,該第一類型摻雜材料相反類型络該第一井摻雜有 料; 第二類型的摻雜材 =成於該塊體基板中之該第一 f二井摻雜有與該第一類型掺 井内之第二井,該 材料’該電晶體形成於該第二并7料相同類型之摻雜 内; 方而於該主動層 形成於該塊體基板中 ^第二井内之源極/沒極井母個4;朽極/汲極區域下方 該弟—類型的摻雜材料相同類型该;^極/沒極井係由與 該源極/汲極井I右 、i之摻雜材料所構成, t準,該推雜濃dy雜材料之接雜濃度 ί的摻雜材料之摻雜濃度水準·,一井中之該第一類 m 一井之電性接觸窗,·以及 /該第二井之電性接觸窗。1270983 ^ :_案號92105160_年义月芦曰 修正_ p六、申請專利範圍 2 2 .如申請專利範圍第2 1項之裝置,更包括形成於該塊體 基板中之該第一井内之接觸井,該接觸井係由與該第 二類型的換雜材料相同類型之接雜材料所構成’在該 第一井内部之該接觸井具有該第二類型的摻雜材料之 摻雜濃度水準,該摻雜濃度水準大於在該第一井中之 該第二類型的摻雜材料之摻雜濃度。 2 3 .如申請專利範圍第2 1項之裝置,更包括形成於該塊體 基板中之該第二井内之接觸井,該接觸井係由與該第 > 一類型的摻雜材料相同類型之摻雜材料所構成,在該 第一井内之該接觸井具有該第一類型的摻雜材料之摻 ' 雜濃度水準,該摻雜濃度水準大於在該第二井中之該 第一類型的摻雜材料之摻雜濃度水準。 •24.如申請專利範圍第21項之裝置,其中該電晶體為Ν型金 氧半導體電晶體並且其中該塊體基板摻雜有Ρ型摻雜材 料、該第一井摻雜有Ν型摻雜材料且該第二井摻雜有Ρ 型推雜材料。 2 5 .如申請專利範圍第2 1項之裝置,其中該電晶體為Ρ型金 氧半導體電晶體並且其中該塊體基板摻雜有Ν型摻雜材 料、該第一井摻雜有Ρ型摻雜材料及該第二井掺雜有Ν 型掺雜材料。 2 6 .如申請專利範圍第2 4項之裝置,更包括形成於該塊體 基板中之該第一井内之接觸井,該接觸井摻雜有Ν型摻 雜材料,該接觸井具有Ν型摻雜材料之摻雜濃度水準, 該摻雜濃度水準大於在該第一井中之Ν型摻雜材料之摻92290(修正版).ptc 第35頁 1270983 _ ——年? 、、申請專' 雜濃度水準。 7·=申請專利範圍第24項之裝置,更包括 基板中之該第二井内之接觸井,井雜=塊體 雜材料,該接觸井具有Ρ型摻 接觸井\雜有Ρ型推 該摻雜濃度水準大於在該第二井材:之之ρ=;水準, 雜濃度水準。 i彳乡雜材料之摻 申請專利範圍第2丨項之裝置,置 氧半導體裝置,並且其中該源極;:及中^電曰曰體為N型金 、摻雜材料。 才人及極&域摻雜有N型 ‘29.如申請專利範圍第21頂之梦w ^ ^ 氧半導體枣置 ^日免由二,,、中該電晶體為P型金 摻雜:Ϊ 並且其中該源極/汲極區域摻雜有P型 〇 申請專利範圍第2 1項之裝置 =所構成,該埋藏絕緣層係由 主動層係由矽所構成。 申請專利範圍帛21項之裝置, 乾圍從約ίο% 1()16iQns/eiI^ #具甲該塊體 :甲,專利範圍第21項之裝置, :' 33.如申〇 1〇nS/Cmk摻雜濃度水準。 q圍從約滅mf二井具有範 4.如申請專利範圍 22項之裝置、,:;7二二 之該接觸井具有約2e2〇i〇ns/ ^中在該弟一井内部 35.如申請專利範圍第22項之裝置雜/度水準。 衣1,其中在該第二井内部 月 曰 修正 其中該塊體基板係由 氧化矽所構成以及該 其中該塊體基板具有92290(修正版).pt 第36頁 1270983 案號 92105160月 六、申請專利範圍 之該接觸井具有約2 e 2Gi ons / cm k摻雜、曲 3 6 ·如申請專利範圍第2说之裝置,其^社辰度水準。 有範圍從約1 〇 14至1 〇 17i ons/cm k捧雜、、曲^極八及極井具 3 7 ·如申請專利範圍第2说之裝置,其中=二水準。 圍從約50至15 Onm之深度。 〜弟一井具有範 其中該第二井具有範 其中該源極/汲極井具 38·如申請專利範圍第21項之裝置 圍從約40至l〇〇nm之深度。 3 9 ·如申請專利範圍第2 1項之裝置 有範圍從約1 〇至9 〇 nm之深度。 40 種絕緣體上秒層的裝置,包括: 晶/體,係、由形成於絕緣體上石夕層基板上方之複數 體m區域所形成’該絕緣體上石夕層基板係由塊 絕緣層及主層所構成,該塊體基板掺 雜有P類型摻雜材料; 形成於該塊體基板内之第—井, 共 型摻雜材料; 开,該弟井摻雜有f 該第!ί:該塊體基板中之該第-井内部之第二井, S Ji t π乡雜有Ρ型摻雜材料,該電晶體形成於該第二 升上方而於該主動層内; 方之^ Ϊ於該塊體基板中之在每個該源極/汲極區域下 兮攸―井内之源極/没極井,該源極/汲極井具有 二在Λ /料之摻雜濃度水準,該摻雜濃度水準小 …中之該Ρ型的摻雜材料之摻雜濃度水準; 用於該第一井之電性接觸窗;以及第37頁 92290(修正版).ptc Ϊ270983 六 案號 92105160 申請專利範圍 41 用於該第二井之電性接觸窗。 一種絕緣體上矽層的骏置,包括: I加電晶體’係由形成於絕緣體上石夕層基板上方之複 極/没極區域所構成,該絕緣體上秒層基板係由 二藏雜絕Λ層… 型推=::該塊體基板内之第一井,該第-井推雜u 誃笛亥塊體基板中之該第一井内部之第二井, ‘上5二=有ν型摻雜材料,該電晶體形成於該第二 开上方而於該主動層内; 形成於該換靜I t 方之該第二井内中之在每個該源極/汲極區域下 有該N型的摻雜材極7及極井,該源極/汲極井具 小於在該第二井材中枓之之 準; 之忒_的摻雜材料之摻雜濃度水 性接觸窗;以及 42·-種在絕緣體_ 中,該絕緣體上矽芦二板# ^成電SB體的方法,其 及主動層所構成,基板、埋藏絕緣層 料,該方法包括:亥塊體基板摻雜有第—類型摻雜材 執行摻=料相反類型之摻雜材料 入製程’以在該塊體基板内形成第!92290(修正版).ptc 第38頁 1270983 六、申請專利範圍 井區域; 使用與該第一類型摻雜 料執行第二離子植入製程’,以,^類型相同之摻雜枒 井内形成第二井區域,該電=體基板中該第〜 而於該主動層内,· 電曰曰體形成於該第二井上方 於該第一井形成導電接觸窗;以及 於該第二井形成導電接觸窗。 43.如申請專利範圍第42項之方法,1 日 -複數個源極/没極區域並且复兮、中忒電阳體更包括 _第—類型摻雜材料荆、甲該方法更包括使用與診 植入製程,以在,_ 、1之摻雜材料執行第三離+^ 方之產生源極塊體基板中每個該源極/汲極區域卞 型摻雜材料之摻雜水該源極/沒極井具有該第—類 該第二井中之診,辰度水準,該摻雜濃度水準小於在 4 4 ·如申請專利範圍 類里心雜材料之摻雜濃度水準。 閘極電極並且其^ 43, ^方法,其中該電晶體更包括 極電極後執行1、該第三離子植入製程係在形成該閘 45_如申請專利範圍 閘極電極及側壁、/ ,其中該電晶體更包括 在形成該侧壁間二其中該第三離子植入製程係 46.如中請專利範園^ ^ f 植入製程以在包括執行第四離子 材料相反類型之ΐ入製具有與該第一類型摻雜 、 弟二類型摻雜材料進行,該接觸井具92290(修正版).pte 第39頁 1270983 ΛΜ 92105160 、申請專利範圍 有該第二類型摻雜材料之 ^^S 水準大於在螻篦_ Λ/雜辰度水準, 、在u豕弟一井中之該— °亥接雜濃斿 濃度水準。 弟一類型摻雜特二度 六 曰 Jlit 47.如申請專利範圍第“項之方法,更 々 以在該塊體基板中之該第?井:行第五離 二;LI;離子植入製程係以具形成接觸 材,f型才目同之#雜 ^第—類 一類型摻雜材料之摻 =5亥接觸井具;^^雜 ‘於在續篦-也山 /辰度水準,該摻雜、、曲有该第 準。 一井中之該第—類型摻雜材料之二度水準大 - 谬雜濃u 48. 如:=利範圍第42項之方法,其中執、人7 入衣耘匕括執行第一離子植入订第— -ions/cm乏摻雜濃度劑量。 ^在、々1 49. 如申請專利範圍帛42項之方法, 入製程包括執行第二離子植”呈行第」 ions/cm之摻雜濃度劑量。I耘在約4eu至 50. 如申請專利範圍f 43項 入製程包括執行第= ㈤,、中執行第: • / 9 丁弟—離子植入製鞋名从一 1〇nS/Cmk摻雜濃度劑量。在約4ell至Μ” 51. 如申請專利範圍f 46項 入製程包括執行第四程::行第 1〇ns/cmk摻雜濃度劑量。衣私在約2e〖5至子植 52. 如申請專利範圍第47項= 入製程包括執β 、 法,其中執行第 執仃弟五離子植入製程在約2\弟5至五離 子 離子植 e 14 離子植 I e ^ 離子植 丨e _ 子植92290(修正版).ptc 第40頁 1270983 ,c . ^ _案號92105160 T年《月 曰 修正_ .六、申請專利範圍 i ο n s / c m乏摻雜濃度劑量。 53. 如申請專利範圍第42項之方法,其中該電晶體為N型金 氧半導體裝置並且其中該第一離子植入製程為使用N型 摻雜材料而執行並且該第二離子植入製程為使用P型摻 雜材料而執行。 54. 如申請專利範圍第42項之方法,其中該電晶體為P型金 氧半導體裝置並且其中該第一離子植入製程為使用P型 摻雜材料而執行並且該第二離子植入製程為使用N型摻 雜材料而執行。 55. 如申請專利範圍第42項之方法,其中該電晶體為N型金 ' 氧半導體裝置並且其中該第三離子植入製程為使用N型 摻雜材料而執行。 „56.如申請專利範圍第42項之方法,其中該電晶體為P型金 氧半導體裝置並且其中該第三離子植入製程為使用P型 摻雜材料而執行。 57. 如申請專利範圍第42項之方法,其中使用與該第一類 型摻雜材料相反類型之第二類型摻雜材料而執行第一 離子植入製程以在該塊體基板内部形成第一井區域係 包括使用與該第一類型摻雜材料相反類型之第二類型 摻雜材料而執行第一離子植入製程,以在該塊體基板 内形成第一井區域,該第一井區域具有約1 0 16至1 0 19 i ο n s / c m之該第二類型摻雜材料之掺雜濃度水準。 58. 如申請專利範圍第42項之方法,其中使用與該第一類 型摻雜材料相同類型之摻雜材料而執行第二離子植入92290(修正版).ptc 第41頁 案號 92105160 、申請專利範圍 1270983 修正 曰 製程以在該塊體基板中之該第 井上 且該電晶體形成於該第二井上^井内形成第二井區域 包括使用與該第一類型摻雜材而於該主動層中,係 而執行第二離子植入製程以在嗲相同類型之摻雜材料 -井内形成第二井區域,該電體基板中之在該第 方而於該主動層中,該第二井=體形成於該第 1 〇ns/cm之摻雜濃度水準。 具有約1 0 17至1 〇 59 ·如申請專利範圍第43項之方法, 離子 型摻雜 ~植入製程使得該源極/汲極井 其中執行該第 ,材料範圍從約1 〇 !4至j 〇 1?i 〇n品域具有該第一 | 6〇·如申請專利範圍第46項之方法〇111?^濃度水準。 植入製程以使得在該第一井内^其中執行該第四離子 類型摻雜材料約2e2Gi〇ns/cm 該接觸井具有該第二 •如申請專利範圍第4 7項之方法多雜濃度水準。 植入製程以使得在該第二井 /、中執行該第五離子 類型摻雜材料約2e2〇i〇ns/cin該接觸井具有該第一 .。種在絕緣體上矽層基板上方/雜濃度水準。 ^域所構成之電晶體的方法,1f由複數個源極/汲極 =由塊體基板、埋藏絕緣層:主::緣體切層 塊體基板摻雜有第一類型摻雜^主動層所構成,該 使用與該第一類型摻雜材粗f,該方法包括: 使用與該第一類型摻雜材 % _相同類$娘 u嫉i之摻雜材料92290(修正版).ptc 第42頁 摻雜^料執行第一離子植入製=相反類型之第二類型 形成第—井區域; x王,以在該塊體基板内 .1270983 ___ΦΜ 92105160 申請^修正 _ 執行第二離子植入製程,^ 井内形成第二井區域,該 f該塊體基板中之該第_ 而於該主動層内; “曰曰體形成於該第二井上方 使用與該第一類型摻雜 摻雜材料執行第三離子姑 刊料相反類型之第二類型 a 』值入製f 每個該源極/汲極區域下方產、王’以在該塊體基板中 没極井具有該第一類型摻生原極/汲極井,該源極 摻雜濃度水準小於在該第^ 料之摻雜濃度水準,該 料之掺雜濃度水準,該第=中之该第一類型掺雜材 極電極後執行; ~ 子植入製程在形成該閘 ' 於該第一井形成導電接觸窗· 於該第二井形成導電接觸窗;及 “6 3.如申請專利範圍第62項之 閘極電極及側壁間隔並且並中缽^該電晶體更包括 形成該側壁間隔後執行。八。弟二離子植入製程在 64. 如申請專利範圍第62項方 植入製程以在該塊體基板匕m行第四離子 井,該第四離子植入製程係以與該第 水 濃 子 度水準。 雜材料之摻雜 65. 如申請專利範圍第62項之方法,更 植入製程以在該塊體基板中之該=括執行第五離 〜井内形成接觸92290(修正版).ptc ---—-— 1270983 ρ . _案號92105160 Ρ年《月 /日 修正_ 六、申請專利範圍 井,該第五離子植入製程係以與該第一類型摻雜材料 之類型相同之摻雜材料而執行,該接觸井具有該第一 類型摻雜材料之摻雜濃度水準,該掺雜濃度水準大於 在該第二井中之該第一類型摻雜材料之摻雜濃度水 準。 6 6 .如申請專利範圍第6 2項之方法,其中執行第一離子植 入製程包括執行第一離子植入製程在約5 e 1Q至1. 5 e 14 i ο n s / c m之摻雜濃度劑量。 6 7.如申請專利範圍第6 2項之方法,其中執行第二離子植 入製程包括執行第二離子植入製程在約4e 11至le 15 - i ο n s / c m之摻雜濃度劑量。 6 8 .如申請專利範圍第6 2項之方法,其中執行第三離子植 入製程包括執行第三離子植入製程在約4 e 11至1 e 15 i ο n s / c m之摻雜濃度劑量。 6 9.如申請專利範圍第64項之方法,其中執行第四離子植 入製程包括執行第四離子植入製程在約2 e 15至5 e 15 i ο n s / c m之摻雜濃度劑量。 7 0 .如申請專利範圍第6 5項之方法,其中執行第五離子植 入製程包括執行第五離子植入製程在約2 e 15至5 e 15 i ο n s / c m之掺雜濃度劑量。 7 1.如申請專利範圍第6 2項之方法,其中該電晶體為N型金 氧半導體裝置並且其中該第一離子植入製程為使用N型 摻雜材料而執行、該第二離子植入製程為使用P型摻雜 材料而執行及該第三離子植入製程為使用N型摻雜材料92290(修正版).ptc 第44頁• J工巧專利範圍第6 2項之方法, = 裝置並且其中該第一離Ϊ中該電晶體為P型金 ‘ ^ ^而執行、該第二離子植f人製程為使用P型 ::行行及該第三離子植入!^ 為使用N型摻雜 73. Π⑴ …使用P型摻雜材料 剂功/專利範圍第62項之方法 ,雜材料相反類型之第二翻,其中使用與該第一類 .2子植人製程以在該塊體基』f摻雜材料而執行第二 使用與讀第一類型摻雜形成第一井區域係 ”料而執行第一離子植反類型之第二類型; 成弟一井區域,該第一井區域=以在該塊體基板内形 —i〇ns/cmk該第二類型摻雜松有約1016至U19 74. 如申請專利範圍第62項之方’斗之摻雜濃度水準。 型掺雜材料相同類型之摻雜 其中,,與該第一類 製程以在該塊體基板中之該二而執打第二離子植入 且該電晶體形成於該第二二井内形成第二井區域 括使用與該第一類型掺雜材4tf而於該主動層中係包 執行第二離子植入製程::換雜材料而 於該主動層ί ί第成於該第二井上方而 摻雜濃度水準。 井具有約1017至1〇2°i〇ns/一 75. Π專利範圍第68項之方法,其中執行該 植入I私以使得該源極/沒極井區域具有該第—類型摻1270983-六、申請專利範圍 __^ 雜材料之濃度範圍約為1〇1埜ι〇ΐ7. 76. 如申請專利範圍第69項之方法,i〇ns/cm3。 植入製程以使得在該第一井内之^中執行該第四離子 類型摻雜材料約2e2«i〇ns/cmk ^接觸井具有該第二 77. 如申請專利範圍第7〇項之方法,*雜濃度水準。 植入製程以使得在該第二井内,中執行該第五離子 一類型摻雜材料約2e^ionsn該接觸井具有該第 78·—種在絕緣體上石夕層基板上方开^知雜濃度水準。 -區域所構成之電晶體的方法,^ ^由複數個源極/汲極 基板係由塊體基板、埋藏絕^中,該絕緣體上矽層 塊體基板摻雜有P型摻雜材料,胃及^動層所構成,該 使用N型摻雜材料執 f方法包括: 體基板内形成第—井區域.離子植入製程以在該塊 使用P型摻雜材料執行 .體基板中之該第—井内一離子植入製程以在該塊 成於該第二井上方 ^ 二井區域,該電晶體形 使用N型摻雜材料執 曰内, 體基板中每個該源極/ 二離子植入製程以在該塊 井,該源極/汲極井呈 或下方產生源極/;:及極 準,該摻雜水準小於在▲ Ρ型摻雜材料之掺雜濃度水 雜濃度水準,該第三.该第二井中之Ρ型摻雜材料之摻 後執行; 一子植入製程在形成該閘極電極 於該第_ 卫/ 於該第-井‘ ί導電接觸窗;以& 弟—井形成導電接觸窗。1270983 _案號 92105160 六、申請專利範圍 修正 7 9 . —種在絕緣體上矽層基板上方形成由複數個源極/汲極 區域所構成之電晶體的方法,其中,該絕緣體上矽層 基板係由塊體基板、埋藏絕緣層及主動層所構成,該 塊體基板摻雜有Ν型摻雜材料,該方法包括: 使用Ρ型摻雜材料執行第一離子植入製程以在該塊 體基板内形成第一井區域; 使用Ν型摻雜材料執行第二離子植入製程以在該塊 體基板中之該第一井内形成第二井區域,該電晶體形 成於該第二井上方而於該主動層内; '使用Ρ型摻雜材料執行第三離子植入製程以在該塊 體基板中每個該源極/汲極區域下方產生源極/汲極 井9該源極/沒極井具有Ν型推雜材料之換雜濃度水 準,該摻雜濃度水準小於在該第二井中之Ρ型摻雜材料 之摻雜濃度水準,該第三離子植入製程在形成該閘極 電極後執行; 於該第一井形成導電接觸窗;以及 於該第二井形成導電接觸窗。92290(修正版).ptc 第47頁 1270983 四 、中文發明摘要7™——价Μ-日—~-__ (發明名稱:偏置型三重井完全空乏絕緣體上矽層結構之製法及運用) 修正 型之摻雜材料 度大於該第— ’所構成在該第 井之摻雜濃度。 一井内之接觸井具有摻雜濃 本案代表圖: 30 絕緣體上矽層基板 30A 30C 主動層 31 34 閘極電極 36 40 侧壁間隔 42 44 通道區域 46 48 絕緣區域 50 54 源極/汲極井 56^ 5 8、1 5 6、1 5 8 60、 6 2接觸窗 塊體基板3 0 B埋藏氧化層 絕緣材料 3 2 電晶體 閘極絕緣層 源極/沒極區域 源極/汲極接觸 第一井 52 第二井 接觸井 SOI STRUCTURE, 六、英文發明摘要(發明名稱:BIASED TRIPLE-WELL FULLY DEPLETED AND VARIOUS METHODS OF MAKING AND OPERATING SAME) type opposite the first type of dopant material. The method of this invention, comprises performing a first ion implant process using a dopant material that is of a type opposite the first type of dopant material to form a first well region within the bulk substrate, performing a second i on implant process using a dopant material that is the same type as the first type of dopant92290(修正版).ptc 第4頁
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| DE102007004859A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | SOI-Bauelement mit einer Substratdiode mit Prozess toleranter Konfiguration und Verfahren zur Herstellung des SOI-Bauelements |
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