TWI269411B - Fabricating method of flash memory - Google Patents

Description

1269411 16538twf.doc/r 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件的製造方法，且特別 是有關於一種快閃記憶體的製造方法。 【先前技術】 記憶體是用以儲存資料或數據的半導體元件。當電腦 微處理器之功能越來越強，軟體所進行之程式與運算越來 φ 越龐大時，記憶體之需求也就越來越高。為了製造容量大 且便且的§己憶體以滿足這種需求的趨勢，製作記憶體元件 之技術與製程，已成為半導體科技持續往高積集度挑戰之 驅動力。 快閃s己憶體(Flash Memory)元件由於具有可多次進行 資料之存入、讀取、抹除等動作，且存入之資料在斷電後 也不會4失之優點，所以已成為個人電腦和電子設備所廣 泛採用的一種非揮發性記憶體元件。 目1A !會示習知的-種快閃記憶體。此快閃記憶體設 ，置於P型基底上。P型基底刚可區分為記憶胞區1〇2 與周邊電路區104。於記憶胞區102的p型基底1〇〇中設 置有N型井區103、P餅區1〇5、元件隔離結構ι〇6、穿 随氧化層⑽、導體層110、導體層112、複合閑間介電層 、導體層116、以及頂蓋層118。於周邊電路區剛的 P型基底中錄有p财區1G4、元件轉結構廳、複合 η層114、導體層116、頂蓋層118、高壓閘氧化層 120、周邊閘極122、導電插塞124以及導線I%。 1269411 / 16538twf.doc/r 在圖1A所示的快閃記憶體之周邊電路區1〇4中，一 件隔離結構106的製造方法是自行對準淺溝渠隔$ (Self-aligned Shallow Trench Isolation，SASTI)製程。巧、真 閘極122是由導體層ι10以及導體層U2所構成。此外坆 導體層110、導體層112、複合閘間介電層in、導體層ll6 以及頂盍層118是與記憶胞區1〇2之相同標號的各層一起 形成。為了使導電插塞124與周邊閘極122電性接觸，在 φ 製作導電插塞124之前，必須先移除部分的閘間介電眉 114、導體層116與頂蓋層118，以暴露周邊閘極122之二 部分。周邊閘極122之尺寸必須足夠大，才能符合製作 電插塞124之製程裕度(Process Wind〇w)。而且，由於周真 閘極122之材質為摻雜多晶矽，而導電插塞124之材質^ ‘ 鎢。因此，周邊閘極122與導電插塞124之間有很高二接 -觸電阻(Contact Resistance)。此習知技術無法滿足高積集产 以及均一電性的需求。 、木又 圖1B繪示習知的另一種快閃記憶體之周邊電路區的 9 ^示意圖。此周邊電路區係設置於基底130上。於基底13θ 上設置有隔離結構132、導體層134、閘間介電層ΐ36、導 體層138、頂蓋層14〇、間隙壁142、導電插塞144、導線 μ6、以及介電層148。其中，導體層134、閘間介 卜 導體層138、以及頂蓋層刚構成一個閘極結構。曰 如圖1Β所示的快閃記憶體具有尺寸微縮與製程裕度 的取捨問題。由於設置導電插塞144的目的係使導體層138 與V線146電性連接，並使導體層134與導體層⑽電性 1269411 16538twf.doc/r 連接在一起。此二g 66久兩;λ 極結構進行兩次微影微影製程，因此需於閘 大，以滿足兩次微影崎二尺寸必須足夠 尺寸無法限縮，使此辦；=:未，因此，閘極結構的 限的閘極結構尺寸下度無法提升。而且在有 .. 以使‘體層134盘導I#® 138兩 '【發明嶋_製程的製 程裕2很小。 _ ΐ ΐ於此，本發明的目的就是在提出-_閃—體 決因，集度提升二 法，以降低導電減目提供—種快閃記龍的製造方 •包插塞與閘極結構的接觸電阻。 提供基ί月ΐί底：::憶體的製造方法，此方法係先 於基底上形成已圖荦化二周邊電路區。然後 體層係位於此介電層上,=層㈣’體層’此第一導 曰 之後，利用介電層盘第一導體芦 中形成多數個元件隔離結構:;著:: 上械多數個條狀的第二導體層並於周邊電 離結構之間，且這此第_ ^ ¥肢層狄置於兀件隔 底上开體層彼此分離；。然後，於基 „ ^ y s f日’丨電層。之後，於閘間介電芦上形成一 層弟四導體層。繼之， ％日上形成 間介電屛。接荃滅：除周故电路區之弟四導體層與閘 於第五i體芦上开c形成一層第五導體層。之後’ 之頂蓋=導=層;蓋t然後’圖案化記憶胞區 曰弟四V脰層、閘間介電層、第二 導體層、第—導體相形成多數個記憶胞，並圖案化周邊 电路區之頂盒層、第五導體層、第四導體層、第三導體声、 第-導體層以形成-個閘極結構。最後，於周邊電路區曰之 閘極結構上形成電性連接第五導體層的導線。

、依照本發明之較佳實施例所述之快閃記憶體的製造方 法:其中第一導體層上更形成有已圖案化之罩幕層。利用 罩幕^介電層與第—導體層之圖形，於基底中形成多數 固70件隔離結構之步驟係首先移除介電層、第—導體層虚 ^幕^所暴露之部分基底，崎基底巾形成數個溝渠。然 後於基，上形成-層絕輯料層，此絕緣材料層填滿溝 知。接著’移除部分絕緣材料層’朗暴 移除此罩幕層。 t0 依照本發明之較佳實施例所述之快閃記憶體的製造方 法第—導體層、第二導體層、第三導體層，以及第 四v體層之材質例如為摻雜多晶矽。

依"?、本务明之較佳實施例所述之快閃記憶體的製造方 法，其中第五導體層之材質例如為多晶魏金屬，i中多 晶石夕化^屬包括-層摻雜多晶韻與-層魏鎢層。 、依々、本叙明之較佳實施例所述之快閃記憶體的製造方 法，其中閘間介電層之材質例如為氧化石夕/氮化石夕/氧化石夕 層。 依…、本卷明之較佳實施例所述之快閃記憶體的製造方 法，更包，形成一個導電插塞電性連接導線與第五導體廣。 依照本發明之較佳實施例所述之快閃記憶體的製造方 1269411 16538twf.doc/r f ’更包括於記憶胞㈣與閘極結構側壁形成多數個間隙 壁0 ,本發明之較佳實補所述之快閃記㈣的製造方 除周邊電路區之第四導體層與閘間介電層之步驟係 闲^底上形成一層圖案化光阻層覆蓋記憶胞區，並暴露 路區。然後，移除圖案化光阻層所暴露之第四導體 “、間間介電層。接著’移除11案化光阻層。 門明所提出之製造方法於周邊電路區所形成的 體層’以及第—導體層電性連接，因此在形 構進行一次微影蝕刻製程，並以第五導體層 is 因此導電插塞::::才::口微:：刻製程， 的尺寸可丨Λ 1，❿使閘極結構 衡屬?導體吻 二：二=四導體層的設置具有保護閉間介電層的 閘間介電層造成損害。 不胃對。仏胞區的 先提種㈣記憶體的製造方法，此方法係 ，、土底，此基底可區分為記憶胞區與周带 ’、 基底中已形成有多數個元件隔離結構，在紀:二此 =牛隔離結構之間已形成有一層第—介電;::义_ —體層，在周邊電路區的相鄰兩元件隔離結構之間 讀

1269411 16538twf.doc/r 第二介電層，且周邊電路區的基底上已形成有一層 第-導體層。接著，於基底上形成—關介電層。然後， 於閘間介電層上形成一層第三導體層。然後，移除周邊電 路Ϊ之第三導體層與問間介電層。之後，於基底上形成-層^四導體層。繼之，於第四導體層上形成—層頂蓋層。 接著，圖案化記憶胞區之頂蓋層、第四導體層、第三導體 f、閉間介電層、第—導體層以形成多數個記憶胞，並圖 二化周邊私路區之頂蓋層、第四導體層、第二導體層以形 成-個雜結構。最後，於周邊電路區之祕結構上形成 電性連接第四導體層的導線。 、依知本發明之較佳實施例所述之快閃記憶體的製造方 ，’其中第—導體層、第二導體層、第三導體層之材 如為摻雜多晶矽。 、 、、依照本發明之較佳實施例所述之快閃記憶體的製造方 法’其中第四導體層之材質例如為多晶石夕化金屬。其中， 多晶石夕化金屬包括-層摻雜多㈣層與—層魏鶴層。 依照本發明之較佳實施例所述之快閃記憶體的製造方 法，其中閘間介電層之材質例如為氧化石夕/氮化石夕/氧化矽 層。 、依照本發明之較佳實施例所述之快閃記憶體的製造方 法’更包括形成-導電插塞電性連接導線與第四導體層。 、依照本發明之較佳實施例所述之快閃記憶體的製^方 法，更包括於些記憶胞側壁與_結構侧壁形成多數個間 隙壁。 1269411 16538twf.doc/r 法，移除所述之快閃記億體的製造方 先於基底介電層之步驟係 周邊電路卩妙：。*先阻層覆蓋記憶胞區，並暴露 ^邊电路£。_’移除圖案 層與間間介電層。接著，移除圖案化雜Γ 間極所提出之製造方法於周邊電路區所形成的 2 …f日〗介電層，閘極結構内第四導體声盥第二導

-層電性連接，因此在形成導電插 ^ 士 構與外界電性連接。由於 —次微影钱刻製程，因此導電插塞的 ，作具有李父大的製程空間，使閘極結構的尺寸可設計得更 =。此外，因第四導體層之材質為多晶石夕化金屬，其與金 屬的導電插塞之接觸電阻可大幅降低。另一方面，由於第 二導體層的設置具有保護開間介電層的作用，使上述移除

圖案化光阻層的步驟不會對記憶胞區的閘間介電層造成損 害0 、 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例’並配合所附圖式，作 明如下。 【實施方式】 【弟一實施例】 圖2A至圖2F繪示本發明較佳實施例之一種快閃記憶 體之製造流程圖。其中，圖2E與圖2F係屬於同一製造流

11 I269U1 twf.doc/r 程步驟，而且圖2E為沿圖2D的剖面線i _ i，與剖面線Π -Π’所繪示之剖面圖。圖2F為圖2E的後續製造流程圖。 請參照圖2A，首先，提供基底2〇〇。基底2〇〇可區分 為記憶胞區202與周邊電路區2〇4。接著，依序於基底2〇〇 亡形成一層介電材料層（未繪示）、一層導體材料層（未繪 =)，以及一層罩幕層（未繪示）。介電材料層之材質例如為 氧化矽，其形成方法例如為熱氧化法。導體材料層之材質 例如為_多_，其形射法勤為化學氣相沈積法，、 亚於沈積過程_注人摻雜氣體如磷 材質例如為氮化梦，其形成方法例如為化學二 ΐί恩圖案化罩幕層、導體材料層以及介電材料層以形成 罩幕層208、導體層210以及介電層212 =層21〇以及介電層212中具有暴露出基底^層的^數 =開口 206。介電層212可做為一穿隨介電層。另外 木化各膜層之方法例如是微影蝕刻技術。 回 接著，請參照圖2Β，移除此些開口 2〇6 分基底200，以於基底細中形成多數個溝竿2;4路ΐ: 2Η之形成方法例如為乾式侧技術。錢，於 = =成-層絕緣材料層（未緣示），此絕緣材料層= 成方如是氧切。絕“二t 成方法例如為化學IU目沈積法。繼之 h之开7 料層，直到暴露出罩幕層2G8表面該絕緣材 層的方法例如是化學機械研磨(c f絕緣材料 208為研磨終止層。之後，移除罩幕層2Q=罩幕層 卓幕層208 12 twf.doc/r 之移除方法例如為電漿乾式蝕刻技術。因為經過了以上步 驟，所以於基底200中形成了多數個元件隔離結構216， 且相鄰兩元件隔離結構216之間留下了一層介電層212與 一層導體層210。 然後，請參照圖2C，於該記憶胞區202的基底200 上形成多數個條狀的導體層218，並於周邊電路區204的 基底200上形成一層導體層22〇。導體層218設置於該些 凡件隔離結構216之間，且導體層218彼此分離。導體層 220與導體層218之材質例如為摻雜多晶矽，其形成方式 例f先以石夕曱烧(siH4)與碟化氳(Ρη3)為反應氣體進行一化 學氣相沈積，以形成一層導體材料層，再以微影蝕刻技術 移除部分該導體材料層。接著，於基底2〇〇上形成一層閘 間’I電層222，此閘間介電層222例如為複合介電層，複 合介電層之材質例如是氧化矽/氮化矽/氧化矽。其中，氧 化矽的形成方法例如為熱氧化法與化學氣相沈積法，而氮 化石夕的形成方法例如為化學氣相沈積法。為保制間介電 層222於閘間介電層222上形成一層導體層224，導體層 質例如為摻雜多晶^摻雜多㈣之形成方法與 刖述摻雜多晶矽之形成方法相同。 之，請參照目2D，於基底200上形成一圖案化光阻 丨厂)覆蓋記憶胞區2G2，並暴露周邊電路區204。然 層224^=Ϊ化光阻層所暴露之周邊電路區204的導體 “間之方法例如是對導體層224 電層222進仃—乾核刻製程。接著，移除此圖 13 !twf.doc/r ，化光阻層。移除圖案化光阻層之方法例如對基底肅進 订個灰化(Ashing)製程，此灰化製程之反應物例如為乾 式::氧氣㈣搭配H2S〇4+H2〇2溶液。值得注意的是，由 於叹置有導體層故，因此灰化製程不會損傷記憶胞區搬 之間間介電層222。之後，於基底200上形成-層導體廣 =6’導體層226之材質例如為多晶矽化金屬，此多晶矽化 金屬可包括一層摻雜多晶矽層與一層矽化鎢層。摻雜多晶 _ 矽層之形成方法可與前述摻雜多晶矽之形成方法相同。矽 化鎢層之形成方法例如為以六氟化鎢(WF6)與矽甲烷為反 應物的化學氣相沈積法。接著，於導體層226上形成一頂 盍層228，此頂蓋層228之材質例如為氮化矽。 接著，為方便說明以下製程，須以不同於圖2A至圖 2D的另一角度觀察此製程，請參照圖2E。圖2E為沿圖 - 2D的剖面線I - I，與剖面線Π-Π，之剖面圖，其中區域I -I ’係沿圖2D之剖面線I-I，所繪示之剖面圖，而區域]^ Π’係沿圖2D之剖面線n-n，所繪示之剖面圖。 接著，請參照圖2F，圖案化區域I - I，之結構的頂蓋 層228、導體層226、導體層224、閘間介電層222、導體 層218以及導體層210,以形成由頂蓋層228a、導體層 226a、導體層224a、閘間介電層222a、導體層218a以及 導體層21〇a及介電層212所構成的記憶胞230。圖案化區 域Π-Π，之頂蓋層228、導體層226以及導體層220，以形 成由頂蓋層228b、導體層226b以及導體層220b所構成的 一個閘極結構232。 14 1269411 16538twf.doc/r 瓤 之後，於區域I -;[，之基底200的暴露部分形成源極/ 汲極區234，其形成方法例如為離子植入法。然後，於基 底200上形成一層氧化矽或氮化矽(未繪示），其形成方法 例如為化學氣相沈積法，然後進行一非等向性蝕刻，以於 記憶胞230的側壁與閘極結構232的側壁形成多數個間隙 壁236。接著，在基底2〇〇上形成一層層間介電層238，此 層間電層238之材質例如為棚填石夕玻璃。 • 然後，於區域η-Π，中，圖案化頂蓋層228b以及覆蓋 於頂盍層228之上的層間介電層238，以形成一接觸窗開 口 240 ’至少暴露出導體層226b。之後，在接觸窗開口 240 中形成一導電插塞242。導電插塞242的形成方法例如先 在基，200表面濺鍍一層鈦/氮化鈦所構成的阻障層，再以 化學氣相沈積法沈積一層鎢於阻障層之上，繼之，進行一 • 回蝕刻，以去除接觸窗開口 240以外的鎢。然後，於基底 200上形成一導線244以電性連接導電插塞242。導線244 的形成方法例如為鋁的金屬化製程(MetalUzati〇n)。導體層 22邰係藉由導電插塞242電性連接導線244，再藉由導 244電性連接外界。 、'7 值知注意的是，本發明所提出的快閃記憶體之製造方 法至少具有以下優點： 1·因為周邊電路區的閘間介電層已事先移除，使得 邊電路區的閘極結構之各導體層互相電性連接，所以升^ =導電插塞不須具有使各導體層電性連接的功能。因此战 —電插塞的製程僅須考慮導線與導體層的電性連接，使制 I2694lU8twf.doc/r 程裕度較大，因而可將閘極結_尺寸設魏小，以升 記憶體元件的積集度。 2.由於形成有導體層224 ’此導體層224具有保護記 憶胞區202之閘間介電層222的功能，使 在後續的製程中不致遭受損害。 电層 料3入^閘極結構232巾，因為導體層遍之材質為多晶 玉蜀’所以導體層2細與導電插塞242之接觸電阻很 低，有助於閘極結構232之電性控制。 【弟一實施例】 圖3AS圖3E纷示本發明較佳實施例之—種快閃記憔 胆之製造流程圖。其中，圖3C與圖3D係屬於同一製造； 程步驟，而且圖31)為沿圖3C的剖面線h，與剖面線立 π所I會示之剖面圖。圖3E為圖3D的後續製造流程圖。 请參照圖Μ，首先，提供基底綱。基底3〇〇可區分 ^己憶胞區302與周邊電路區删。基底则中已形成有 件隔離結構306。在記憶胞區搬的相鄰兩元件 :構306之間形成有-層介電層遞與配置於介電屛 之上的一層導體層31〇β在周邊電 : :隔離結構3。6之間已形成有一層介電層312=^ 包路區304的基底300上形成有一層導體層314。 °崚 ，後，請參照圖3Β，於基底·上形成一間間 二上16，此間間介電層316之材質例如為複合介•，: 口/1、電層之材質例如是氧化矽/氮化矽/氧化矽。I负 形成方法例如域氧化法與化學氣相沈積法，•化石夕的 16 1269411 16538twf.doc/r 形成方法例如為化學氣相沈積法。為保護閘間介電層 316，於閘間介電層316上形成一導體層318，導體層318 之材質例如為摻雜多晶矽，其形成方法例如先以矽甲烷 (S1H4)與磷化氫為反應氣體進行一化學氣相沈積製程 以幵>成一層導體材料層，再以微影钮刻技術移除部分導體 材料層。

之後，請參照圖3C，移除周邊電路區3〇4之導和, 3㈣閘間介電層316。其中，移除的方法係先於基底3〇曰〇 ^形成圖案化光阻層（未緣示）以覆蓋記憶胞區3〇2,並暴 電路區3〇4，然後，移除圖案化光阻層所暴露之導 ，層318與閘間介電層316。移除之方法例如是對導體層 此gUl介電層316進行—乾式侧製程。接著，移除 300 t 。移除圖案化総層之方法例如對基底 層318' '的是’由於設置有導體 1 火化^程不會損傷記憶胞區3〇2之閘間介電 ίο"320 * -層摻雜二曰=曰曰矽化金屬’此多晶矽化金屬可包括 方法可化鎢層。摻雜多晶秒層之形成 形成方^ 卞夕曰日之形成方法相同。而矽化鎢層之 學氣相沈積氣炫r應物的化 形成-層頂蓋層

3C的/ ’Λ方便說明以下製程，須以不同於圖3A至圖 的另—角度觀察此製程，請參照圖3D。二為圖I /r

I2694iiLfd0C 中沿剖面線m-m，與剖面線iv-iv，之剖面圖，其中，區域皿 -ΠΓ係沿圖3C之剖面線瓜-瓜，所繪示之剖面圖，而區域jy -IV’係沿圖3C之剖面線xv_xv，所繪示之剖面圖。接著，請 參照圖3E，圖案化區域jn-m，的頂蓋層322、導體層320、 導體層318、閘間介電層316以及導體層310，以形成由頂 蓋層322a、導體層320a、導體層318a、閘間介電層316a、 導體層310a與介電層308所構成的記憶胞324。圖案化區 φ 域1之頂蓋層322、導體層320以及導體層314，以形 成由頂蓋層322b、導體層320b以及導體層314b所構成的 閘極結構326。 之後，請繼續參照圖3E，於區域ΠΜΠ，之基底300的 暴露部分形成源極/汲極區328，其形成方法例如為離子植 入法。然後，於基底300上例如以化學氣相沈積法形成一 - 層氧化矽或氮化矽（未繪示），然後進行一非等向性蝕刻 (Anisotropic Etch)，以於記憶胞324的側壁與閘極結構326 的側壁形成多數個間隙壁330。 _ 接著，請繼續參照圖3E，在基底300上形成一層層間 介電層332，此層間介電層332之材質例如為硼磷矽玻璃 (Boro-phospho-silicate glass，或 BPSG)。然後，於區域IV-IV’中，圖案化頂蓋層322b以及覆蓋於頂蓋層322b之上的 層間介電層332，以形成一接觸窗開口 334，接觸窗開口 334至少暴露出導體層320b。之後，在接觸窗開口 334中 形成一導電插塞336。導電插塞336的形成方法例如先在 基底300表面濺鍍一層鈦/氮化鈦所構成的阻障層，再以化 18 1269411 16538twf.doc/r 學氣相沈積法沈積-料於阻障層之上，繼之，進行一回 侧’以去除接觸扣口 334以外的鎢。然後，於基底· 上形成導線338以電性連接導電插塞336。導線现的形 成方法例如為銘的金屬化製程。其中，導體層遍係藉由 V屯插基336电性連接導線338，再藉由導線電性連 接外界。 值付注意的是， 法至少具有以下優點

本發明所提出的快閃記憶體之製造方 1.因為周邊電路區的關介電層已事絲除，使得 邊電路區的閘極結構之各導體層互相電性連接，所以形 的導電插塞不須具有使各導體層雜連接的功能。因此， 導電插塞的製程僅須考慮導線解體層的電性連接，使擎 程裕度較大’因而可額滅構的尺寸設龍小，以提^ 記憶體元件的積集度。

2·由於形成有導體層318,此導體層318具有保错記 憶胞區302之閘間介電層316的功能，使閘間介電層^6 在後續的製程中不致遭受損害。 曰 3·在閘極結構326中，因為導體層32〇b之材質為多晶 矽化金屬，所以導體層320b與導電插塞336之接觸電= (Contact Resistance)很低，有助於閘極結構326之電性控 制。 工 雖然本發明已以較佳實施例揭露如上，然其並非用以 限疋本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之=護 19 Ι2694151_ 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1Α與圖1Β為先前技術之快閃記憶體。 圖2Α至圖2D為本發明實施例之快閃記憶體的製造 流程示意圖。 圖2Ε為沿圖2D之剖面線I - I ’與剖面線Π-Π’之剖 面圖。 圖2F為圖2Ε的後續製造流程圖。 圖3Α至圖3C為本發明另一實施例之快閃記憶體的製 造流程示意圖。 圖3D為沿圖3C之剖面線Π-Π’與剖面線IV-IV’之剖 面圖。 圖3Ε為圖3D之結構的後續製程示意圖。 【主要元件符號說明】 100 : Ρ型基底 102 :記憶胞區 103 : Ν型井區 104 :周邊電路區 105 : Ρ型井區 106 :元件隔離結構 108 :穿隧氧化層 110、112、116 :導體層 114 :閘間介電層 118 :頂蓋層 20 I2694U8twfd〇c/r _ 120:高壓閘氧化層 122 :周邊閘極 124 :導電插塞 126 :導線 130 :基底 132 :隔離結構 134、138 :導體層 136 :閘間介電層 140 :頂蓋層 142 :間隙壁 144 :導電插塞 146 :導線 148 :介電層 200 :基底 202 :記憶胞區 204 ··周邊電路區 ⑩ 206 ··開口 208 :罩幕層 210、210a、218、218a、220、220a、220b、224、224a 226、226a、226b ··導體層 212 :介電層 214 :溝渠 216 :元件隔離結構 222、222a :閘間介電層 21 Ι269411_/γ 228、228a、228b :頂蓋層 230 :記憶胞 232 :閘極結構 234 :源極/汲極區 236 :間隙壁 238 :層間介電層 240 ··接觸窗開口 • 242 :導電插塞 244 :導線 300 :基底 302 :記憶胞區 304 :周邊電路區 306:元件隔離結構 308 :介電層 310、310a、314、314b、318、318a、320、320a、320b : 導體層 # 312 :介電層 316、316a :閘間介電層 322、322a、322b :頂蓋層 324 :記憶胞 326 :閘極結構 328 ·源極/>及極區 330 :間隙壁 332 :層間介電層 22 1269411 16538twf.doc/r 334 :接觸窗開口 336 :導電插塞 338 :導線 340 :接觸窗開口 342 :導電插塞 344 :導線 I _ I，、Π_Π，、ΠΜΠ，、RMV，：剖面線、區域

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Claims (1)

1. I2694JU_c/r 十、申請專利範圍： 1.一種快閃記憶體的製造方法，包括： 提供一基底，該基底可區分為一記憶胞區與一周邊電 路區， 於該基底上形成已圖案化之一介電層與一第一導體 層，該第一導體層係位於該介電層上； 利用該介電層與該第一導體層之圖形，於基底中形成 多數個元件隔離結構； 於該記憶胞區的該基底上形成多數個條狀的第二導體 層並於該周邊電路區的該基底上形成一第三導體層，該些 第二導體層設置於該些元件隔離結構之間，且該些第二導 體層彼此分離； - 於該基底上形成一閘間介電層； . 於該閘間介電層上形成一第四導體層； 移除該周邊電路區之該第四導體層與該閘間介電層； 於該基底上形成一第五導體層； • 於該第五導體層上形成一頂蓋層； 圖案化該記憶胞區之該頂蓋層、該第五導體層、該第 四導體層、該閘間介電層、該第二導體層、該第一導體層 以形成多數個記憶胞，並圖案化該周邊電路區之該頂蓋 層、該第五導體層、該第四導體層、該第三導體層、該第 一導體層以形成一閘極結構；以及 於該周邊電路區之該閘極結構上形成電性連接該第五 導體層的一導線。 24 I26941J twf.doc/r 本2立ΐΐΐ專利範圍第1項所述之_記憶體的製造方 法/、中5亥弟-導體層上更形成有已圖案化之一 =用該罩幕層、該介電層與該第—導體層之_，於^ 中形成多數個元件隔離結構之步驟包括： 、夂 =該介電層、該第—導體層與該罩幕層所暴露之部 刀孩基底，以於该基底中形成多數個溝渠； 些溝Ϊ該基底上形成—絕緣材料層，該絕緣材料層填滿该 移除部分該絕緣材料層，直到暴露該罩幕層丨以及 移除該罩幕層。 θ 法 3二口：二1項所述之快閃記憶體的製造方 其中料—導體層之材質包括摻雜多㈣。 法 第1項所述之㈣記憶體的製造方 八X ¥體層、该第三導體層之材質包括摻雜多 晶碎。 法 法 法 層 法 其中该弟四導體層之材¥包姉衫轉。 1項所述之快閃記憶體的製造方 材質包括—多晶石夕化金屬。 日利範圍第6項所述之快閃記憶體的製造方 /、以夕日日石夕化金屬包括一摻雜多晶石夕層與一石夕化鑛 匕ΐ二1項所述之快閃記憶體的製造方 -口” ”電層之材質包括氧化石夕/氮化石夕/氧化石夕 25 1269411 twf.doc/r itsh 層。 法，更包^^利^^ 2所迷之快閃記憶體的製造方 層。更。括心成-導電插基電性連接該導線與該第五導體 方法圍第1項所述之'_記憶體的製造 數個間隙壁。記憶胞側壁與該閘極結構側壁形成多 11. 如申請專利範圍第丨項所述之快閃 的制、生 之Ϊ驟=該周邊電路區之該第—體層“Ϊ 並 暴露==成一圖案化光阻層覆蓋該記億胞區， 介電案化光阻層所暴露之該細導體層與該閘間 移除該圖案化光阻層。 12. —種快閃記憶體的製造方法，包括： 提I、基底’_基底可區分為—記憶胞區與—周 路區’該基底巾已形成有多數個元件隔離結構，、在該記惊 鄰兩元件隔離結構之間已形成有—第—介電層‘ 導體層，在該周邊電路區的相鄰兩元件隔離結ϋ 成有一第二介電層，且該周邊電路區的該基底上已 形成有一第二導體層； 於該基底上形成形成一閘間介電層； 於該閘間介電層上形成一第三導體層； 26 1269411 16538twf.doc/r 移除該周邊電路區之兮 於該基底上形成〜第^導$體層與該閘間介電層； 於該第四導體層上形成-頂蓋層； 圖案化該記‘it魏之t 三導體層、該閘間介電芦、=層、^弟四導體層、該第 憶胞，並圖案化該周邊電日路二^層;^成多數個記 該第二導體層以形成1極結構；以：亥弟四導體屬、 於咸周邊電路區之該鬧* 、 導體層的一導線。 、’、σ 形成電性連接該第四 13.如申請專利範圍第12項所 =其中—該第二導體層二= 層材#包括摻雜多晶石夕。 參 由⑽材貝包括多晶魏金屬。 方去^=咖第15項所述之齡_體的製造 ^、中〜日魏金屬包括—摻雜多⑽層與_石夕化 17.如申請專利範圍第12項所述之 其中該_介電層之材f包括氧化销^夕/: 方去18^=專Γ1刪12搞私㈣記憶體的製造 方法’更包括形成—導電插塞電性連接該導線與該第四導

   27 I2694iLL,d〇c/r 體層。 19. 如申請專利範圍第12項所述之快閃記憶體的製造 方法，更包括於該些記憶胞側壁與該閘極結構侧壁形成多 數個間隙壁。 20. 如申請專利範圍第12項所述之快閃記憶體的製造 方法，移除該周邊電路區之該第三導體層與該閘間介電層 之步驟包括： 於該基底上形成一圖案化光阻層覆蓋該記憶胞區，並 暴露該周邊電路區； 移除該圖案化光阻層所暴露之該第三導體層與該閘間 介電層；以及 移除該圖案化光阻層。

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