TWI264662B - Method for realizing circuit layout - Google Patents

Description

1264662 九、發明說明： 【發明所屬之技術領域】 本發明係提供一種實現電路佈局的方法，尤指一種在每 個電路單元中取消帶狀電源佈局以縮減電路單元高度、增 加積體電路集積度的電路佈局實現方法。 【先前技術】 半導體積體電路是現代化資訊社會最重要的硬體基礎 之一，如何提高積體電路的集積度’讓積體電路的佈局面 積能夠更有效率地被運用，也成為現代半導體工業的研發 重點。 一般來說，功能複雜的積體電路都是由一群具有基本功 能的電路單元(cell)組合出來的。舉例來說，數位積體電路 中常會以各種邏輯閘（像是及閘、或閘、反相器等等）、正 反器（flip-flop)、加法器、計數器（counter)等等電路單元來 組合出積體電路的整體功能。在實現特定功能的積體電路 時，首先就是以基本電路單元來組合架構出積體電路的整 體功能；選擇所需的基本電路單元後，就能規劃半導體積 體電路的佈局設計，進而實際製造出半導體積體電路。如 1264662 熟悉技術者所知，半導體電路是以不同性質的半導體層疊 積而成，在不同的半導體層上進行不同的佈局，就能具體 實現出各種電晶體與電晶體間連線，進而組合出各個電路 單元，乃至於整個積體電路。 為了便利積體電路的設計，半導賤業者會將常用的電路 單元及其對應之佈局設計建立為一電腦的資料庫 (library)。在設計積體電路時’料者先依積體電路之功能 在資料庫中選定其所需的電路單元，再由資料庠中將這些 電路單元所對應的佈局設計加以排列、組合，就能完成積 體電路整體的佈局設計，並以半導體製程具體地製造出所 需的積體電路。 請參考第1圖。第1圖即為習知技術以資料庫中電路單 元之佈局設計來實現積體電路整體佈局的示意圖。在此習 知技術中，資料庫（library)lO中s己錄有複數個電路單元 Ρ(1)、Ρ(2)···Ρ(ηι)至P(M)的佈局設計。在各個電路單元的佈 局設計中，會包括有作用區（active regi〇n)佈局df (像是摻 雜井、擴散區的佈局位置）、多晶矽佈局Pi、第1金屬層佈 局mtl、第2金屬層佈局mt2以友接點/穿礼（contact/via)佈 局ct等等。不同的作用區、多晶矽佈局可形成電晶體的基 1264662 本半導體架構（像是金氧半電晶體中的源極、汲極與閘 極），各個金屬層可連接不同的電晶體，接點/穿孔佈局則 可將不同層的佈局連接起來，像是將金屬層mtl的走線連 接於金屬層mt2的走線；某些接點/穿孔則形成各個電路單 元的訊號輸入端、輸出端，也就是各個電路單元的訊號佈 局。根據這些不同半導體層的佈局設計，就能在各個電路 單元中組合出各種電晶體，進而實現各個電路單元的基本 功能。 值得注意的是，在習知技術中，各個電路單元都會以金 屬層佈局（像是第1金屬層佈局）來形成帶狀(Strip)的電源 佈局。如熟悉技術者所知’各個電路单元中的電晶體需要 連接至適當的直流偏壓電源(power)，像是直流供電電壓 Vdd或是地端電壓（譬如電壓Vss)等等；而在習知技術的 電路單元中，就會在各個電路單元中設置橫貫的帶狀電源 佈局pwl、pw2，以使得各個電路單元能經由這些帶狀電源 佈局連接至直流電源。基本上，每個電路單元中的帶狀電 源佈局是橫貫於電路單元的相異兩侧（如第1圖所示），使 得各個電路單元在比鄰排列時，各個電路單元的電源佈局 能銜接在一起，共同揍收直流偏壓電源。 1264662 舉例來t兒，在設計一積體電路12時，若積體電路12中 需要電路軍元p(m)及p(M)，設計者就能由資料庫10中將 電路單元P(m)、P(M)的佈局設計找出，並列於積體電路12 的整體佈局中，使電路單元P(m)、P(M)的帶狀電源佈局相 互連接。接下來，使用者可進行一繞線(routing)程序，適當 地將各個電路單元中的訊號輸出入接點/穿孔連接起來，組 馨合出積體電路的整體功能。像在第1圖的示意例中，此繞 線程序可能會在第2金屬層上用一特定的繞線佈局rtO將電 路單元P(m)的某一接點/穿孔與電路單元P(M)的某一接點/ 穿孔連接起來，以使這兩個電路單元中的訊號佈局能彼此 ’相連，並能互相交換訊號，發揮整體功能。完成繞線程序 的繞線佈局後，就能完成積體電路12的整體佈局設計，益 進行半導體製程，實際製造出半導體積體電路。 不過，上述的習知技術也有缺點。其缺點 n ，’γ 尤疋 每個電路單元的佈局設計中均包括有帶狀的電源佈局 pwl、pw2。此種佈局設計的原意是讓使 ° +爲特別設 電源佈局，因為各個電路單元在排列組合時其帶狀兩 局自然會互相銜接，形成積體電路中整體的電源佈=源 而，此種帶狀電源佈局設計也會佔用相當 °。」 — j回積，使久 電路單元的高度（也就是兩個帶狀電源佈局間的距離口 1264662 第i圖所示）無法減低。電路單元的高度無法減低，也就 會使每個電路單元的佈局面積無法縮減，無法有效增加半 導體積體電路的集積度。 【發明内容】 因此，本發明之主要目的，即在於提出一種較佳的電路 佈局實現（設計/製造）方法，在每個電路單元中取消帶狀 的電源佈局，以縮減每個電路單元的高度及面積’並能有 效地增加半導體積體電路的集積度。 在本發明中，係在每個電路單元中以格點之電源接點/ 穿孔來取代習知技術中的帶狀電源佈局。在設計積體電路 的整體佈局時，設計者可選定、排列其所需的電路單元， 再於繞線程序中，順帶地繞線連接各個電路單元中的電源 接點。換句話說，在本發明中，本發明之電路單元不需再 設置帶狀的電源佈局；各個電路單元在鄰接排列後，各個 電路單元的電源接點/穿孔（格點電源佈局）不會直接互相 連接，而是在繞線程序中才繞線而連接各個電路單元的電 源接點/穿孔。 由於本發明之電路單元可排除帶狀之電源佈局，故本發 1264662 明可有效地減少各個電路單元的佈局高度及面積，提高積 體電路的整體集積度。另外，在現代的半導體工業中，繞 線程序已經是一個高度自動化的程序，利用繞線程序來形 成電路單元間的電源佈局並不會增加繞線程序的複雜程 度，還能使電路單元間的佈局更有彈性，不再像習知技術 中僅能偈限於各個電路單元既有的帶狀電源佈局。 針對現有的製程可發現，本發明可使每個電路單元的高 度縮減更多。舉例來說，在習知技術中原本高度為1〇間距 (pitch，在.13微米製程中，一個間距相當於0.28微米）的電 路單元，本發明可將其高度縮減為8間距。既然本發明能 使電路單元的高度（面積）能有所縮減，自然就能提高積 體電路的集積度，充分利用積體電路的佈局面積。 【實施方式】 請參考第2圖；第2圖即以本發明之電路單元來實現（設 計/製造）半導體積體電路之示意圖。在本發明之資料庫20 中，同樣記錄有複數個電路單元C(l)、C(2)...C(n)至C(N) 的佈局設計；各電路單元可作為積體電路的基本構築方 塊。舉例來說，各電路單元可以是數位電路中的各種邏輯 閘、正反器、加法器、計數器等等。在各個電路單元的佈 1264662 局設計中，至少可具有（但不受限於）作用區佈局df (可 以包括換雜井及/或擴散區）、多晶石夕佈局pl、接點/穿孔佈 局ct以及第1金屬層佈局_、第2金屬層佈局mt2等等。 作用區佈局df/多晶石夕佈局pl可在各個電路單元中形成電 晶體的基本架構’接點/穿孔佈局etj連接不同半導體層的 佈局，紋將各個電晶體連接於金屬層；而金屬層佈局 -、⑽上之繞線就能將各個電路單元中的電晶體連接在 -起’以麟各個轉單元縣本舰。料，各電路單 :中的某雜點/穿關軸各個魏單元的訊號輸入 端、輸出端，也就是訊號佈局設計。 本發明的重點之一，古t Η — — y ”之就疋在母個電路單元中改用柊點之 =穿孔作為電源佈局來接收運作的電力 == 術中所使用的帶妝 取代白知技 每個電路單μ 圖所示，在本發明的 的電源佈局pel L佈局來料各個電路單元 佈局pel、Ρ^、Γ使各個電路單元可經由這些電源 像是直^電=別連接ί不㈣直流偏壓電源(ρ叫， 等。這樣:Wd或二地h電壓（譬如電壓VSS)等 向兩側的帶狀+ ^ ^在母個电路早70巾省去橫貫連接對 積。讀電源佈局，以降低每個電路單⑽高度及面 1264662 如第2圖所示意的，在以本發明實現一積體電路22之 佈局設計時，設計者可先依據積體電路22的功能需求而選 出適用的電路單元，再由資料庫20中將這些電路單元的佈 局設計調出來’套用至積體電路22的佈局設計上。由於本 發明之各個電路單元並沒有帶狀的電源佈局，故各個電路 單元（假設是電路單元C⑻及C(N))在相鄰並排後，其電 源佈局pci、Pc2 (也就是格點之電源佈局）並不會互相連 接。接下來，在繞線程序中，一方面可將各個電路單元的 訊號佈局（也就是訊號接點/穿孔）繞線連接起來，另一方 面就可將各個電路單元的格點電源佈局繞線連揍起來。這 樣一來，不但能整合各個電路單元的功能而使積體電路22 發揮應有的功能，還能使各個電路單元間的電源佈局連接 起來。像在第2圖的示意例中，繞線程序會以繞線佈局rtl •來連接電路單元C(n)、C(N)的訊號接點/穿孔，並分別以繞 線佈局prl、pr2來使電路單元c(n)、C(N)的電源佈局pcl、 Pc2能共同連接至各個電源（像是電壓Vdd及Vss)。 換句話說，本發明是將各個電路單元中格點之電源佈局 田作疋矾號接點/穿孔的一種，在繞線程序中統一將各電路 單元中分散的電源佈局繞線連接起來，完成積體電路中的 整體電源佈局。在現代的半導體工業中，繞線程序已經可 1264662 以藉由電子自動化設計工具（EDA tool，Electronic Design Automation)而以高度自動彳b的方式來完成，故本發明並不 會增加繞線程序的複雜程度。事實上，本發明在繞線程序 才形成電路單元間的電源佈局繞線連接不僅能有效縮減每 個電路單元的高度及面積，也能增加電路佈局的設計彈 性，不必像習知技術一般受限於各個電路單元原本的帶狀 _電源佈局。在習知技術中，各個電路單元的帶狀電源佈局 會設置於第1金屬層；而在實際實施本發明之技術時，則 可利用第2金屬層（metal 2)來實現電路單元間的電源佈局 繞線連接以及訊號佈局繞線連接。當然，本發明也可利用 不同的金屬層來分別實現電路單元間的電源佈局繞線連接 與訊號佈局繞線連接。 | 為進一步說明本發明之優點，請繼續參考第3圖；第3 圖比較了本發明電路單元C0與習知技術電路單元P0的電 路举元南度。由於本發明之電路早元改用格點之電源佈 局，而此格點之電源佈局就可内縮於電路單元中，省去了 帶狀電源佈局所佔用的高度與面積。這樣一來，本發明就 可以有效縮減每個電路單元的高度與面積，進而增加半導 體積體電路的集積度。以實際的例子來進行比較，在本發 明中，電路單元的高度（如第3圖所標示）可包括有N型 1264662 /P型金氧半電晶體作用區中第1金屬層之間距(metal 1 pitches in NMOS/PMOS active area) 1·92 微米，加上第 1 金 屬層上走線的間距（spacing of metal 1 to metal 1)0· 12 微 米，其電路單元的總高度就是2·04微米，以一個間距為0·28 微米來計算，本發明電路單元之高度為8個間距(pitch)。 相較之下，在習知技術中，除了上述之基本高度之外，還 要另外加上帶狀電源佈局之高度，也就是在P型金氧半電 晶體處需要佔用0.35微米，在N型金氧半電晶體處需佔用 另外0.35微米，故總高度會增加為2.04+0.35+0.35二2.74微 米，以一個間距為0.28微米來計算，其電路單元的總高度 為10個間距。由此例可知，本發明的確可將電路單元的高 度由習知之10間距縮短為8間距，進而提高半導體積體電 路的集積度。 總結來說，本發明是在每個電路單元中以格點之電源佈 局來取代習知電路單元的帶狀電源佈局，在繞線程序中才 連接各個電路單元的電源佈局。所以，相較於習知技術， 本發明能有效地減少每個電路單元的高度及面積，進而增 加積體電路的集積度，充分利用積體電路的佈局面積。 1264662 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為習知技術以電路單元實現積體電路的示意圖。 第2圖為本發明以電路單元實現積體電路的示音圖。 第3圖為習知技術電路單元與本發明電路單元:高度比較 示意圖。 【主要元件符號說明】 10、20 資料庫 12、22 積體電路佈局 P(1)-P(M)、C⑴·C(N)、P〇、c〇 電路翠元 pwl-pw2、pcl_pc2 電源佈局 mtl-mt2 ct pi df rt0，rtl、prl、pr2 金屬層佈局 接點/穿孔佈局 多晶梦佈局 作用區佈局 繞線佈局

Claims (1)

1264662 十、申請專利範圍： 1. 一種於實現電路佈局的方法，其包含有： 建立一資料庫（library)，使該資料庫中記錄有複數個電路 單元(cell)的佈局設計，並使每一電路單元之佈局設計 中包含有至少一電源(power)佈局設計，用來使該電路 單元可經由該電源佈局接收運作之電力；以及 在設計每一電路單元中之電源佈局設計時，係使每一電 路單元中之電源佈局不會橫跨連接於該電路單元佈局 設計的相異兩侧。 2. 如申請專利範圍第1項之方法，其中各個電路單元之電 源佈局係使談電路單元可經由該電源佈局接收直流偏 壓電壓。 3. 如申請專利範圍第1項之方法，其另包含有： 在設計一積體電路之佈局時，於該資料庫中選出至少一 個電路單元之佈局設計，並將選出之電路單元的佈局 設計並排於該積體電路之佈局設計中，以及 進行一繞線(routing)佈局設計，以實現一金屬層之繞線佈 局而將該積體電路佈局設計中的各個電源佈局連接 起來。 17 1264662 4. 如申請專利範圍第3項之方法，其中，每一個電路單元 中亦包含有至少一訊號佈局設計，用來使該電路單元可 經由該訊號佈局輸入或輸出訊號，而該方法另包含有： 在進行該繞線佈局設計時，在同一金屬層另外實現其他 的繞線佈局而將不同電路單元間的訊號佈局連接起 來。 5. 如申請專利範圍第3項之方法，其中，每一個電路單元 中亦包含有至少一訊號佈局設計，用來使該電路單元可 經由該訊號佈局輸入或輸出訊號，而該方法另包含有： 在進行該繞線佈局設計時，在另一金屬層另外實現其他 的繞線佈局而將不同電路單元間的訊號佈局連接起 來。 6. —種於實現電路佈局的方法，其包含有： 建立一資料庫（library)，使該資料庫中記錄有複數個電路 單元(cell)的佈局設計，並使每一電路單元之佈局設計 中包含有至少一電源(power)佈局設計，用來使該電路 單元可經由該電源佈局接收運作之電力；以及 在設計每一電路單元中之電源佈局設計時，係使每一電 路單元中之電源佈局不會在與其他電路單元並排後與 18 1264662 相鄰電路單元中之電源佈局連接。 7. 如申請專利範圍第6項之方法，其中各個電路單元之電 源佈局係使該電路單元可經由該電源佈局接收直流偏 壓電壓。 8. 如申請專利範圍第6項之方法，其另包含有： 在設計一積體電路之佈局時，於該資料庫中選出至少一 個電路單元之佈局設計，並將選出之電路單元的佈局 設計並排於該積體電路之係局設計中，以及 進行一繞線(routing)佈局設計，以實現一金屬層之繞線佈 局而將該積體電路佈局設計中的各個電源佈局連接 起來。 9·如申請專利範圍第8項之方法，其中，每一個電路單元 中亦包含有至少一訊號佈局設計，用來使該電路單元可 經由該訊號佈局輸入或輸出訊號，而該方法另包含有： 在進行該繞線佈局設計時，在同一金屬層另外實現其他 的繞線佈局而將不同電路單元間的訊號佈局連接起 1264662 10。如申請專利範圍第8項之方法，其中，每一個電路單 元中亦包含有至少一訊號佈局設計，用來使該電路單 元可經由該訊號佈局輸入或輸出訊號，而該方法另包 含有： 在進行該繞線佈局設計時，在另一金屬層另外實現其他的繞 線佈局而將不同電路單元間的訊號佈局連接起來。

十一、圖式：

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