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TWI853269B - 靈敏放大器的版圖形成方法及靈敏放大器的版圖 - Google Patents

靈敏放大器的版圖形成方法及靈敏放大器的版圖 Download PDF

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TWI853269B
TWI853269B TW111125196A TW111125196A TWI853269B TW I853269 B TWI853269 B TW I853269B TW 111125196 A TW111125196 A TW 111125196A TW 111125196 A TW111125196 A TW 111125196A TW I853269 B TWI853269 B TW I853269B
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conductive
grid
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李宗翰
劉志拯
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大陸商長鑫存儲技術有限公司
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Abstract

本發明涉及一種靈敏放大器的版圖形成方法及靈敏放大器的版圖，所述方法包括：提供第一有源區版圖層；於第一有源區版圖層的上表面形成第一金屬接觸圖形層，第一金屬接觸圖形層包括位於第一圖形區域的相對兩側的第一金屬接觸圖形及第二金屬接觸圖形；於第一金屬接觸圖形層的上表面形成第一導電線圖形層，第一導電線圖形層包括覆蓋第一金屬接觸圖形及第二金屬接觸圖形的第一導電線圖形；於第一導電圖形層的上表面形成包括若干個連接孔圖案的第一連接孔圖形層，連接孔圖案用於連接形成連接第一金屬接觸圖形層的連接結構，以增加相鄰導電線之間的間隙及單條導電線的寬度，提高版圖上圖案形狀的均一性。

Description

靈敏放大器的版圖形成方法及靈敏放大器的版圖
本發明涉及半導體製造技術領域，特別是涉及靈敏放大器的版圖形成方法及靈敏放大器的版圖。
隨著積體電路製程的快速發展，對半導體產品的集成度的要求越來越高。而隨著半導體產品的集成化，要求單個半導體器件的尺寸越來越小，半導體器件中相鄰導電線之間的間隙越來越小及單條導電線的寬度越來越小。導致對半導體工藝製程的要求越來越高，並且相鄰導電線之間容易出現橋接短路的風險，導電線產生的寄生電容增加，影響半導體器件中數據傳輸的效率，並且增加半導體器件的能耗。
並且，傳統的積體電路產品中，多層工藝複雜程度較高，對各層版圖的設計規則要求較高，版圖上圖案形狀不均一，導致光刻工藝複雜程度較高。有鑑於此，本發明提出以下技術方案，以解決上述問題。
基於此，有必要針對上述背景技術中的問題，提供一種靈敏放大器的版圖形成方法及靈敏放大器的版圖，增加半導體產品中相鄰導電線之間的間隙及單條導電線的寬度，提高版圖上圖案形狀的均一性，降低對各層版圖的設計規則要求，並降低光刻工藝的複雜程度，以提高製成半導體產品的良率及可靠性。
為實現上述目的及其他相關目的，本發明的一實施例提供一種靈敏放大器的版圖形成方法，包括：提供第一有源區版圖層，所述第一有源區版圖層包括用於限定第一存儲單元結構的第一圖形區域；於所述第一有源區版圖層的上表面形成第一金屬接觸圖形層，所述第一金屬接觸圖形層包括位於所述第一圖形區域的第一側的第一金屬接觸圖形，及位於所述第一圖形區域的第二側的第二金屬接觸圖形，所述第一側與所述第二側為所述第一圖形區域沿第一方向相對的兩側；於所述第一金屬接觸圖形層的上表面形成第一導電線圖形層，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形；於所述第一導電圖形層的上表面形成第一連接孔圖形層，所述第一連接孔圖形層包括若干個連接孔圖案，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，所述連接孔圖案用於連接形成連接所述第一金屬接觸圖形層的連接結構。
於上述實施例中的靈敏放大器的版圖形成方法中，首先在第一有源區版圖層的上表面形成第一金屬接觸圖形層，所述第一金屬接觸圖形層包括位於第一圖形區域的沿第一方向相對兩側的第一金屬接觸圖形及第二金屬接觸圖形；然後於第一金屬接觸圖形層的上表面形成第一導電線圖形層，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形；以便於在所述第一導電圖形層的上表面形成包括若干個連接孔圖案的第一連接孔圖形層，其中，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，使得所述連接孔圖案連接形成連接第一金屬接觸圖形層的連接結構。由於第一導電線圖形經由連接孔圖案與連接結構連接，使得存儲單元結構中第一導電線圖形的寬度增加，減少製成半導體器件中導電線產生的寄生電容，提高半導體器件中數據傳輸的效率並且降低半導體器件的能耗。以第一存儲單元結構版圖為基本單元左右對稱及/或上下對稱地形成包括該基本單元陣列的版圖，提高了版圖上圖案形狀的均一性，降低了對各層版圖的設計規則要求，降低了光刻工藝的複雜程度，並且增加了製成半導體產品中相鄰導電線之間的間隙，便於對導電線充分鍍銅，進一步降低導電線的電阻及寄生電容。
在其中一個實施例中，所述的靈敏放大器的版圖形成方法還包括：提供第二存儲單元結構版圖，所述第二存儲單元結構版圖與第一存儲單元結構版圖沿所述第一方向對稱設置，所述第一存儲單元結構版圖與所述第二存儲單元結構版圖共用所述第二金屬接觸圖形。
在其中一個實施例中，所述的靈敏放大器的版圖形成方法還包括：提供第三存儲單元結構版圖及/或第四存儲單元結構版圖，所述第三存儲單元結構版圖與所述第一存儲單元結構版圖沿第二方向對稱設置，所述第四存儲單元結構版圖與所述第二存儲單元結構版圖沿所述第二方向對稱設置。
在其中一個實施例中，所述提供第一有源區版圖層包括：提供第一有源區圖形層，所述第一有源區圖形層包括沿所述第一方向依次間隔設置的第一有源區圖形、第二有源區圖形、第三有源區圖形及第四有源區圖形；於所述第一有源區圖形層的上表面形成第二連接孔圖形層；於所述第二連接孔圖形層的上表面形成柵條圖形層，所述柵條圖形層包括第一柵條圖形、第二柵條圖形、第三柵條圖形及第四柵條圖形，所述第一柵條圖形和所述第三柵條圖形沿所述第一方向依次間隔設置，所述第二柵條圖形和第四柵條圖形沿所述第一方向依次間隔設置；所述第一柵條圖形和所述第二柵條圖形沿第二方向依次間隔設置，所述第三柵條圖形和所述第四柵條圖形沿所述第二方向依次間隔設置；其中，所述第一有源區圖形與所述第三柵條圖形和所述第四柵條圖形分別交疊，所述第二有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第三有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第四有源區圖形與所述第一柵條圖形及所述第二柵條圖形分別交疊。
在其中一個實施例中，所述第一柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第五MOS管，所述第二柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第一MOS管，所述第一柵條圖形和沿所述第二方向位於其兩側的第三有源區圖形用於形成第三MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第二有源區圖形用於形成第四MOS管，所述第三柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第二MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第六MOS管。
在其中一個實施例中，所述第二連接孔圖形層包括第一連接孔圖形、第二連接孔圖形、第三連接孔圖形、第四連接孔圖形、第五連接孔圖形、第六連接孔圖形、第七連接孔圖形、第八連接孔圖形、第九連接孔圖形、第十連接孔圖形、第十一連接孔圖形及第十二連接孔圖形；所述第一連接孔圖形位於所述第三柵條圖形遠離所述第四柵條圖形一側的第一有源區圖形內；所述第二連接孔圖形位於所述第三柵條圖形與所述第四柵條圖形之間的第一有源區圖形內；所述第三連接孔圖形覆蓋所述第二有源區圖形與所述第一柵條圖形交疊形成的第一重疊區域；所述第四連接孔圖形位於所述第四柵條圖形遠離所述第一柵條圖形一側的第二有源區圖形內；所述第五連接孔圖形位於所述第一柵條圖形遠離所述第四柵條圖形一側的第三有源區圖形內；所述第六連接孔圖形覆蓋所述第三有源區圖形與所述第四柵條圖形交疊形成的第二重疊區域；所述第七連接孔圖形位於所述第一柵條圖形遠離所述第二柵條圖形一側的第四有源區圖形內；所述第八連接孔圖形位於所述第一柵條圖形與所述第二柵條圖形之間的第四有源區圖形內；所述第九連接孔圖形位於所述第二柵條圖形遠離所述第一柵條圖形一側的第四有源區圖形內；所述第十連接孔圖形位於所述第四柵條圖形遠離所述第三柵條圖形一側的第一有源區圖形內；所述第十一連接孔圖形位於所述第一圖形區域的第一側，且與所述第四有源區圖形間隔設置，所述第十一連接孔圖形與所述第一金屬接觸圖形電連接；所述第十二連接孔圖形位於所述第一圖形區域的第二側，且與所述第一有源區圖形間隔設置，所述第十二連接孔圖形與所述第二金屬接觸圖形電連接。
在其中一個實施例中，所述提供第一有源區版圖層還包括：於所述柵條圖形層的上表面形成第二導電線圖形層；所述第二導電線圖形層包括第一導電圖形、第二導電圖形、第三導電圖形、第四導電圖形、第五導電圖形、第六導電圖形、第七導電圖形、第八導電圖形、第九導電圖形及第十導電圖形；所述第一導電圖形覆蓋所述第一連接孔圖形；所述第二導電圖形覆蓋所述第二連接孔圖形及部分所述第三連接孔圖形；所述第三導電圖形覆蓋所述第四連接孔圖形；所述第四導電圖形覆蓋所述第五連接孔圖形；所述第五導電圖形覆蓋部分所述第六連接孔圖形及所述第八連接孔圖形；所述第六導電圖形覆蓋所述第七連接孔圖形；所述第七導電圖形覆蓋所述第九連接孔圖形；所述第八導電圖形覆蓋所述第十二連接孔圖形及所述第二金屬接觸圖形；所述第九導電圖形覆蓋所述第十連接孔圖形；所述第十導電圖形覆蓋所述第十一連接孔圖形及所述第一金屬接觸圖形。
在其中一個實施例中，所述連接孔圖案包括第一連接孔圖案、第二連接孔圖案、第三連接孔圖案、第四連接孔圖案、第五連接孔圖案及第六連接孔圖案；所述第一連接孔圖案位於所述第一圖形區域的第一側的所述第六導電圖形內；所述第二連接孔圖案與所述第三導電圖形及所述第二有源區圖形均交疊；所述第三連接孔圖案位於所述第一導電圖形內，且與所述第一連接孔圖形交疊；所述第四連接孔圖案位於所述第七導電圖形內，且與所述第九連接孔圖形交疊；所述第五連接孔圖案與所述第三有源區圖形及所述第四導電圖形均交疊；所述第六連接孔圖案位於所述第一圖形區域的第二側的第九導電圖形內。
在其中一個實施例中，所述第一導電線圖形沿第二方向的長度大於或等於預設寬度閾值。
在其中一個實施例中，所述第一存儲單元結構為6T SRAM。
本發明的另一實施例提供一種靈敏放大器的版圖，包括第一有源區版圖層、第一金屬接觸圖形層、第一導電線圖形層及第一連接孔圖形層，所述第一有源區版圖層包括用於限定第一存儲單元結構的第一圖形區域；第一金屬接觸圖形層位於所述第一有源區版圖層的上表面，所述第一金屬接觸圖形層包括位於所述第一圖形區域的第一側的第一金屬接觸圖形，及位於所述第一圖形區域的第二側的第二金屬接觸圖形，所述第一側與所述第二側為所述第一圖形區域沿第一方向相對的兩側；第一導電線圖形層位於所述第一金屬接觸圖形層的上表面，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形；第一連接孔圖形層位於所述第一導電圖形層的上表面，所述第一連接孔圖形層包括若干個連接孔圖案，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，所述連接孔圖案用於連接形成連接所述第一金屬接觸圖形層的連接結構。由於第一導電線圖形經由連接孔圖案與連接結構連接，使得存儲單元結構中第一導電線圖形的寬度增加，減少製成半導體器件中導電線產生的寄生電容，提高半導體器件中數據傳輸的效率並且降低半導體器件的能耗。以第一存儲單元結構版圖為基本單元左右對稱及/或上下對稱地形成包括該基本單元陣列的版圖，提高了版圖上圖案形狀的均一性，降低了對各層版圖的設計規則要求，降低了光刻工藝的複雜程度，並且增加了製成半導體產品中相鄰導電線之間的間隙，便於對導電線充分鍍銅，進一步降低導電線的電阻及寄生電容。
在其中一個實施例中，所述的靈敏放大器的版圖還包括第二存儲單元結構版圖，第二存儲單元結構版圖與第一存儲單元結構版圖沿所述第一方向對稱設置，所述第一存儲單元結構版圖與所述第二存儲單元結構版圖共用所述第二金屬接觸圖形。
在其中一個實施例中，所述的靈敏放大器的版圖還包括第三存儲單元結構版圖及/或第四存儲單元結構版圖，第三存儲單元結構版圖與第一存儲單元結構版圖沿第二方向對稱設置；第四存儲單元結構版圖與所述第二存儲單元結構版圖沿所述第二方向對稱設置。
在其中一個實施例中，所述第一有源區版圖層包括第一有源區圖形層、第二連接孔圖形層及柵條圖形層，第二連接孔圖形層位於所述第一有源區圖形層的上表面；柵條圖形層位於所述第二連接孔圖形層的上表面；所述第一有源區圖形層包括沿所述第一方向依次間隔設置的第一有源區圖形、第二有源區圖形、第三有源區圖形及第四有源區圖形；所述第二連接孔圖形層包括第一連接孔圖形、第二連接孔圖形、第三連接孔圖形、第四連接孔圖形、第五連接孔圖形、第六連接孔圖形、第七連接孔圖形、第八連接孔圖形、第九連接孔圖形、第十連接孔圖形、第十一連接孔圖形及第十二連接孔圖形；所述柵條圖形層包括第一柵條圖形、第二柵條圖形、第三柵條圖形及第四柵條圖形，所述第一柵條圖形和所述第三柵條圖形沿所述第一方向依次間隔設置，所述第二柵條圖形和所述第四柵條圖形沿所述第一方向依次間隔設置；所述第一柵條圖形和所述第二柵條圖形沿第二方向依次間隔設置，所述第三柵條圖形和所述第四柵條圖形沿所述第二方向依次間隔設置；其中，所述第一有源區圖形與所述第三柵條圖形和所述第四柵條圖形分別交疊，所述第二有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第三有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第四有源區圖形與所述第一柵條圖形及所述第二柵條圖形分別交疊。
在其中一個實施例中，所述第一柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第五MOS管，所述第二柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第一MOS管，所述第一柵條圖形和沿所述第二方向位於其兩側的第三有源區圖形用於形成第三MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第二有源區圖形用於形成第四MOS管，所述第三柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第二MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第六MOS管。
在其中一個實施例中，所述第二連接孔圖形層包括第一連接孔圖形、第二連接孔圖形、第三連接孔圖形、第四連接孔圖形、第五連接孔圖形、第六連接孔圖形、第七連接孔圖形、第八連接孔圖形、第九連接孔圖形、第十連接孔圖形、第十一連接孔圖形及第十二連接孔圖形；所述第一連接孔圖形位於所述第三柵條圖形遠離所述第四柵條圖形一側的第一有源區圖形內；所述第二連接孔圖形位於所述第三柵條圖形與所述第四柵條圖形之間的第一有源區圖形內；所述第三連接孔圖形覆蓋所述第二有源區圖形與所述第一柵條圖形交疊形成的第一重疊區域；所述第四連接孔圖形位於所述第四柵條圖形遠離所述第一柵條圖形一側的第二有源區圖形內；所述第五連接孔圖形位於所述第一柵條圖形遠離所述第四柵條圖形一側的第三有源區圖形內；所述第六連接孔圖形覆蓋所述第三有源區圖形與所述第四柵條圖形交疊形成的第二重疊區域；所述第七連接孔圖形位於所述第一柵條圖形遠離所述第二柵條圖形一側的第四有源區圖形內；所述第八連接孔圖形位於所述第一柵條圖形與所述第二柵條圖形之間的第四有源區圖形內；所述第九連接孔圖形位於所述第二柵條圖形遠離所述第一柵條圖形一側的第四有源區圖形內；所述第十連接孔圖形位於所述第四柵條圖形遠離所述第三柵條圖形一側的第一有源區圖形內；所述第十一連接孔圖形位於所述第一圖形區域的第一側，且與所述第四有源區圖形間隔設置，所述第十一連接孔圖形與所述第一金屬接觸圖形電連接；所述第十二連接孔圖形位於所述第一圖形區域的第二側，且與所述第一有源區圖形間隔設置，所述第十二連接孔圖形與所述第二金屬接觸圖形電連接。
在其中一個實施例中，所述第一有源區版圖層還包括位於所述柵條圖形層的上表面的第二導電線圖形層，所述第二導電線圖形層包括第一導電圖形、第二導電圖形、第三導電圖形、第四導電圖形、第五導電圖形、第六導電圖形、第七導電圖形、第八導電圖形、第九導電圖形及第十導電圖形；所述第一導電圖形覆蓋所述第一連接孔圖形；所述第二導電圖形覆蓋所述第二連接孔圖形及部分所述第三連接孔圖形；所述第三導電圖形覆蓋所述第四連接孔圖形；所述第四導電圖形覆蓋所述第五連接孔圖形；所述第五導電圖形覆蓋部分所述第六連接孔圖形及所述第八連接孔圖形；所述第六導電圖形覆蓋所述第七連接孔圖形；所述第七導電圖形覆蓋所述第九連接孔圖形；所述第八導電圖形覆蓋所述第十連接孔圖形；所述第九導電圖形覆蓋所述第十一連接孔圖形及所述第一金屬接觸圖形；所述第十導電圖形覆蓋所述第十二連接孔圖形及所述第二金屬接觸圖形。
在其中一個實施例中，所述連接孔圖案包括第一連接孔圖案、第二連接孔圖案、第三連接孔圖案、第四連接孔圖案、第五連接孔圖案及第六連接孔圖案；所述第一連接孔圖案位於所述第一圖形區域的第一側的所述第六導電圖形內；所述第二連接孔圖案與所述第三導電圖形及所述第二有源區圖形均交疊；所述第三連接孔圖案位於所述第一導電圖形內，且與所述第一連接孔圖形交疊；所述第四連接孔圖案位於所述第七導電圖形內，且與所述第九連接孔圖形交疊；所述第五連接孔圖案與所述第三有源區圖形及所述第四導電圖形均交疊；所述第六連接孔圖案位於所述第一圖形區域的第二側的第九導電圖形內。
在其中一個實施例中，所述第一導電線圖形沿第二方向的長度大於或等於預設寬度閾值。
為了便於理解本發明，下面將參考相關附圖對本發明進行更全面的描述。附圖中給出了本發明的首選實施例。但是，本發明可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使對本發明的公開內容更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中在本發明的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本發明。本文所使用的術語“及／或”包括一個或多個相關的所列專案的任意的和所有的組合。
應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其他元件或層時，其可以直接地在其他元件或層上、與之相鄰、連接或耦合到其他元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其他元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、 第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
空間關係術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其他元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其他元件或特徵“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其他取向)並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其他的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列專案的任何及所有組合。
這裡參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述申請的實施例。這樣，可以預期由於例如製造技術和/或容差導致的從所示形狀的變化。因此，本發明的實施例不應當局限於在此所示的區的特定形狀，而是包括由於例如製造導致的形狀偏差，圖中顯示的區實質上是示意性的，它們的形狀並不意圖顯示器件的區的實際形狀且並不意圖限定本發明的範圍。
請參閱第1圖-第9b圖。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，雖圖示中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件佈局型態也可能更為複雜。
請參閱第1圖，在本發明的一個實施例中，提供了一種靈敏放大器的版圖形成方法，包括如下步驟：
步驟S1：提供第一有源區版圖層，所述第一有源區版圖層包括用於限定第一存儲單元結構的第一圖形區域；
步驟S2：於所述第一有源區版圖層的上表面形成第一金屬接觸圖形層，所述第一金屬接觸圖形層包括位於所述第一圖形區域的第一側的第一金屬接觸圖形，及位於所述第一圖形區域的第二側的第二金屬接觸圖形，所述第一側與所述第二側為所述第一圖形區域沿第一方向相對的兩側；
步驟S3：於所述第一金屬接觸圖形層的上表面形成第一導電線圖形層，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形；
步驟S4：於所述第一導電圖形層的上表面形成第一連接孔圖形層，所述第一連接孔圖形層包括若干個連接孔圖案，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，所述連接孔圖案用於連接形成連接所述第一金屬接觸圖形層的連接結構。
具體地，請繼續參閱第1圖，首先在第一有源區版圖層的上表面形成第一金屬接觸圖形層，所述第一金屬接觸圖形層包括位於第一圖形區域的沿第一方向相對兩側的第一金屬接觸圖形及第二金屬接觸圖形；然後於第一金屬接觸圖形層的上表面形成第一導電線圖形層，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形；以便於在所述第一導電圖形層的上表面形成包括若干個連接孔圖案的第一連接孔圖形層，其中，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，使得所述連接孔圖案連接形成連接第一金屬接觸圖形層的連接結構。由於第一導電線圖形經由連接孔圖案與連接結構連接，使得存儲單元結構中第一導電線圖形的寬度增加，減少製成半導體器件中導電線產生的寄生電容，提高半導體器件中數據傳輸的效率並且降低半導體器件的能耗。以第一存儲單元結構版圖為基本單元左右對稱及/或上下對稱地形成包括該基本單元陣列的版圖，提高了版圖上圖案形狀的均一性，降低了對各層版圖的設計規則要求，降低了光刻工藝的複雜程度，並且增加了製成半導體產品中相鄰導電線之間的間隙，便於對導電線充分鍍銅，進一步降低導電線的電阻及寄生電容。
作為示例，請參閱第2圖，在本發明的一個實施例中，所述提供第一有源區版圖層包括：
提供第一有源區圖形層，第一有源區圖形層包括沿第一方向例如ox方向依次間隔設置的第一有源區圖形11、第二有源區圖形12、第三有源區圖形13及第四有源區圖形14；
於所述第一有源區圖形層的上表面形成第二連接孔圖形層；
於所述第二連接孔圖形層的上表面形成柵條圖形層，柵條圖形層包括第一柵條圖形41、第二柵條圖形42、第三柵條圖形43及第四柵條圖形44；其中，第一柵條圖形41和第三柵條圖形43沿第一方向依次間隔設置，第二柵條圖形42和第四柵條圖形44沿第一方向依次間隔設置；第一柵條圖形41和第二柵條圖形42沿第二方向例如oy方向依次間隔設置，第三柵條圖形43和第四柵條圖形44沿第二方向依次間隔設置；第一有源區圖形11與第三柵條圖形43和第四柵條圖形44分別交疊，第二有源區圖形12與第一柵條圖形41及第四柵條圖形44分別交疊，第三有源區圖形13與第一柵條圖形41及第四柵條圖形44分別交疊，第四有源區圖形14與第一柵條圖形41及第二柵條圖形42分別交疊。
作為示例，請參閱第3圖及第4圖，在本發明的一個實施例中，第一柵條圖形41和沿第二方向例如oy方向位於其兩側的第四有源區圖形14用於形成第五MOS管M5，第二柵條圖形42和沿第二方向位於其兩側的第四有源區圖形14用於形成第一MOS管M1，第一柵條圖形41和沿第二方向位於其兩側的第三有源區圖形13用於形成第三MOS管M3，第四柵條圖形44和沿第二方向位於其兩側的第二有源區圖形12用於形成第四MOS管M4，第三柵條圖形43和沿第二方向位於其兩側的第一有源區圖形11用於形成第二MOS管M2，第四柵條圖形44和沿第二方向位於其兩側的第一有源區圖形11用於形成第六MOS管M6。
作為示例，請繼續參閱第3圖，在本發明的一個實施例中，第二連接孔圖形層包括第一連接孔圖形511、第二連接孔圖形512、第三連接孔圖形513、第四連接孔圖形514、第五連接孔圖形515、第六連接孔圖形516、第七連接孔圖形517、第八連接孔圖形518、第九連接孔圖形519、第十連接孔圖形510、第十一連接孔圖形5111及第十二連接孔圖形5112；第一連接孔圖形511位於第三柵條圖形43遠離第四柵條圖形44一側的第一有源區圖形11內，第二連接孔圖形512位於第三柵條圖形43與第四柵條圖形44之間的第一有源區圖形11內；第二有源區圖形12與第一柵條圖形41交疊並形成第一重疊區域，第三連接孔圖形513覆蓋第一重疊區域；第四連接孔圖形514位於第四柵條圖形44遠離第一柵條圖形41一側的第二有源區圖形12內；第五連接孔圖形515位於第一柵條圖形41遠離第四柵條圖形44一側的第三有源區圖形13內；第三有源區圖形13與第四柵條圖形44交疊並形成第二重疊區域，第六連接孔圖形516覆蓋第二重疊區域；第七連接孔圖形517位於第一柵條圖形41遠離第二柵條圖形42一側的第四有源區圖形14內；第八連接孔圖形518位於第一柵條圖形41與第二柵條圖形42之間的第四有源區圖形14內；第九連接孔圖形519位於第二柵條圖形42遠離第一柵條圖形41一側的第四有源區圖形14內；第十連接孔圖形510位於第一有源區圖形11與第一對稱有源區圖形21之間的第三柵條圖形43內；第十連接孔圖形510位於第四柵條圖形44遠離第三柵條圖形43一側的第一有源區圖形11內；第十一連接孔圖形5111位於第一圖形區域10的第一側，且與第四有源區圖形14間隔設置，第十一連接孔圖形5111與第一金屬接觸圖形21電連接；第十二連接孔圖形5112位於第一圖形區域10的第二側，且與第一有源區圖形11間隔設置，第十二連接孔圖形5112與第二金屬接觸圖形22電連接。
進一步地，請參閱第5圖及第6圖，在本發明的一個實施例中，靈敏放大器的版圖形成方法還包括：於所述柵條圖形層的上表面形成第二導電線圖形層；第二導電線圖形層包括第一導電圖形611、第二導電圖形612、第三導電圖形613、第四導電圖形614、第五導電圖形615、第六導電圖形616、第七導電圖形617、第八導電圖形618、第九導電圖形619及第十導電圖形620；第一導電圖形611覆蓋第一連接孔圖形511；第二導電圖形612覆蓋第二連接孔圖形512及部分第三連接孔圖形513；第三導電圖形613覆蓋第四連接孔圖形514；第四導電圖形614覆蓋第五連接孔圖形515；第五導電圖形615覆蓋部分第六連接孔圖形516及第八連接孔圖形518；第六導電圖形616覆蓋第七連接孔圖形517；第七導電圖形617覆蓋第九連接孔圖形519；第八導電圖形618覆蓋第十二連接孔圖形5112及第二金屬接觸圖形22；第九導電圖形619覆蓋第十連接孔圖形510；第十導電圖形620覆蓋第十一連接孔圖形5111及第一金屬接觸圖形21。
進一步地，請參閱第7圖，在本發明的一個實施例中，步驟S3中於所述第一金屬接觸圖形層的上表面形成第一導電線圖形層，所述第一導電線圖形層包括第一導電線圖形31，第一導電線圖形31沿第一方向例如Ox方向延伸且覆蓋第一金屬接觸圖形21及第二金屬接觸圖形22。
作為示例，請參閱第8圖，在本發明的一個實施例中，步驟S4中的導電圖形層包括第一連接孔圖案71、第二連接孔圖案72、第三連接孔圖案73、第四連接孔圖案74、第五連接孔圖案75及第六連接孔圖案76；第一連接孔圖案71位於所述第一圖形區域的第一側的第六導電圖形616內；第二連接孔圖案72與第三導電圖形613及第二有源區圖形12均交疊；第三連接孔圖案73位於第一導電圖形611內，且與第一連接孔圖形511交疊；第四連接孔圖案74位於第七導電圖形617內，且與第九連接孔圖形519交疊；第五連接孔圖案75與第三有源區圖形13及第四導電圖形614均交疊；第六連接孔圖案76位於所述第一圖形區域的第二側的第九導電圖形619內。可以設置第一連接孔圖案71與第五MOS管對應，設置第二連接孔圖案72與第四MOS管對應，設置第三連接孔圖案73與第二MOS管對應，設置第四連接孔圖案74與第一MOS管對應，設置第五連接孔圖案75與第三MOS管對應，設置第六連接孔圖案76與第六MOS管對應。可以設置第一導電線圖形31沿第二方向例如oy方向的長度大於或等於預設寬度閾值，以滿足其寬度的要求。由於第一導電線圖形31經由連接孔圖案與連接結構連接，使得存儲單元結構中第一導電線圖形31的寬度增加，減少製成半導體器件中導電線產生的寄生電容，提高半導體器件中數據傳輸的效率並且降低半導體器件的能耗。以第一存儲單元結構版圖為基本單元左右對稱及/或上下對稱地形成包括該基本單元陣列的版圖，提高了版圖上圖案形狀的均一性，降低了對各層版圖的設計規則要求，降低了光刻工藝的複雜程度，並且增加了製成半導體產品中相鄰導電線之間的間隙，便於對導電線充分鍍銅，進一步降低導電線的電阻及寄生電容。
作為示例，請繼續參閱第4圖及第8圖，在本發明的一個實施例中，所述第一存儲單元結構為6T靜態隨機存取記憶體（Static Random-Access Memory，SRAM）。
作為示例，請繼續參閱第8圖，在本發明的一個實施例中，靈敏放大器的版圖形成方法還包括：提供第二存儲單元結構版圖，所述第二存儲單元結構版圖與第一存儲單元結構版圖沿第一方向例如ox方向對稱設置，所述第一存儲單元結構版圖與所述第二存儲單元結構版圖共用所述第二金屬接觸圖形。
作為示例，請繼續參閱第8圖，在本發明的一個實施例中，所述的靈敏放大器的版圖形成方法還包括：提供第三存儲單元結構版圖及/或第四存儲單元結構版圖，所述第三存儲單元結構版圖與所述第一存儲單元結構版圖沿第二方向例如oy方向對稱設置，所述第四存儲單元結構版圖與所述第二存儲單元結構版圖沿第二方向例如oy方向對稱設置。可以設置第二方向與第一方向垂直，以便於形成包括多個存儲單元結構的版圖，降低版圖設計的複雜度，提高製成存儲單元結構產品的良率及可靠性。
作為示例，請繼續參閱第6圖、第7圖及第8圖，在本發明的一個實施例中，提供了一種靈敏放大器的版圖，包括第一有源區版圖層、第一金屬接觸圖形層、第一導電線圖形層及第一連接孔圖形層，所述第一有源區版圖層包括用於限定第一存儲單元結構的第一圖形區域；第一金屬接觸圖形層位於所述第一有源區版圖層的上表面，所述第一金屬接觸圖形層包括位於所述第一圖形區域的第一側的第一金屬接觸圖形21，及位於所述第一圖形區域的第二側的第二金屬接觸圖形22，所述第一側與所述第二側為所述第一圖形區域沿第一方向相對的兩側；第一導電線圖形層位於所述第一金屬接觸圖形層的上表面，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形；第一連接孔圖形層位於所述第一導電圖形層的上表面，所述第一連接孔圖形層包括若干個連接孔圖案，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，所述連接孔圖案用於連接形成連接所述第一金屬接觸圖形層的連接結構。由於第一導電線圖形經由連接孔圖案與連接結構連接，使得存儲單元結構中第一導電線圖形的寬度增加，減少製成半導體器件中導電線產生的寄生電容，提高半導體器件中數據傳輸的效率並且降低半導體器件的能耗。以第一存儲單元結構版圖為基本單元左右對稱及/或上下對稱地形成包括該基本單元陣列的版圖，提高了版圖上圖案形狀的均一性，降低了對各層版圖的設計規則要求，降低了光刻工藝的複雜程度，並且增加了製成半導體產品中相鄰導電線之間的間隙，便於對導電線充分鍍銅，進一步降低導電線的電阻及寄生電容。
作為示例，請繼續參閱第2圖及第3圖，在本發明的一個實施例中，第一有源區圖形區域10還包括沿第一方向例如ox方向依次間隔設置的第一有源區圖形11、第二有源區圖形12、第三有源區圖形13及第四有源區圖形14；柵條圖形層包括第一柵條圖形41、第二柵條圖形42、第三柵條圖形43及第四柵條圖形44；其中，第一柵條圖形41和第三柵條圖形43沿第一方向例如ox方向依次間隔設置，第二柵條圖形42和第四柵條圖形44沿第一方向依次間隔設置；第一柵條圖形41和第二柵條圖形42沿第二方向例如oy方向依次間隔設置，第三柵條圖形43和第四柵條圖形44沿第二方向依次間隔設置；第一有源區圖形11與第三柵條圖形43和第四柵條圖形44分別交疊，第二有源區圖形12與第一柵條圖形41及第四柵條圖形44分別交疊，第三有源區圖形13與第一柵條圖形41及第四柵條圖形44分別交疊，第四有源區圖形14與第一柵條圖形41及第二柵條圖形42分別交疊。
作為示例，請繼續參閱第4圖，在本發明的一個實施例中，提供了一種存儲單元電路，包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4，第五MOS管M5和第六MOS管M6。第三MOS管M3的源極和第四MOS管M4的源極均連接電源線VDD。第一MOS管M1的源極和第二MOS管M2的源極均連接地線VSS。第三MOS管M3的汲極連接第一MOS管M1的源極、第五MOS管M5的汲極、第四MOS管M4的柵極和第六MOS管M6的柵極。第四MOS管M4的汲極連接第二MOS管M2的源極、第六MOS管M6的汲極、第三MOS管M3的柵極和第五MOS管M5的柵極。第一MOS管M1和第二MOS管M2的柵極均連接字線WL。第一MOS管M1的汲極連接位線BL，第二MOS管M2的汲極連接互補位線BL_。
進一步地，請參閱第5圖及第6圖，在本發明的一個實施例中，所述第一有源區版圖層還包括位於所述柵條圖形層的上表面的第二導電線圖形層，第二導電線圖形層包括第一導電圖形611、第二導電圖形612、第三導電圖形613、第四導電圖形614、第五導電圖形615、第六導電圖形616、第七導電圖形617、第八導電圖形618、第九導電圖形619及第十導電圖形620；第一導電圖形611覆蓋第一連接孔圖形511；第二導電圖形612覆蓋第二連接孔圖形512及部分第三連接孔圖形513；第三導電圖形613覆蓋第四連接孔圖形514；第四導電圖形614覆蓋第五連接孔圖形515；第五導電圖形615覆蓋部分第六連接孔圖形516及第八連接孔圖形518；第六導電圖形616覆蓋第七連接孔圖形517；第七導電圖形617覆蓋第九連接孔圖形519；第八導電圖形618覆蓋第十二連接孔圖形5112及第二金屬接觸圖形22；第九導電圖形619覆蓋第十連接孔圖形510；第十導電圖形620覆蓋第十一連接孔圖形5111及第一金屬接觸圖形21。
作為示例，請繼續參閱第8圖，在本發明的一個實施例中，所述連接孔圖案包括第一連接孔圖案71、第二連接孔圖案72、第三連接孔圖案73、第四連接孔圖案74、第五連接孔圖案75及第六連接孔圖案76；第一連接孔圖案71位於所述第一圖形區域的第一側的第六導電圖形616內；第二連接孔圖案72與第三導電圖形613及第二有源區圖形12均交疊；第三連接孔圖案73位於第一導電圖形611內，且與第一連接孔圖形511交疊；第四連接孔圖案74位於第七導電圖形617內，且與第九連接孔圖形519交疊；第五連接孔圖案75與第三有源區圖形13及第四導電圖形614均交疊；第六連接孔圖案76位於所述第一圖形區域的第二側的第九導電圖形619內。可以設置第一連接孔圖案71與第五MOS管對應，設置第二連接孔圖案72與第四MOS管對應，設置第三連接孔圖案73與第二MOS管對應，設置第四連接孔圖案74與第一MOS管對應，設置第五連接孔圖案75與第三MOS管對應，設置第六連接孔圖案76與第六MOS管對應。可以設置第一導電線圖形31沿第二方向例如oy方向的長度大於或等於預設寬度閾值，以滿足其寬度的要求。
請參閱第8圖、第9a圖及第9b圖，第9a圖為第8圖沿AA’方向所得剖面結構示意圖，第四連接孔圖案74、第二連接孔圖案72或第六連接孔圖案76 分別與第七導電圖形617、第三導電圖形613、第九導電圖形619直接連接。相對於圖9b中所示傳統的半導體結構中第四連接孔圖案74、第二連接孔圖案72或第六連接孔圖案76通過經由中轉結構400與連接結構200分別與第七導電圖形617、第三導電圖形613、第九導電圖形619連接，本發明提供的技術方案能夠增加存儲單元結構中第一導電線圖形31的寬度，減少製成半導體器件中導電線產生的寄生電容，提高半導體器件中數據傳輸的效率並且降低半導體器件的能耗。通過以第一存儲單元結構版圖為基本單元左右對稱及/或上下對稱地形成包括該基本單元陣列的版圖，提高了版圖上圖案形狀的均一性，降低了對各層版圖的設計規則要求，降低了光刻工藝的複雜程度，並且增加了製成半導體產品中相鄰導電線之間的間隙，便於對導電線充分鍍銅，進一步降低導電線的電阻及寄生電容。
請注意，上述實施例僅出於說明性目的而不意味對本發明的限制。
應該理解的是，除非本文中有明確的說明，所述的步驟的執行並沒有嚴格的順序限制，這些步驟可以以其他的順序執行。而且，所述的步驟的至少一部分步驟可以包括多個子步驟或者多個階段，這些子步驟或者階段並不必然是在同一時刻執行完成，而是可以在不同的時刻執行，這些子步驟或者階段的執行順序也不必然是依次進行，而是可以與其它步驟或者其他步驟的子步驟或者階段的至少一部分輪流或者交替地執行。
本說明書中的各個實施例均採用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。
以上所述實施例的各技術特徵可以進行任意的組合，為使描述簡潔，未對上述實施例中的各個技術特徵所有可能的組合都進行描述，然而，只要這些技術特徵的組合不存在矛盾，都應當認為是本說明書記載的範圍。
以上所述實施例僅表達了本發明的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對申請專利範圍的限制。應當指出的是，對於本領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干變形和改進，這些都屬於本發明的保護範圍。因此，本發明專利的保護範圍應以所附請求項為準。
S1, S2, S3, S4:步驟； 10:第一有源區圖形區域； 11:第一有源區圖形； 12:第二有源區圖形； 13:第三有源區圖形； 14:第四有源區圖形； 100:； 41:第一柵條圖形； 42:第二柵條圖形； 43:第三柵條圖形； 44:第四柵條圖形； 511:第一連接孔圖形； 512:第二連接孔圖形； 513:第三連接孔圖形； 514:第四連接孔圖形； 515:第五連接孔圖形； 516:第六連接孔圖形； 517:第七連接孔圖形； 518:第八連接孔圖形； 519:第九連接孔圖形； 510:第十連接孔圖形； 5111:第十一連接孔圖形； 5112:第十二連接孔圖形； 611:第一導電圖形； 612:第二導電圖形； 613:第三導電圖形； 614:第四導電圖形； 615:第五導電圖形； 616:第六導電圖形； 617:第七導電圖形； 618:第八導電圖形； 619:第九導電圖形； 620:第十導電圖形； 71:第一連接孔圖案； 72:第二連接孔圖案； 73:第三連接孔圖案； 74:第四連接孔圖案； 75:第五連接孔圖案； 76:第六連接孔圖案。
第1圖為本發明一實施例中提供的一種靈敏放大器的版圖形成方法的流程示意圖； 第2圖-第3圖為本發明一實施例中提供的一種靈敏放大器的版圖形成方法的步驟S1中所得版圖的俯視圖示意圖； 第4圖為本發明一實施例中提供的一種存儲單元電路的示意圖； 第5圖為本發明另一實施例中提供的一種靈敏放大器的版圖形成方法的步驟S1中所得版圖的俯視圖示意圖； 第6圖為本發明一實施例中提供的一種靈敏放大器的版圖形成方法的步驟S2中所得版圖的俯視圖示意圖； 第7圖為本發明一實施例中提供的一種靈敏放大器的版圖形成方法的步驟S3中所得版圖的俯視圖示意圖； 第8圖為本發明一實施例中提供的一種靈敏放大器的版圖形成方法的步驟S4中所得版圖的俯視圖示意圖； 第9a圖為第8圖沿AA’方向所得剖面結構示意圖； 第9b圖為一種傳統的靈敏放大器的版圖沿第8圖中所示AA’方向所得剖面結構示意圖。
S1,S2,S3,S4:步驟

Claims (10)

  1. 一種靈敏放大器的版圖形成方法，包括： 提供第一有源區版圖層，所述第一有源區版圖層包括用於限定第一存儲單元結構的第一圖形區域； 於所述第一有源區版圖層的上表面形成第一金屬接觸圖形層，所述第一金屬接觸圖形層包括位於所述第一圖形區域的第一側的第一金屬接觸圖形，及位於所述第一圖形區域的第二側的第二金屬接觸圖形，所述第一側與所述第二側為所述第一圖形區域沿第一方向相對的兩側； 於所述第一金屬接觸圖形層的上表面形成第一導電線圖形層，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形； 於所述第一導電圖形層的上表面形成第一連接孔圖形層，所述第一連接孔圖形層包括若干個連接孔圖案，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，所述連接孔圖案用於連接形成連接所述第一金屬接觸圖形層的連接結構。
  2. 如請求項1所述的靈敏放大器的版圖形成方法，其中，還包括： 提供第二存儲單元結構版圖，所述第二存儲單元結構版圖與第一存儲單元結構版圖沿所述第一方向對稱設置，所述第一存儲單元結構版圖與所述第二存儲單元結構版圖共用所述第二金屬接觸圖形； 優選地，還包括： 提供第三存儲單元結構版圖及/或第四存儲單元結構版圖，所述第三存儲單元結構版圖與所述第一存儲單元結構版圖沿第二方向對稱設置，所述第四存儲單元結構版圖與所述第二存儲單元結構版圖沿所述第二方向對稱設置。
  3. 如請求項1-2任一項所述的靈敏放大器的版圖形成方法，其中，所述提供第一有源區版圖層包括： 提供第一有源區圖形層，所述第一有源區圖形層包括沿所述第一方向依次間隔設置的第一有源區圖形、第二有源區圖形、第三有源區圖形及第四有源區圖形； 於所述第一有源區圖形層的上表面形成第二連接孔圖形層； 於所述第二連接孔圖形層的上表面形成柵條圖形層，所述柵條圖形層包括第一柵條圖形、第二柵條圖形、第三柵條圖形及第四柵條圖形，所述第一柵條圖形和所述第三柵條圖形沿所述第一方向依次間隔設置，所述第二柵條圖形和第四柵條圖形沿所述第一方向依次間隔設置；所述第一柵條圖形和所述第二柵條圖形沿第二方向依次間隔設置，所述第三柵條圖形和所述第四柵條圖形沿所述第二方向依次間隔設置； 其中，所述第一有源區圖形與所述第三柵條圖形和所述第四柵條圖形分別交疊，所述第二有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第三有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第四有源區圖形與所述第一柵條圖形及所述第二柵條圖形分別交疊； 優選地，所述第一柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第五MOS管，所述第二柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第一MOS管，所述第一柵條圖形和沿所述第二方向位於其兩側的第三有源區圖形用於形成第三MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第二有源區圖形用於形成第四MOS管，所述第三柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第二MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第六MOS管； 優選地，所述第二連接孔圖形層包括第一連接孔圖形、第二連接孔圖形、第三連接孔圖形、第四連接孔圖形、第五連接孔圖形、第六連接孔圖形、第七連接孔圖形、第八連接孔圖形、第九連接孔圖形、第十連接孔圖形、第十一連接孔圖形及第十二連接孔圖形； 所述第一連接孔圖形位於所述第三柵條圖形遠離所述第四柵條圖形一側的第一有源區圖形內； 所述第二連接孔圖形位於所述第三柵條圖形與所述第四柵條圖形之間的第一有源區圖形內； 所述第三連接孔圖形覆蓋所述第二有源區圖形與所述第一柵條圖形交疊形成的第一重疊區域； 所述第四連接孔圖形位於所述第四柵條圖形遠離所述第一柵條圖形一側的第二有源區圖形內； 所述第五連接孔圖形位於所述第一柵條圖形遠離所述第四柵條圖形一側的第三有源區圖形內； 所述第六連接孔圖形覆蓋所述第三有源區圖形與所述第四柵條圖形交疊形成的第二重疊區域； 所述第七連接孔圖形位於所述第一柵條圖形遠離所述第二柵條圖形一側的第四有源區圖形內； 所述第八連接孔圖形位於所述第一柵條圖形與所述第二柵條圖形之間的第四有源區圖形內； 所述第九連接孔圖形位於所述第二柵條圖形遠離所述第一柵條圖形一側的第四有源區圖形內； 所述第十連接孔圖形位於所述第四柵條圖形遠離所述第三柵條圖形一側的第一有源區圖形內； 所述第十一連接孔圖形位於所述第一圖形區域的第一側，且與所述第四有源區圖形間隔設置，所述第十一連接孔圖形與所述第一金屬接觸圖形電連接； 所述第十二連接孔圖形位於所述第一圖形區域的第二側，且與所述第一有源區圖形間隔設置，所述第十二連接孔圖形與所述第二金屬接觸圖形電連接； 優選地，所述提供第一有源區版圖層還包括： 於所述柵條圖形層的上表面形成第二導電線圖形層；所述第二導電線圖形層包括第一導電圖形、第二導電圖形、第三導電圖形、第四導電圖形、第五導電圖形、第六導電圖形、第七導電圖形、第八導電圖形、第九導電圖形及第十導電圖形； 所述第一導電圖形覆蓋所述第一連接孔圖形； 所述第二導電圖形覆蓋所述第二連接孔圖形及部分所述第三連接孔圖形； 所述第三導電圖形覆蓋所述第四連接孔圖形； 所述第四導電圖形覆蓋所述第五連接孔圖形； 所述第五導電圖形覆蓋部分所述第六連接孔圖形及所述第八連接孔圖形； 所述第六導電圖形覆蓋所述第七連接孔圖形； 所述第七導電圖形覆蓋所述第九連接孔圖形； 所述第八導電圖形覆蓋所述第十二連接孔圖形及所述第二金屬接觸圖形； 所述第九導電圖形覆蓋所述第十連接孔圖形； 所述第十導電圖形覆蓋所述第十一連接孔圖形及所述第一金屬接觸圖形。
  4. 如請求項3所述的靈敏放大器的版圖形成方法，其中，所述連接孔圖案包括第一連接孔圖案、第二連接孔圖案、第三連接孔圖案、第四連接孔圖案、第五連接孔圖案及第六連接孔圖案； 所述第一連接孔圖案位於所述第一圖形區域的第一側的所述第六導電圖形內； 所述第二連接孔圖案與所述第三導電圖形及所述第二有源區圖形均交疊； 所述第三連接孔圖案位於所述第一導電圖形內，且與所述第一連接孔圖形交疊； 所述第四連接孔圖案位於所述第七導電圖形內，且與所述第九連接孔圖形交疊； 所述第五連接孔圖案與所述第三有源區圖形及所述第四導電圖形均交疊； 所述第六連接孔圖案位於所述第一圖形區域的第二側的第九導電圖形內。
  5. 如請求項1-2任一項所述的靈敏放大器的版圖形成方法，其中，所述第一導電線圖形沿第二方向的長度大於或等於預設寬度閾值。
  6. 如請求項1-2任一項所述的靈敏放大器的版圖形成方法，其中，所述第一存儲單元結構為6T SRAM。
  7. 一種靈敏放大器的版圖，包括： 第一有源區版圖層，所述第一有源區版圖層包括用於限定第一存儲單元結構的第一圖形區域； 第一金屬接觸圖形層，位於所述第一有源區版圖層的上表面，所述第一金屬接觸圖形層包括位於所述第一圖形區域的第一側的第一金屬接觸圖形，及位於所述第一圖形區域的第二側的第二金屬接觸圖形，所述第一側與所述第二側為所述第一圖形區域沿第一方向相對的兩側； 第一導電線圖形層，位於所述第一金屬接觸圖形層的上表面，所述第一導電線圖形層包括第一導電線圖形，所述第一導電線圖形沿所述第一方向延伸且覆蓋所述第一金屬接觸圖形及所述第二金屬接觸圖形； 第一連接孔圖形層，位於所述第一導電圖形層的上表面，所述第一連接孔圖形層包括若干個連接孔圖案，所述連接孔圖案與所述第一存儲單元結構中的電晶體一一對應設置，所述連接孔圖案用於連接形成連接所述第一金屬接觸圖形層的連接結構。
  8. 如請求項7所述的靈敏放大器的版圖，其中，還包括： 第二存儲單元結構版圖，與第一存儲單元結構版圖沿所述第一方向對稱設置，所述第一存儲單元結構版圖與所述第二存儲單元結構版圖共用所述第二金屬接觸圖形， 優選地，還包括： 第三存儲單元結構版圖，與所述第一存儲單元結構版圖沿第二方向對稱設置；及/或 第四存儲單元結構版圖，與所述第二存儲單元結構版圖沿所述第二方向對稱設置。
  9. 如請求項7-8任一項所述的靈敏放大器的版圖，其中，所述第一有源區版圖層包括： 第一有源區圖形層，所述第一有源區圖形層包括沿所述第一方向依次間隔設置的第一有源區圖形、第二有源區圖形、第三有源區圖形及第四有源區圖形； 第二連接孔圖形層，位於所述第一有源區圖形層的上表面，所述第二連接孔圖形層包括第一連接孔圖形、第二連接孔圖形、第三連接孔圖形、第四連接孔圖形、第五連接孔圖形、第六連接孔圖形、第七連接孔圖形、第八連接孔圖形、第九連接孔圖形、第十連接孔圖形、第十一連接孔圖形及第十二連接孔圖形； 柵條圖形層，位於所述第二連接孔圖形層的上表面，所述柵條圖形層包括第一柵條圖形、第二柵條圖形、第三柵條圖形及第四柵條圖形，所述第一柵條圖形和所述第三柵條圖形沿所述第一方向依次間隔設置，所述第二柵條圖形和所述第四柵條圖形沿所述第一方向依次間隔設置；所述第一柵條圖形和所述第二柵條圖形沿第二方向依次間隔設置，所述第三柵條圖形和所述第四柵條圖形沿所述第二方向依次間隔設置； 其中，所述第一有源區圖形與所述第三柵條圖形和所述第四柵條圖形分別交疊，所述第二有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第三有源區圖形與所述第一柵條圖形及所述第四柵條圖形分別交疊，所述第四有源區圖形與所述第一柵條圖形及所述第二柵條圖形分別交疊； 優選地，所述第一柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第五MOS管，所述第二柵條圖形和沿所述第二方向位於其兩側的第四有源區圖形用於形成第一MOS管，所述第一柵條圖形和沿所述第二方向位於其兩側的第三有源區圖形用於形成第三MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第二有源區圖形用於形成第四MOS管，所述第三柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第二MOS管，所述第四柵條圖形和沿所述第二方向位於其兩側的第一有源區圖形用於形成第六MOS管； 優選地，所述第二連接孔圖形層包括第一連接孔圖形、第二連接孔圖形、第三連接孔圖形、第四連接孔圖形、第五連接孔圖形、第六連接孔圖形、第七連接孔圖形、第八連接孔圖形、第九連接孔圖形、第十連接孔圖形、第十一連接孔圖形及第十二連接孔圖形； 所述第一連接孔圖形位於所述第三柵條圖形遠離所述第四柵條圖形一側的第一有源區圖形內； 所述第二連接孔圖形位於所述第三柵條圖形與所述第四柵條圖形之間的第一有源區圖形內； 所述第三連接孔圖形覆蓋所述第二有源區圖形與所述第一柵條圖形交疊形成的第一重疊區域； 所述第四連接孔圖形位於所述第四柵條圖形遠離所述第一柵條圖形一側的第二有源區圖形內； 所述第五連接孔圖形位於所述第一柵條圖形遠離所述第四柵條圖形一側的第三有源區圖形內； 所述第六連接孔圖形覆蓋所述第三有源區圖形與所述第四柵條圖形交疊形成的第二重疊區域； 所述第七連接孔圖形位於所述第一柵條圖形遠離所述第二柵條圖形一側的第四有源區圖形內； 所述第八連接孔圖形位於所述第一柵條圖形與所述第二柵條圖形之間的第四有源區圖形內； 所述第九連接孔圖形位於所述第二柵條圖形遠離所述第一柵條圖形一側的第四有源區圖形內； 所述第十連接孔圖形位於所述第四柵條圖形遠離所述第三柵條圖形一側的第一有源區圖形內； 所述第十一連接孔圖形位於所述第一圖形區域的第一側，且與所述第四有源區圖形間隔設置，所述第十一連接孔圖形與所述第一金屬接觸圖形電連接； 所述第十二連接孔圖形位於所述第一圖形區域的第二側，且與所述第一有源區圖形間隔設置，所述第十二連接孔圖形與所述第二金屬接觸圖形電連接； 優選地，所述第一有源區版圖層還包括： 第二導電線圖形層，位於所述柵條圖形層的上表面，所述第二導電線圖形層包括第一導電圖形、第二導電圖形、第三導電圖形、第四導電圖形、第五導電圖形、第六導電圖形、第七導電圖形、第八導電圖形、第九導電圖形及第十導電圖形； 所述第一導電圖形覆蓋所述第一連接孔圖形； 所述第二導電圖形覆蓋所述第二連接孔圖形及部分所述第三連接孔圖形； 所述第三導電圖形覆蓋所述第四連接孔圖形； 所述第四導電圖形覆蓋所述第五連接孔圖形； 所述第五導電圖形覆蓋部分所述第六連接孔圖形及所述第八連接孔圖形； 所述第六導電圖形覆蓋所述第七連接孔圖形； 所述第七導電圖形覆蓋所述第九連接孔圖形； 所述第八導電圖形覆蓋所述第十二連接孔圖形及所述第二金屬接觸圖形； 所述第九導電圖形覆蓋所述第十連接孔圖形； 所述第十導電圖形覆蓋所述第十一連接孔圖形及所述第一金屬接觸圖形； 優選地，所述連接孔圖案包括第一連接孔圖案、第二連接孔圖案、第三連接孔圖案、第四連接孔圖案、第五連接孔圖案及第六連接孔圖案； 所述第一連接孔圖案位於所述第一圖形區域的第一側的所述第六導電圖形內； 所述第二連接孔圖案與所述第三導電圖形及所述第二有源區圖形均交疊； 所述第三連接孔圖案位於所述第一導電圖形內，且與所述第一連接孔圖形交疊； 所述第四連接孔圖案位於所述第七導電圖形內，且與所述第九連接孔圖形交疊； 所述第五連接孔圖案與所述第三有源區圖形及所述第四導電圖形均交疊； 所述第六連接孔圖案位於所述第一圖形區域的第二側的第九導電圖形內。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180182449A1 (en) * 2016-12-28 2018-06-28 Samsung Electronics Co., Ltd. Sense amplifier having offset cancellation
TW201911310A (zh) * 2017-08-02 2019-03-16 上海兆芯集成電路有限公司 讀取電路和方法
KR102070977B1 (ko) * 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657302B1 (en) * 1999-01-12 2003-12-02 Agere Systems Inc. Integration of low dielectric material in semiconductor circuit structures
US6909196B2 (en) * 2002-06-21 2005-06-21 Micron Technology, Inc. Method and structures for reduced parasitic capacitance in integrated circuit metallizations
KR101610831B1 (ko) * 2010-02-09 2016-04-12 삼성전자주식회사 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법
US9299736B2 (en) * 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US9620510B2 (en) 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
CN105825879B (zh) * 2015-01-09 2018-08-10 中芯国际集成电路制造(上海)有限公司 灵敏放大器的版图及其形成方法、存储器的版图
CN107978598B (zh) * 2016-10-24 2020-07-07 中芯国际集成电路制造(上海)有限公司 一种标准单元的版图结构及电子装置
CN111446236B (zh) * 2019-01-16 2023-08-08 中芯国际集成电路制造(上海)有限公司 带状单元版图及存储器版图、带状单元结构及存储器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102070977B1 (ko) * 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치
US20180182449A1 (en) * 2016-12-28 2018-06-28 Samsung Electronics Co., Ltd. Sense amplifier having offset cancellation
TW201911310A (zh) * 2017-08-02 2019-03-16 上海兆芯集成電路有限公司 讀取電路和方法

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