TWI264115B - Self-aligned split-gate NAND flash memory and fabrication process - Google Patents

Description

1264115 丨:1) 玖、發明說明 【發明所屬之技術領域】 本發明大體上關於半導體記憶裝置’特別有關於自行 對準分散閘極NAND快閃記憶體及其製法。 【先前技術】 非揮發性記憶體目前有數種形式可資利用，包含可電 規劃唯讀記憶體（EPROM)、可電抹式可規劃唯讀記憶體 (E E P R 0 Μ )、及快閃E E P R Ο Μ。快閃言己憶體已廣泛用於大 量資料儲存裝置，舉例而言，記憶卡、個人數位助理及 MP3播放器。這些應用要求高密度記憶體、更小的胞尺寸 及降低的製造成本。 一般而言，有二種基本型式的非揮發性記憶胞結構： 堆疊閘極及分散閘極。堆疊閘極記億胞通常具有浮動閘極 及控制閘極，以控制閘極直接位於浮動閘極上方。在分散 式閘極胞中，控制閘仍然位於浮動閘極上方，但是，橫向 偏離它。用於堆疊閘極胞的製法通常比分散式閘極胞的製 法更簡單。但是，堆疊閘極胞具有過抹拭問題’此係分散 閘極胞未具有的。通常藉由在一抹拭週期之後維持胞的臨 界電壓在約】.0 - 2 . 〇伏特的範圍以克服此問題’這會增 加電路設計的複雜度。 雖然分散閘極記憶胞未具有過抹拭問題’但是’其一 般包含稱爲選取閘極之增加的閘極。這種胞典型上以牽涉 相當複雜的製程步驟的雙-多、或三-多製法製造。此外 1264115 (2) ，分散閘極胞通常比堆疊閘極胞大。然而，由於無過抹拭 問題時可以具有相當簡單的電路設計，所以，分散閘極胞 被廣泛地使用’特別是在嵌入式非揮發性記憶體應用方面 Ο 美國專利6,091，1〇4及6,2 9 1,2 97中說明具有相當小 尺寸、有效率的抹拭性能及小規劃電流之分散閘極記憶胞 〇 如圖1所示及美國專利4,959,812和5,〇5〇，125中詳 述般’以僅有一位元線的接點，在位元線與源極線之間具 有串聯的一系列堆疊閘極快閃記憶胞之NAND EPROM陣 列中，胞尺寸已縮減。在此陣列中，眾多堆疊閘極記憶胞 2 1在位元線擴散22與源極線23之間串聯。胞係形成於 N或P型矽的基底26中的P井23之上方。每一胞具有由 例如多晶矽等導電材料製成的浮動閘極2 7以及由例如多 晶矽或多晶矽化物等導電材料製成的控制閘極2 8。控制 閘極是在浮動閘極的上方並與其垂直對齊。 二選取的閘極2 9、3 1係包含於陣列中，一閘極接近 k兀線接點3 2 ’ 一閘極接近源極擴散2 3。擴散3 3係形成 於堆疊閘極之間以及堆疊閘極和選取閘極之間的基底中， 以作爲記憶胞中電晶體的源極及汲極區。位元線及擴散會 被摻以N型摻雜劑。 爲了抹拭記憶胞，在P井與控制閘極之間施加約20 伏特的正電壓，造成電子從浮動閘極穿隧至它們下方的通 道區。浮動閘極因此變成帶正電，且堆疊閘極胞的臨界電 -6 - 1264115 (3) 壓變成負的。 控制閘極會被偏壓至相對於P井約2 0伏特正電壓， 以規劃記憶胞。電子從通道區穿隧至浮動閘極，浮動閘極 會帶負電，且堆疊閘極胞的臨界電壓會變成正的。藉由改 變堆疊閘極胞的臨界電壓，當讀取操作期間施加零電壓至 控制閘極時，在其下方的通道可以爲非導通狀態（邏輯0 )或是導通狀態（邏輯1 )。 【發明內容】 大體而言，本發明的目的是提供新的及改進的半導體 裝置及其製法。 本發明的另一目的是提供半導體裝置及製程，具有克 服習知技藝的限制及缺點之上述特徵。 藉由提供自行對準分散閘極N AN D快閃記憶胞陣列及 其方法，根據本發明，可取得這些及其它目的，其中，一 系列自行對準分散閘極胞形成於位元線擴散與共源極擴散 之間。每一胞具有彼此堆疊及自行對準的控制及浮動閘極 ，且第三閘極會與其它二閘極分開但自行對準。接近位元 線及源極擴散的選取閘極會與系列結束處的堆疊控制及浮 動閘極分開且自行對準。 在一揭示的實施例中，分散的閘極作爲抹拭閘極，在 它們下面具有重度摻雜的擴散區。抹拭路徑是從浮動閘極 圓化的側邊緣至對應的抹拭閘極，且規劃路徑是從通道區 至其上方的浮動閘極，延著二路徑具有福勒一諾德漢（ 1264115 (4)

Fowler-Nordheim )穿隧。當規劃是位元可選取時，陣列 會受偏壓，以致於在其中的所有記憶胞會被同時抹拭。 在第二揭示的實施例中，分散閘極會作爲選取閘極， 且每一選取閘極在其下方具有通道區。抹拭路徑是從浮動 閘極的圓化側邊至對應的選取閘極，具有福勒-諾德漢穿 隧，且規劃路徑是使用熱載子注射從浮動閘極之間的關閉 閘極通道區至浮動閘極。當規劃是位元可選取時，此陣列 也會受偏壓以致於其中的所有記憶胞可以被同時抹拭。 在第三揭示實施例中，在位元線與共同源極之間的主 動區中形成淺溝槽。使用分散閘極作爲選取閘極，其會延 伸至相鄰的控制閘極之間的溝槽中。這些選取閘極延著溝 槽的側壁具有二通道區以及在接近溝槽的底部具有重度摻 雜擴散區。抹拭路徑是從浮動閘極的圓化側邊緣至對應的 選取閘極，具有福勒-諾德漢穿隧。規劃路徑是從通道路 徑至其上方的浮動閘極，具有福勒-諾德滿穿隧，或是從 關閉閘極通道區至接近其之浮動閘極，使用熱載子注射。 當規劃是位元可選取時，此陣列也會受偏壓以致於陣列中 的所有記憶胞可以被同時抹拭。 【實施方式】 如圖2及3所示，記憶體包含分散閘極NAND快閃記 憶胞3 6，每一記憶胞具有浮動閘極3 7及控制閘極3 8，控 制閘極3 8係位於浮動閘極之上方並與其垂直對齊。 浮動聞極係由例如多晶砂或非晶砂等導電材料製成， 1264115 (5) 較佳厚度爲1 〇 〇 A — 1⑽〇 A數量級。浮動閘極的側邊緣3 9 具有圓化曲率，以及在每一浮動閘極與其下方的矽基底 4 1之間設有薄的閘極緣器4 0，典型上爲熱氧化物。 相較於浮動閘極，控制閘極在水平尺寸上較窄，在垂 直方向上較厚，以浮動閘極的邊緣橫向地延伸至控制閘極 的邊緣之外。控制閘極是由例如經過摻雜的多晶矽或多晶 石夕化物等導電材料製成，且每一控制閘極會以介電膜4 2 與其下方的浮動閘極相絕緣。該膜可以爲純氧化物或是氧 化物、氮化物及氧化物（〇 Ν Ο)，且在一目前較佳實施例 中，其係由二氧化物層之間的氮化物層組成。 抹拭閘極4 3位於堆疊閘極胞3 6之間，選取閘極4 4 係位於組的一端之胞與位元線接點4 6之間。第二選取閘 極4 5位於組的另一端之胞與源極擴散5 1之間。這些閘極 是由例如經過摻雜的多晶矽或多晶矽化物等導電材料製成 。它們是自行對齊並與相鄰的控制閘極以及浮動閘極平Θ ，以厚的介電膜4 7，分開每一抹拭或選取閘極與相鄰的 控制閘極，以及以薄的隧道氧化物4 8使其與浮動閘極相 分隔。介電膜及隧道氧化物可以爲純熱氧化物或是熱氧化 物、C V D氧化物、及/或C V D氮化物。 擴散區4 9、位元線擴散5 〇、及共源極擴散5 1係形成 於基底4 1的上部中的P型井5 2並被摻以N型材料。擴 散區4 9直接位於抹拭閘極的下方，且位元擴散5 0會在陣 的一端被選取閘極部份地重疊。一般的源極擴散區5丨會 被選取閘極4 5部份地重疊並由此胞陣列及相同型式的^ -9- 1264115 (6) 一陣列（未顯示）共用。 抹拭閘極4 3及選取閘極4 4、4 5會藉由閘極氧化物 5 3、5 4而與擴散區及基底分開。這些層可以是純熱氧化 物或熱氧化物與CVD氧化物的組合。 在本實施例中，在經由隧道氧化物4 8之浮動閘極的 圓化側邊緣3 9至相鄰的抹拭閘極4 3之間，形成抹拭路徑 〇 如同從圖3最佳觀視般，抹拭閘極43與選取閘極44 ' 4 5是平行於控制閘極3 8，控制閘極3 8係與交錯的浮動 閘極3 7及相鄰胞列中的隔離區5 6交會。位元線5 7垂直 於這些閘極，並與陣列的每一列中之位元線接點4 6、選 取閘極4 4、控制閘極3 8、抹拭閘極4 3、選取閘極4 5、及 共源極區交會。 圖2及3的記憶胞陣列可以由圖4A至4H中所示的 製法所製造。在此製法中，氧化物層5 8會於單晶矽基底 上熱地生長至約7〇A — 1 5〇A厚。在所示的實施例中，矽 是P型基底4 1形式，p型井5 2形成於其中。或者，假使 需要時，可以在P型基底中形成N型井。 多晶政或非晶砂（pdy-i)導電層59沈積於熱氧化物 上至10 0A - 10 0 0A數量級的厚度，以以在矽上形成介電 J曾6 1 (多晶矽之間的介電質）。此矽較佳地被摻雜磷、砷或 硼至每cm3爲】〇]7至1〇2〇數量級的等級。在沈積矽期間 ’慘雜可以原地達成，或者是以離子佈植通過其上方的介 電質6 1而直接佈植於砂中。 -10- 1264115 (7)

多晶矽之間的介電質可以爲純氧化物或是氧化物、氮 化物及氧化物（ON 0 )的組合，且在所示的實施例中，其由 厚度爲30A — 100A數量級之下氧化物層、厚度爲60A

—3 0 0人數量級之中央氮化物層、及厚度爲 30A — 1〇〇 A 數量級之上氧化物層所組成。 於介電膜61上沈積第二層多晶矽62(P〇ly-2)，並接 著將其鈾刻以形成控制閘極 38。此層具有 1 5 00 A — 3 5 〇〇A數量級之厚度，並被摻以磷、砷或硼至每cm3爲 102G至1021之數量級程度。 將厚度爲300A —1000A數量級之CVD氧化物或氮 化物層 6 3沈積於ρ ο 1 y - 2層上，並將其作爲掩罩以防止 P〇ly-2材料在後續的乾蝕刻步驟期間被蝕刻移除。 如圖4B所示，在層63上形成微影掩罩64以界定控 制閘極、及該層和被各向異性蝕刻移除的p〇ly-2層之未 經掩罩的部份，僅留下形成控制閘極38之P〇ly-2的部份 〇 如圖4 C所示，然後剝除光阻，並於控制閘的側壁上 熱地生長氧化物47至200A — 700A數量級的厚度。 如圖4 D所示般，使用氧化物作爲掩罩，各向異性地 蝕刻多晶層間介電質6 1的曝露部份及p 〇 1 y - 1層5 9的下 層部份以形成浮動閘極，僅在閘極之間的基底表面上留下 薄的氧化物層5 8。 如圖4 D所示般，接著以離子佈植，使用例如p31或 A s 7 5等摻雜劑，在閘極之間的基底中形成擴散區4 9。 -11 - 1264115 ⑻ 如圖4 E所示，在離子佈植之後，執行另一熱氧化， 建立用於選取閘極之閘極氧化物5 4、隧道氧化物4 8、在 擴散區4 9上之熱氧化物5 3、圍繞P 〇 1 y - 2控制閘極之氧化 物4 7。如此建立厚度達到1 0 0 A — 4 Ο Ο A數量級之閘極氧 化物54，以及建立厚度達到100A — 3 0 0A數量級之隧道 氧化物4 8。 爲增進氧化物膜的品質及降低選取閘及/或抹拭閘與 浮動閘之間的干擾，在熱氧化之前或之後’沈積約5 0 A — 200人之CVD氧化物。 在熱氧化期間，由於多晶矽的氧化速率在接近其與其 上方及下方的介電材料之間的介面處會較快，所以，浮動 閘極3 7的側邊緣3 9會變成圓化。圓化曲率會造成電場增 強，便於電子從浮動閘極穿隧至抹拭閘極。此外’側邊緣 的圓化會消除局部捕陷效果，局部捕陷效果係當胞在抹拭 模式下操作且電子從浮動鬧極穿隧至抹拭聞極時，發生於 接近浮動閘極的方形角落之隧道氧化物中。因此，圓化的 邊緣會增強記憶胞的規劃及抹拭性能。 這些處理步驟的結果係每一控制閘極會自行對準其下 之浮動閘極，且控制閘極會窄於浮動閘極。因此，浮動閘 極的邊緣會橫向地延伸至控制閘極的邊緣之外。 如圖4E所示，在熱氧化之後，導電層（poly_3)65會 沈積於整個晶圓上。此層典型上是經過摻雜的多晶矽或多 晶矽化物，且其被沈積至1 5 0 0 A - 4 0 0 0 A數量級的厚度。 如圖4 F所示，接著，各向異性地鈾刻Ρ ο 1 y - 3層，僅 -12- 1264115 Ο) 留下形成抹拭閘極4 3及選取閘極4 4、4 5之部份。在以此 $式形成之後’抹拭閘極與選取閘極會自行對準及平行控 制閘極。 如圖4 G所示，將例如p3 1或a s 7 5等N型摻雜劑植入 P井5 2以形成位元線擴散5 〇及共源極擴散5 i。 之後，將例如磷矽酸鹽玻璃（P S G)或硼磷酸鹽玻璃 (BPSG)沈積於整個晶圓上，然後，鈾刻以用於位元接點 4 6 °最後’將金屬層沈積於玻璃上並將其圖型化以形成位 元線5 7及位元線接點4 6。 參考圖5A及5B，說明記憶胞陣列的操作及使用，其 中’舉例說明之用於抹拭（ERS)、規劃（PGM)、及讀取 (RD)操作之偏壓電壓顯示鄰接於陣列的終端。在本實施例 中’選取記憶胞C 1。此胞位於控制閘CG 1及位元線BLn 的交會處，且在圖中被圈起來以便於找出位置。在陣列中 的所有其它記憶胞未被選取。 在抹拭操作期間，強迫電子從浮動閘極穿隧至抹拭閘 極，在浮動閘極留下佔多數的正離子。當橫跨隧道氧化物 的電場大於1 〇 mV/cm時，福勒一諾德漢穿隧變得顯著， 具有充份能量的電子可以從陰極電極（浮動電極）穿隧至陽 極電極（抹拭閘極）。 藉由浮動閘極或陰極電極的圓化曲率，福勒-諾德漢 穿隧所需的電壓會因在有效電場中造成增強而降低。增強 的電場也會使得使用較厚的穿隧氧化物成爲可能並仍然維 持足夠的電子穿隧。 -13- 1264115 (ΊΟ) 抹拭可以使用二不同的偏壓條件以達成。在第一抹拭 模式中，記憶胞的控制閘極可以以-7至-1 2伏特等級的位 準偏壓，抹拭閘極會以3 - 7伏特等級的位準偏壓，位元線 會保持浮動，且選取閘極會維持在〇伏特。在第二抹拭模 式中，記憶胞的控制閘極會被偏壓在0伏特，抹拭閘極會 被偏壓至 9 - 1 2伏特等級的位準，位元線會保持浮動，且 共源極、選取閘極及Ρ井都會被偏壓在0伏特。 藉由這些偏壓條件，施加在控制閘極與抹拭閘極之間 的大部份電壓會出現在圍繞浮動閘極的圓化側邊緣之隧道 氧化物。這會觸發福勒-諾德漢穿隧，以電子從浮動閘極 穿隧至抹拭閘極。當浮動閘極變成更帶正電時，記憶胞的 臨界電壓，在本實施例中較佳地爲-3至-6伏特等級，會 變得更低。當控制閘極被偏壓在0伏特時，這會在浮動閘 極下方的通道中造成反轉層。因此，記憶胞會在抹拭操作 之後進入導電狀態（邏輯1 )。在選取的記憶胞中，控制 閘極及抹拭閘極會被偏壓在0伏特，結果，在抹拭操作期 間不會有福勒-諾德漢穿隧。 在規劃操作期間，福勒諾德漢穿隧會造成電子從通道 區穿隧至其上方的浮動閘極，且浮動閘極會變成帶負電。 在圖5 Α所示的實施例中，將1 5 - 1 8伏特的偏壓施加至選 取的記憶胞C ! n之控制閘極，將1 - 3伏特施加至選取閘極 S G 〇、及抹拭閘極E G 〇 - E G ! 4，選取閘極S G 1位元線5 7、 及共源極5 1會維持在0伏特◦藉由這些偏壓條件，大部 份施加的電壓會出現在浮動閘極下方的閘極氧化物，造成 -14 - 1264115 (11) 市田勒一 δ右德漢免隊’使得電子從源極區之間的通道區遷移 至浮動閘極。在規劃操作結束時，浮動閘極會帶負電，較 佳地爲1 - 3伏特數量級之記憶胞的臨界電壓會變得較高。 因此，當讀取操作期間控制閘極被偏壓在〇伏特時，記憶 胞會被關閉。在規劃操作之後，記憶胞進入非導電狀態（ 邏輯0)。 在與被選取的胞C ! η共用相同控制閘極之未被選取的 記憶胞C ! (η _ 1 )及C i („ +】）中，位元線會被偏壓在5 - 8伏特， 且控制閘極會被偏壓在1 5 - 1 8伏特。這會造成可忽略的福 勒一諾德漢穿隧，且浮動閘極電荷會維持不變。其它未被 選取的記憶胞C〇„及C2n會於位元線上被偏壓〇伏特，於 控制閘極上被偏壓6 - 8伏特。這也會使福勒-諾德漢穿隧 最小化，且浮動閘極上的電荷不會改變。 圖5 B中顯示用於程式模式的另一組偏壓條件。在本 實施例中，選取的記憶胞C , n於控制閘極上受1 0 - 1 3伏特 偏壓，於選取閘極S G上受0伏特偏壓，抹拭閘極、及共 源極於選取閘極S G ]、位元線、及P井上受-5伏特偏壓。 以此方式將胞偏壓，則大部份的施加電壓會落在浮動閘極 下力的閘極氧化物上◦這會造成福勒-諾德漢穿隧，使得 電子從通道區遷移至浮動閘極。 在讀取模式中，選取的記憶胞C ηι在控制閘極、源極 及抹拭閘極上會受到0伏特偏壓，在位元線上會受到1 -3 伏特偏壓，在選取閘極上會受到V cc偏壓。藉由施加5 - 8 伏特至控制閘極，以開啓位元線方向上未被選取的記億胞 -15- 1264115 (12) ，舉例而言，cGll及c2n。當記憶胞被抹拭時，由於被選 取的胞之通道會被開啓以及在相同位元線方向上的其它胞 也會被開啓，所以其顯示導電狀態。因此，由感測放大器 歸還邏輯1 。 當記憶胞被規劃時，當由選取的胞之通道被關閉’所 以，其顯示非導電狀態。因此，感測放大器會歸還邏輯0 。在未被選取的記憶胞c1(n_u& c1(n + 1)中，位元線及共源 極會受〇伏特偏壓，且在位元線與源極之間無電流流動。 圖6及7的實施例大致上類似於圖2及3的實施例， 且在這二實施例中，類似的代號代表對應的元件。但是， 在本實施例中，選取閘極7 1位在控制及浮動閘極堆疊之 間，且在選取閘極下方的基底中無擴散。在圖2的貫施例 中，以相同的方式形成選取閘極作爲抹拭閘極4 3，且它 們因此與堆疊控制及浮動閘極自行對準。抹拭路徑是從浮 動閘極的圓化側邊緣3 9經由隧道氧化物4 8至相鄰的選取 閘極7 1。 如同從圖7最佳觀視般，選取閘極44、4 5及7 1是平 行於控制閘極，其會與交錯的浮動閘極3 7及相鄰的胞列 中的隔離區5 6交會。位元線5 7是垂直於選取及控制閘極 ，且與每一陣列的列中之位元線接點4 6、選取閘極44、 45及71、以及共源極區51交會。

圖6的實施例中製造NAND快閃記憶胞陣列之製法類 似於圖4 A至4H中所示者，但是，在選取閘極7 1之下無 擴散區。因此，在本實施例中，在選取閘極5 7下方之P -16- 1264115 (13) 井5 2的部份作爲用於這些閘極的通道。 參考圖8，說明圖6及7的實施例之操作及使用，其 中，用於抹拭（ERS)、規畫I] (PGM)及讀取（RD)操作之舉例 說明的偏壓電壓顯示爲鄰接陣列的終端。如同圖5 A的實 施例般，再度假定記憶胞C ]n被選取。此胞位於控制閘極 、與位元線BLn的交會處，並被圈示以便於找到其位置 。陣列中所有其它記憶胞未被選取。 可以以二不同的偏壓條件，執行抹拭。在第一抹拭模 式中，記憶胞的控制閘極會受-7至-1 2伏特偏壓，選取閘 極SGrSGu會受3-7伏特偏壓，選取閘極SG〇及SG16會 受〇伏特或是3 - 7伏特之偏壓，位元線是浮動的，且共源 極會受0伏特偏壓。在第二抹拭.模式中，控制閘極、P井 及共源極會受0伏特偏壓，選取閘極SG^SGm會受9-12 伏特偏壓，選取閘極S G〇及S G ! 6會受0伏特或9- 1 2伏特 偏壓，且位元線是浮動的。 藉由這些偏壓條件，控制閘極與選取閘極之間的大部 份電壓差是呈現在圍繞浮動閘極的圓化側壁之隧道氧化物 上。這會觸發福勒-諾德漢穿隧，以電子從浮動閘電極穿 險至選取閘極。當浮動閘極變成更帶正電時’較佳地爲—3 至-6伏特等級之記億胞的臨界電壓會變得更低。當控制 閘極受〇伏特偏壓時，這會在浮動閘極下方的通道中造成 反轉層。因此，記憶胞會在抹拭操作之後進入導電狀態（ 邏輯1 )。在未被選取的記憶胞中，控制聞極及選取鬧極 會受0伏特偏壓，結果，在抹拭操作期間無福勒一盖德漢 _ 17- 1264115 (14) 穿隧。 在規劃模式中，選取的記憶胞C 1 11之控制閘極會受偏 壓至1 0 -〗2伏特位準，7 - 9伏特施加至選取閘極S G 〇、 S G 2 - S G , 6，及施力D至與選取的胞相同位元線方向之其它記 憶胞（舉例而言，C 〇 n及C 2 η )的控制閘極’位元線保持在 0伏特，且6 - 8伏特施加至共源極。藉由施加7 - 9伏特至 控制閘極及選取閘極，以開啓胞及選取電晶體。施加至正 好在選取的胞（在本實施例中爲s G 1及c 1 η)之前的選取閘 極之電壓可以在低壓側，較佳地在1 -2伏特數量級。 藉由這些偏壓條件，共源極與位元線之間的大部份電 壓出現在選取閘極S G 1、及選取的胞C Ιη的浮動閘極之間 的中間通道區，在該區域中造成高電場。此外，由於浮動 閘極耦合至來自共源極節點及控制閘極CG 1之電壓，所 以，會建立橫跨中間通道區與浮動區之間的氧化物之強垂 直電場。當電子在規劃操作期間從位元線流至共源極時， 它們會被橫跨中間通道區的電場加速，且它們中的一些會 被加熱。熱電子中的一些會受垂直電場加速，造成它們克 服氧化物的能量障壁（約3 . 1 eV)及注入浮動閘極。 在規劃操作結束時5浮動閘極會帶負電，較佳地在 1 - 3伏特數量級的記憶胞之臨界電壓會變得較高。因此， 當讀取操作期間控制閘極受〇伏特偏壓時，記憶胞會被關 閉。接續規劃操作，記憶胞進入非導電狀態（邏輯0)。 在與選取的胞C ! n共用相同的控制閘極之未被選取的 記憶胞c1(„_])及CI〇1+1)中，位元線會被偏壓於3伏特， -18- 1264115 (15) 選取閘極s G 1受偏壓於卜2伏特’控制鬧極受偏壓於1 〇 -1 2伏特◦因此，選取電晶體$ 1 (η · U及S ! („ + !)被關閉，且在 胞Cun·!)及CI(I1+1)中沒有發生中間通道熱載子注入。其它 未被選取的記憶胞CG„及Ch會受〇伏特偏壓至位元線及 受7 - 9伏特偏壓至控制閘極’使得中間通道熱載子注射最 小，且浮動閘極電荷未改變。 在讀取模式中，選取的記憶胞C ! n的控制閘極及共源 極會受偏壓至〇伏特，且施加1 伏特至位元線，以及施 力口 V c c至選取閘極。在位兀線方向上未選取的記憶胞，舉 例而言，及C2n會由施加至它們的控制閘極之5-8伏 特所開啓。當記憶胞被抹拭時’由於選取的胞之通道被開 啓，且在相同的位元線方向上的其它胞及選取電晶體會被 開啓，所以讀取會顯示導電狀態。如此，會由感測放大器 歸還邏輯1。當記憶胞被規劃時，由於選取胞的通道被關 閉，所以，讀取會顯示非導電狀態，因此，感測放大器會 歸還邏輯〇。在未被選取的記憶胞€1(^)及01〇1+])中，位 元線及共源極節點會被偏壓於0伏特，且在位元線與共源 極節點之間無電流流動。 倂入本發明之NAND胞陣列的另一實施例顯示於圖9 及1 0中。由於本實施例類似於圖6 -7的實施例之程度， 所以，在二實施例中，類似的代號代表對應的元件。 在本實施例中，多個淺溝槽74形成於位元線擴散5 〇 與共源極擴散5 1之間的主動區中。選取閘極7 6延伸至溝 槽中，且以厚的閘極介電膜7 7與矽基底分離，介電膜7 7 -19- 1264115 (16) 可以是純熱氧化物或是熱氧化物與C V D氧化物的組合。 如同先前實施例中所示般，選取閘極是由例如經過摻雜的 多晶矽或多晶矽化物等導電材料所形成，且它們會與相鄰 胞中的控制閘極及浮動閘極自行對準。每一選取閘極76 均具有延著溝槽的側壁之二通道區以及接近溝槽的底部之 重度掺雜的擴散區。源極擴散7 8形成於選取閘極的下方 基底中並由與矽基底相反型式的摻雜劑摻雜。在本實施例 中的抹拭路徑是從浮動閘極的圓化側邊緣3 9經過隧道氧 化物至選取閘極。 如同圖10中最佳觀視般，選取閘極44、45及76是 平行於控制閘極3 8，選取閘極4 4、4 5及7 6會與交錯的 浮動閘極37及相鄰胞列中的隔離區56交會。位元線57 垂直於選取及控制閘極，並交會每一列中之位元線接點 4 6、選取閘極4 4、4 5、及7 6、控制閘極3 8、及陣列共源 極區5 1。 圖9及1 0的記憶胞陣列可以由圖1 1 A- 1 1 L中所示的 製法製造。在本製法中，氧化物層5 8會熱生長於矽基底 上至約7 0 A - 1 5 0 A的厚度，且多晶砂或非晶i夕（p 〇 1 y - 1 )的 導電層5 9會沈積於熱氧化物上至1 〇 0 A - 1 0 0 0 A數量級的 厚度，且在砂上形成介電層61。poly-1較佳地摻雜憐、 砷或硼至每c m 3爲1 0 ] 7至1 02 ^數量級的程度。 在p 〇 1 y -1層上形成介電膜6 1 (多晶層間介電質）。此 膜可以爲純氧化物或是氧化物與氮化物的組合，舉例而言 ，如同圖4 A - 4 Η的實施例中所示般爲二層氧化物（ο N 0 )之 -20- 1264115 (17) 間的氮化物層。 在介電§旲61上沈積弟一層多晶砂層62(poly-2)，並 接者被触刻以形成控制閘極3 8。此層具有1 5 0 0 A - 3 5 0 0 A 數量級的厚度，並摻雜每c m 3爲1 〇 2 ^至1 〇 2 1數量級等級 的磷、砷或硼。 於poly-2層上沈積300Α - ] 〇〇〇 Α數量級厚度的CVD 氧化物或氮化物層63，並將其作爲掩罩以防止p〇ly-2層 於後續的乾飩刻步驟期間被蝕刻移除。 如圖11B所示，在層63上形成微影掩罩64以界定控 制閘極，且該層及ρ ο 1 y - 2層未被掩罩部份會被各向異性 地蝕刻移除，僅留下形成控制閘極38之poly-2的部份。 如圖1 1 C所示，接著剝除光阻，並於控制閘極的側壁 上熱生長氧化物47至2 00 A - 700A數量級的厚度。 如圖1 1 D所示，使用氧化物4 7作爲掩罩，各向異性 地蝕刻移除多晶層間介電質61的曝露部份與poly-1層59 及氧化物層5 8的下層部份。如圖丨丨E所示，進一步的各 向異性乾飩刻會造成在矽基底的上部中形成溝槽74。 接著，如圖1 1F所示，沈積CVD氧化物79涵蓋晶圓 ’接著’如圖1 ] G所示，將其各向異性地鈾刻至延著控 制閘極及溝槽的側壁留下氧化物間隔器8 1。接著，如圖 1 1 G所示’將離子植入通過溝槽的底壁以形成源極區7 8 〇 之後，如圖Π Η所示，執行另一熱氧化，建立用於 選取閘極44、45之閘極氧化物54、隧道氧化物48、溝槽 -21 - ^18) 1264115 壁上的熱氧化物7 7、及圍繞ρ ο l y - 2控制閘極的氧化物4 7 。閘極氧化物5 4如此累積至厚度爲1 0 0人-4 0 0 A數量級， 隧道氧化物4 8如此累積至厚度爲1 0 0 A - 3 0 0 A數量級。 爲了增進氧化物膜的品質及降低選取閘極與浮動閘極 之間的干擾，在熱氧化之前或之後，沈積約50 A -2 00A之 C V D氧化物。 如同圖4 A - 4 Η中所不的製法所不般，在熱氧化期間 ，由於多晶矽的氧化速率在接近其與其上方及下方的介電 材料之間的介面處會較快，所以，浮動閘極3 7的側邊緣 3 9會變成圓化。圓化的曲率會造成電場增強，便於電子 從浮動閘極穿隧至抹拭閘極。此外，當胞在抹拭模式中操 作及電子從浮動閘極穿隧至選取閘極時，側邊緣的圓化會 消除發生於接近浮動閘極的方形角落之隧道氧化物中的局 部捕陷效果。因此，圓化的邊緣會增強記憶胞的規劃及抹 拭性能。 由於這些處理步驟的結果，每一控制閘極會自行對準 其下方的浮動閘極，控制閘極會比浮動閘極窄，且浮動閘 極的邊緣會橫向地延伸至控制閘極的邊緣之外。 如圖11所示，在熱氧化之後，將導電層（Ρ 〇 1 y - 3 ) 6 5 沈積於溝槽中及整個晶圓上。此層典型上是經過摻雜的多 晶矽或是多晶矽化物，且沈積於覆蓋控制閘極的介電膜 47上方至1500A-4000A數量級的厚度。 如圖1 1 J所示，ρ ο 1 y - 3接著被各向異性触刻，僅留下 形成選取閘極4 4、4 5及7 6之部份。以此方式形成，選取 -22- 1264115 (19) 閘極會自行對準及平行於控制閘極。 如圖1 1 K所示，將例如p3 1或As 75等N型摻雜劑植 入基底以形成位元線擴散5 〇及共源極擴散5 1。 之後’將例如磷矽酸鹽玻璃（PSG)或硼磷矽酸鹽（ BPSG)等玻璃材料沈積遍佈整個晶圓，然後將其蝕刻以用 於位元線接點4 6。最後，於玻璃上沈積金屬層並將其圖 型化以形成位元線5 7及位元線接點4 6。 參考圖12A-12C，說明圖9的實施例之操作及使用， 其中，舉例說明之用於抹拭（ERS)、規劃（PGM)、及讀取 (RD)操作的偏壓電壓顯示爲鄰接於記憶胞陣列的終端。在 本實施例中，選取記憶胞C ! „。此胞位於控制閘極C G!及 位元線B L n的交會處，並於圖中加以圈示以便於找出位置 。陣列中所有其它記憶胞未被選取。 以二不同的偏壓條件的任一條件，可以達成抹拭。在 第一抹拭模式中，記憶胞的控制閘極會被偏壓於-7至-1 2 伏特，選取閘極S G ! - S G ! 5會被偏壓於3 - 7伏特，選取閘 極SG〇及 SG16會被偏壓於0伏特或是3-7伏特，位元線 是浮動的，且共源極被偏壓於0伏特。在第二抹拭模式中 ，記憶胞的控制閘極、P井及共源極受偏壓於〇伏特、選 取閘極SG】-SG15被偏壓於9-12伏特、選取閘極SG〇及 S G ! 6被偏壓於0伏特或是9 - 1 2伏特，位元線是浮動的。 藉由這些偏壓條件，控制閘極與選取閘極之間的大咅β 份電壓差出現在圍繞浮動閘極的圓化側壁之隧道氧化物i 。這會觸發福勒-諾德漢穿隧，電子會從浮動閘極穿隧至 -23- 1264115 (20) 選取閘極。當浮動閘極變得更加帶正電時，較佳地爲-3 至-6伏特數量級的記憶胞的臨界電壓會變得更低。當控 制閘極被偏壓在〇伏特時，這會在浮動聞極之下的通道中 造成反轉層◦因此，在抹拭操作之後，記憶胞進入導電狀 態（邏輯1 )。在未被選取的記憶胞中，控制閘極及抹拭 閘極會被偏壓於0伏特，結果，在抹拭操作期間無福勒-諾德漢穿隧。 在圖1 2 A中所示的規劃模式中，被選取的記憶胞c ; n 之控制閘極會被偏壓至1 5 - 1 8伏特位準，施加6 - 9伏特至 選取閘極SG〇 - SG15，且位元線、選取閘SGI6、及共源極 會維持於〇伏特。藉由這些偏壓條件，大部份施加的電壓 會出現在浮動閘極下方的閘極氧化物，造成福勒-諾德漢 穿隧，電子會從通道區遷移至浮動閘極。在規劃操作結束 時，浮動閘極會帶負電，且較佳地爲1 - 3伏特數量級的記 憶胞之臨界電壓會變得較高。因此，當控制閘極在讀取操 作期間被偏壓在〇伏特時，記憶胞會關閉。接續在規劃操 作之後，記憶胞進入非導電狀態（邏輯0)。 在與被選取的胞C ^ „共用相同的控制閘極之未被選取 的記憶胞C ](n..U及Ci(n+])中，位元線會被偏壓在5-8伏 特，且控制閘極會被偏壓在1 5 - 1 8伏特。這會造成可忽略 的福勒-諾德漢穿隧，且浮動閘極電荷會維持不變。其它 未被選取的記億胞C〇n及C2n會於位元線上受〇伏特偏壓 ，在控制閘極上受6-8伏特偏壓。這也會使福勒-諾德漢 穿隧最小化，且浮動閘極上的電荷不會改變。 -24- 1264115 (21) 規劃模式的另一組偏壓條件顯示於圖1 2 B中。在本實 施例中，選取的記憶胞C ! n在控制閘極上受〗〇 _ n伏特的 偏壓，在選取閘極S G 〇 - S G ! 5上受1 - 3伏特偏壓，在選取 閘極S G ! 6、位元線及P井上受-5伏特偏壓，以及在共源 極上受〇伏特偏壓。藉由以此方式偏壓胞，大部份施加的 電壓會落在浮動閘極下方的閘極氧化物。這會造成福勒-諾德漢穿隧，造成電子從通道區穿隧至浮動閘極。 圖1 2 C顯示用於規劃模式的第三組偏壓條件，其中， 1 0- 1 2伏特施加至選取的記憶胞之控制閘極，7-9伏特施 加至選取閘極 SG〇以及SG2-SG16，並施加至與選取的胞 相同位元線方向上的其它記憶胞之控制閘極（舉例而言， C0n及C2n)，位元線維持在〇、伏特，且6-8伏特施加至共 源極。藉由施加7 9伏特至控制閘極及選取閘極，開啓胞 及選取電晶體。施加至正好在被選取的胞（在本實施例中 爲 Cln)之前的選取閘極（在本實施例中爲 SG!)之電壓可 以在低壓側，較佳地在1- 2伏特數量級。 藉由這些偏壓條件，共源極與位元線之間的大部份電 壓出現在選取閘極S G !與被選取的胞C ! n的浮動閘極/之間 的中間通道區，在該區中造成高電場。此外，由於浮動閘 極從共源極節點及控制閘極C G I耦合至高電壓’所以’建 立橫跨中間通道區與浮動閘極之間的氧化物之強的垂菌：® 場。當規劃操作期間電子從位元線流至共源極時’它們# 由橫跨中間通道區的電場所加速，且它們中的一些會變成 被加熱。某些熱電子會由垂直電場加速，使得它們克11氧 -25- 1264115 (22) 化物的能量障壁（約1 .3 eV)及注入浮動閘極。 在規劃操作結束時，浮動閘極會帶負電，較佳地爲 1 伏特數量級之記憶胞的臨界電壓會變得較高。因此， 當讚取操作期間控制閘極被偏壓於0伏特時，記憶胞會被 關閉。接續規劃操作之後，記憶胞進入非導電狀態（邏輯 0 )。 在與選取的胞C ! n共用相同的控制閘極之未被選取的 I己憶胞C】（)與C】（n + ；!)中，位元線會被偏壓於3伏特，選 取閘極S G i偏壓於卜2伏特，控制閘極偏壓於1 0 - 1 2伏特 。如此，選取電晶體S1(n_n及S1(n+I)會被關閉，且在胞 Cion)及Cu„ + ])中未發生中間通道熱載子注入。其它未被 選取的記憶胞CGn及C2n會被伏特偏壓至:位元線及被7-9 伏特偏壓至控制閘極，使得中間通道熱載子注入最小，且 浮動閘極電荷未變。 在讀取模式中，選取的記憶胞C】n的控制閘極及源極 會被偏壓於 〇伏特，1 - 3伏特的電壓施加至位元線，且 V c c會施加至選取閘極。藉由施加5 - 8伏特至位元線方向 上未被選取的記憶胞之控制閘極，舉例而言，C 〇 n及C 2 η ，將這些控制閘極開啓。當記憶胞被抹拭時，由於選取的 胞的通道被開啓，且相同位元線方向上的其它胞及選取電 晶體也會被開啓，所以，讀取會顯示導電狀態。因此，會 由感測放大器歸還邏輯1。當記憶胞被規劃時，由於被選 取的胞之通道會關閉，所以，讀取會顯示非導電狀態，因 此，感測放大器會歸還邏輯〇。在未被選取的記憶胞 -26- 1264115 (23) C i ( n _ 1)及C j ( n + 1 )中’位兀線及共源極節點會被偏壓在〇伏 特，且在位元線與共源極節點之間無電流流動。 本發明具有一些重要的特點及優點。其提供自行對準 分散閘極N AN D快閃記憶胞陣列，其比以往提供之記憶體 結構具有顯著較小的胞尺寸及較大的胞密度。陣列包括位 於位兀線擴散與共源極擴散之間的多個自行對準的分散閘 極胞。每一胞具有相互堆疊及自行對準之控制及浮動閘極 、以及與另二者分散但自行對準之第三閘極。 在圖2的實施例中，舉例而言，使用分散閘極作爲抹 拭閘極，在它們的下方具有重度摻雜的擴散區。抹拭路徑 是從浮動閘極的圓化側邊緣至對應的抹拭閘極，且規劃路 徑是從通道區至其上方的浮動閘極，延著此二路徑具有福 勒一諾德漢穿隧。陣列會被偏壓以致於當規劃是位元可選 取時，其中所有的記憶胞會同時被抹拭。如上所述，根據 此結構，記憶胞的尺寸會被大幅降低。 在圖6的實施例中，使用分散閘極作爲選取閘極，且 它們中的每一閘極具有位於其下方的通道區。抹拭路徑是 從浮動閘極的圓化側邊緣至對應的選取閘極，具有福勒-諾德漢穿隧，且規劃路徑是從浮動閘極之間的關閉閘極通 道區至浮動閘極’使用熱載子注入。此陣列也會被偏壓以 致當規劃是位元可選取時，於其中所有的記憶胞可以被同 時抹拭。此處，根據本結構，記憶胞的尺寸會大幅降低。 在圖9的實施例中，在位元線與共源極線之間的主動 區形成淺溝槽。使用分散閘極作爲選取閘極，其會延伸至 -27- 1264115 (24) 相鄰的控制閘極之間的溝槽。這些選取閘極具有延著溝槽 的側壁之二通道區以及接近溝槽的底部之重度摻雜的擴散 區。抹拭路徑是從浮動閘極圓化的側邊緣至對應的選取閘 極’具有福勒-諾德漢穿隧。規劃路徑是從通道區至其上 方的浮動閘極，具有福勒-諾德漢穿隧，或是從關閉閘極 通道區至接近其之浮動閘極，使用熱載子注入。此陣列也 會被偏壓以致於當規劃是位元可選取時，陣列中所有的記 憶胞可被同時抹拭。根據本結構，也可以大幅降低記憶胞 的尺寸。 從上述淸楚可知，提供新穎及增進的自行對齊分散閘 極NAND快閃記憶體及製法。雖然僅說明某些較佳實施例 ’但是’習於此技藝者淸楚可知，在不悖離後述申請專利 範圍所界定的發明範圍之下，可以達成某些改變及修改。 【圖式簡單說明】 圖1是具有一系列習知堆疊閘極快閃記憶胞之N AN D 快閃記憶陣列的剖面視圖。 圖2是倂入本發明之自行對準分散閘極n A N D快閃記 憶胞陣列的一實施例之延著圖3的線2-2之剖面視圖。 圖3是圖2的實施例之平面視圖。 圖4 A - 4 Η是剖面視圖，顯示根據本發明之製造n A N D 快閃記憶胞陣列的製法之一實施例中的步驟。 圖5 A及5 B是如同圖2的實施例中之小記憶體陣列 之電路圖，顯示用於抹拭、規劃及讀取操作之舉例說明的 -28- 1264115 (25) 偏壓條件。 圖6是倂入本發明之自行對準分散閘極NAND快閃記 憶胞陣列的一實施例之延著圖7的線6 - 6之剖面視圖。 圖7是圖6的實施例之上平面視圖。 圖8是如同圖6的實施例中之小記憶體陣列之電路圖 ，顯示用於抹拭、規劃及讀取操作之舉例說明的偏壓條件 〇 圖9是倂入本發明之自行對準分散閘極NAND快閃記 憶胞陣列的另一實施例之延著圖1 0的線9 - 9之剖面視圖 〇 圖1 0是圖9的實施例之上平面視圖。 圖1 1 A- 1 1 L是剖面視圖，顯示製造圖‘ 9的NAND快 閃記憶胞陣列的製法之一實施例中的步驟。 圖1 2是如同圖9的實施例中之小記億體陣列之電路 圖，顯示用於抹拭、規劃及讀取操作之舉例說明的偏壓條 件。 主要元件對照表 2 1 堆疊閘極記憶胞 2 2 位元線擴散 23 源極線 2 4 P井 2 6 基底 2 7 浮動閘極 -29- (26) 1264115 28 控制閘極 29 選取閘極 3 1 選取閘極 3 2 位元線接點 3 3 擴散 36 分散閘極N AND快閃記憶胞 37 浮動閘極

38 控制閘極 3 9 側邊緣 40 閘極絕緣器 4 1 矽基底 42 介電膜 4 3 抹拭閘極 4 4 選取閘極 4 5 選取閘極

46 位元線接點 47 介電膜 48 隧道氧化物 4 9 擴散區 5 0 位元線擴散 5 1 共源極擴散 5 2 P型井 53 閘極氧化物 5 4 閘極氧化物 -30- (27) 1264115 56 隔離區 5 7 位元線 58 氧化物層 5 9 導電層 6 1 介電層 6 2 多晶矽 6 3 氮化物層

64 掩罩 71 選取閘極 72 P井的部份 7 4 淺溝槽 7 6 選取閘極 7 7 閘極介電膜 7 8 源極擴散 79 C V D氧化物

8 1 氧化物間隔器 -31 -

Claims (1)

1264115 (1) 拾、申請專利範圍 1 . 一種N AND快閃記憶胞陣列，包括：具有主動區之 基底、以列配置於主動區上方之眾多垂直堆疊成對的相當 薄並具有曲線化的側邊緣的浮動閘極以及位於浮動閘極上 方之控制閘極、插入於每一列中的堆疊閘極之間並與堆疊 鬧極對齊之分散閘極、相鄰於每一列的一端處之堆疊閘極 的選取閘極、每一列上方之位元線、在接近選取閘極的每 一列端處之主動區中的位元線擴散、連接每一列中的位元 線與位元線擴散之位元線接點、在浮動閘極的曲線化側邊 緣與分散和選取閘極中相鄰者之間相當薄的隧道氧化物、 以及部份地位於浮動閘極下方的分散閘極之下的主動區中 的源極區。 2.如申請專利範圍第1項之NAND快閃記憶胞陣列， 包含位於與第一選取閘極相對立的列之端部的第二選取閘 極。 3 .如申請專利範圍第】項之N AND快閃記憶胞陣列， 其中，控制閘極相較於浮動閘極，實質上在垂直尺寸上較 厚及在橫向尺寸上較窄。 1如申請專利範圍第1項之NAND快閃記憶胞陣列， 包含位於每一浮動閘極與基底之間相當薄的介電膜、位於 每一列的端處之選取閘極與基底之間相當厚的介電質、以 及在每一分散閘極與其下方的源極區之間相當厚的介電質 〇 5 . —種製造NAN D快閃記憶胞陣列的方法，包括下述 - 32- 1264115 (2) 步驟：在矽基底中的主動區上形成氧化物層、在氧化物層 上形成第一矽層、在第一矽層上形成介電膜、在介電膜上 形成第二矽層、蝕刻移除部份第二矽層以形成具有曝露側 壁之控制閘極列、在控制閘極的側壁上形成氧化物、使用 控制閘極的側壁上之氧化物作爲掩罩、各向異性蝕刻移除 第一矽層的部份以形成會與控制閘極自行對準且比控制閘 極具有更大的橫向長度之浮動閘極、在閘極之間的基底之 主動區中形成源極擴散、在浮動閘極的側邊緣上及其它氧 化物表面上形成熱氧化物、在熱氧化物上沈積第三矽層、 移除第三矽層的部份以形成緊鄭列的一端處的控制閘極之 選取閘極以及形成在控制閘極之間且與控制閘極自行對準 之分散閘極、在接近選取閘極的基底之主動區中形成位元 線擴散、以及在列上方形成位元線和形成連接位元線及位 元線擴散的位元線接點。 6 · —種製造N AND快閃記憶胞陣列的方法，包括下述 步驟：在矽基底中的主動區上形成氧化物層、在氧化物層 上形成第一砂層、在第一砂層上形成介電膜、在介電膜上 形成第二矽層、蝕刻移除部份第二矽層以形成具有曝露側 壁之控制閘極列、在控制閘極的側壁上形成氧化物、使用 控制閘極的側壁上之氧化物作爲掩罩 '各向異性蝕刻移除 第一矽層的部份以形成會與控制閘極自行對準且比控制閘 極具有更大的橫向長度之浮動閘極、在閘極之間的基底之 主動區中形成源極擴散、在浮動閘極的側邊緣上及其它氧 化物表面上形成熱氧化物、在熱氧化物上沈積第三矽層、 -33- 1264115 (3) 移除第三矽層的部份以在列的相對端部形成選取閘極以及 形成在控制閘極之間且與控制閘極自行對準之分散閘極、 在接近個別選取閘極的基底之主動區中形成位元線擴散及 共源極擴散、以及在列上方形成位元線和形成連接位元線 及位元線擴散的位元線接點。 7.—種N AND快閃記億胞陣列，包括：具有主動區之 基底、以列配置於主動區上方之眾多垂直堆疊成對的相當 薄並具有曲線化的側邊緣的浮動閘極以及位於浮動閘極上 方之控制閘極、插入於每一列中的堆疊閘極之間並與堆疊 閘極對齊之分散閘極、相鄰於每一列的相對端處之堆疊閘 極的選取閘極、每一列上方之位元線、在接近選取閘極的 每一列相對端處之主動區中的位元線擴散及共源極擴散、 連接每一列中的位元線與位元線擴散之位元線接點、在浮 動閘極的曲線化側邊緣與抹拭和選取閘極中相鄰者之間相 當薄的隧道氧化物、以及部份地位於浮動閘極下方的抹拭 閘極之下的主動區中的源極區。 8 .如申請專利範圍第7項之N AND快閃記憶胞陣列， 包含抹拭路徑，從每一浮動閘極的曲線化側邊緣經過隧道 氧化物至相鄰的抹拭鬧極。 9 ·如申請專利範圍第7項之N AN D快閃記憶胞陣列， 包含規劃路徑，該規劃路徑包括位於每一浮動閘極與基底 中下方通道區之間的閘極氧化物，電子可以經由該通道區 行進以在浮動閘極上建立負電荷。 1 〇.—種製造N AND快閃記憶胞陣列的方法，包括下 -34- 1264115 (4) 述步驟：在矽基底中的主動區上形成氧化物層、在氧化物 層上形成第一矽層、在第一矽層上形成介電膜、在介電膜 上形成第二矽層、蝕刻移除部份第二矽層以形成具有曝露 側邊緣之控制閘極列、在控制閘極的側壁上形成氧化物、 使用控制閘極的側壁上之氧化物作爲掩罩、各向異性地蝕 刻移除第一矽層的部份以形成會與控制閘極自行對準且比 控制閘極具有更大的橫向長度之浮動閘極、在閘極之間的 基底之主動區中形成源極擴散、在浮動閘極的側邊緣上及 其它氧化物表面上形成熱氧化物、在熱氧化物上沈積第三 矽層、移除第三矽層的部份以在列的相對端部形成緊鄰控 制閘極之選取閘極以及形成位於控制閘極之間且與控制閘 極自行對準之抹拭閘極、在接近選取閘極的每一i列之相對 端處之主動區中形成位元線擴散及共源極擴散、以及在列 上方形成位元線和形成連接位元線及位元線擴散的位元線 接點。 1 1.如申請專利範圍第1 0項之方法，包含形成抹拭路 徑之步驟，該形成抹拭路徑之步驟藉由施加相對負的電壓 至堆疊於浮動閘極上方的控制閘極以及相對正的電壓至相 鄰的抹拭閘極，在控制閘極、浮動閘極及基底之間以高壓 耦合，電子從浮動聞極遷移至抹拭閘極，而形成抹拭路徑 ，該抹拭路徑係從每一浮動閘極的曲線化側邊緣經過隧道 氧化物延伸至相鄰的抹拭閘極。 1 2 ·如申請專利範圍第1 〇項之方法，包含形成規劃路 徑之步驟，藉由施加相對負電壓至位元線擴散及基底以及 -35- 1264115 相對正電壓至浮動閘極上方的控制閘極，以致於電子從通 道區穿隧至浮動閘極並在浮動閘極上建立負電荷，以在每 一浮動閘極與基底中的下方通道區之間形成規劃路徑。 1 3 . —種N AND快閃記億胞陣列，包括：具有主動區 之基底、以列配置於主動區上方之眾多垂直堆疊成對的相 當薄並具有曲線化的側邊緣的浮動閘極以及位於浮動閘極 上方之控制閘極、相鄰於每一列的相對端處之堆疊閘極的 列選取閘極、插入於每一列中的堆疊閘極之間並與堆疊閘 極對齊之分散閘極、每一列上方之位元線、在接近列選取 閘極的每一列相對端處之主動區中的位元線擴散及共源極 擴散、連接每一列中的位元線與位元線擴散之位元線接點 、以及在‘浮動閘極的曲線化側邊緣與選取閘極中相鄰者之 間相當薄的隧道氧化物。 14.如申請專利範圍第13項之NAND快閃記憶胞陣列 ’包含抹拭路徑，從每一浮動閘極的曲線化側邊緣經過隧 道氧化物延伸至相鄰的選取閘極。 1 5 .如申請專利範圍第7項之N AND快閃記憶胞陣列 ，包含規劃路徑，該規劃路徑包括位於浮動閘極之一與基 底中下方的通道區之間的閘極氧化物，藉由熱載子注入， 電子可以行經該通道區以在浮動閘極上建立負電荷。 1 6 . —種製造N AND快閃記憶胞陣列的方法，包括下 述步驟：在矽基底中的主動區上形成氧化物層、在氧化物 層上形成第一砂層、在第一砂層上形成介電膜、在介電膜 上形成第二矽層、蝕刻移除部份第二矽層以形成具有曝露 -36- 1264115 (6) 側壁之控制閘極列、在控制閘極的側壁上形成氧化物、使 用控制閘極的側壁上之氧化物作爲掩罩、各向異性地蝕刻 移除第一矽層的部份以形成會與控制閘極自行對準且比控 制閘極具有更大的搞向長度之浮動閘極、在浮動閘極的側 邊緣上及其它氧化物表面上形成熱氧化物、在熱氧化物上 沈積第三矽層、移除第三矽層的部份以在列的相對端部形 成緊鄰控制閘極之列選取閘極以及形成位於控制閘極之間 且與控制閘極自行對準之胞選取閘極、在接近列選取閘極 的每一列之相對端處之主動區中形成位元線擴散及共源極 擴散、以及在列上方形成位元線和形成連接位元線及位元 線擴散的位元線接點。 !_7 .如申請專利範圍第1 6 .項之方法，包含形成抹拭路 徑之步驟，該形成抹拭路徑之步驟藉由施加相對負的電壓 至堆疊於浮動閘極上方的控制閘極以及相對正的電壓至胞 選取閘極，在控制閘極、浮動閘極及基底之間以高壓耦合 ，電子從浮動閘極遷移至胞選取閘極，而形成抹拭路徑， 該抹拭路徑係從每一浮動閘極的曲線化側邊緣經過隧道氧 化物延伸至相鄰的選取閘極。 1 8 ·如申請專利範圍第1 6項之方法，包含形成規劃路 徑之步驟，藉由施加相對負的電壓至位元線擴散及基底以 及相對正的電壓至浮動閘極上方的控制閘極，以致於電子 藉由熱載子注入而從通道區行進至浮動閘極並在浮動閘極 上建立負電荷，以在浮動閘極與基底中的下方通道區之間 形成規劃路徑。 - 37- 1264115 (7) ‘ > 1 9 ·—種N A N D快閃記憶胞陣列，包括：具有主動區 之基底、以列配置於主動區上方之眾多垂直堆疊成對的相 當薄並具有曲線化的側邊緣的浮動閘極以及位於浮動閘極 上方之控制閘極、相鄰於每一列的相對端處之堆疊閘極的 列選取閘極、形成於堆疊閘極之間的基底之主動區中的淺 溝槽、延伸至溝槽中並與每一列中堆疊的閘極對準之胞選 取閘極、每一列上方之位元線、在接近列選取閘極的每一 列相對端處之主動區中的位元線擴散及共源極擴散、連接 每一列中的位元線與位元線擴散之位元線接點、在浮動閘 極的曲線化側邊緣與選取閘極中相鄰者之間相當薄的隧道 氧化物、以及在胞選取閘極下方之主動區中的源極區。 2 0 .如申請專利範圍第1 9項之N AN D快閃記憶胞陣列 ，包含抹拭路徑，從每一浮動閘極的曲線化側邊緣經過隧 道氧化物延伸至相鄰的選取閘極。 2 1 .如申請專利範圍第1 9項之N AN D快閃記憶胞陣列 ，包含規劃路徑’ δ亥規劃路徑包括位於浮動闊極之一•與某 底中下方的通道區之間的閘極氧化物，藉由熱載子注入， 電子可以行經該通道區以在浮動閘極上建立負電荷。 2 2 .如申請專利範圍第1 9項之N AN D快閃記憶胞陣列 ，包含規劃路徑，該規劃路徑包括位於浮動閘極之一與基 底中下方的通道區之間的閘極氧化物，藉由福勒-諾德漢 穿隧，電子可以行經該通道區以在浮動閘極上建立負電荷 〇 23.—種製造NAND快閃記憶胞陣列的方法，包括下 -38- 1264115 (8) 述步驟：在矽基底中的主動區上形成氧化物層、在氧化物 層上形成第一砂層、在第一砂層上形成介電膜、在介電膜 上形成第二矽層、蝕刻移除部份第二矽層以形成具有曝露 側壁之控制閘極列、在控制閘極的側壁上形成氧化物、使 用控制閘極的側壁上之氧化物作爲掩罩、各向異性地蝕刻 移除第一矽層的部份以形成會與控制閘極自行對準且比控 制閘極具有更大的橫向長度之浮動閘極、基底與閘極間形 成中形成溝槽、在浮動閘極和溝槽的側邊緣上及壁上以及 其它氧化物表面上形成熱氧化物、在溝槽下方的基底中形 成源極擴散區、在熱氧化物上及溝槽中沈積第三矽層、移 除第三矽層的部份以在列的相對端部形成緊鄰控制閘極之 列選取閘極以及形成位於控制閘極之間且與控制閘極自行 對準之胞選取閘極、在接近列選取閘極的每一列之相對端 處之主動區中形成位元線擴散及共源極擴散、以及在列上 方形成位元線和形成連接位元線及位元線擴散的位元線接 點。 24·如申請專利範圍第23項之方法，包含形成抹拭路 徑之步驟，該形成抹拭路徑之步驟藉由施加相對負的電壓 至堆疊於浮動閘極上方的控制閘極以及相對正的電壓至相 鄰的選取閘極，而形成抹拭路徑，該抹拭路徑係從每一浮 動閘極的曲線化側邊緣經過隧道氧化物延伸至相鄰的選取 閘極。 2 5.如申請專利範圍第23項之方法，包含形成規劃路 徑之步驟，該形成規劃路徑之步驟係在浮動閘極與基底中 -39- 1264115 (9) 的下方通道區之間形成規劃路徑，電子藉由熱載子注入可 以行經該通道區以在浮動閘極上建立負電荷。 2 6 .如申請專利範圍第2 5項之方法，其中，藉由將用 於列的位元線保持在〇伏特、施加相對低的正電壓至相鄰 於浮動閘極的胞選取閘極、施加相對高的正電壓至與列選 取閘極相對的列之端處的源極擴散、以及施加相對高的正 電壓至浮動閘極上方的控制閘極，以形成該規劃路徑。 2 7 .如申請專利範圍第2 3項之方法，包含形成規劃路 徑之步驟，藉由施加相對高的正電壓至浮動閘極上方的控 制閘極、將用於列的位元線維持在〇伏特、施加相對低的 正電壓至選取閘極、以及將源極擴散維持在0伏特，因而 在浮動閘極與下方通道區之間產生相當強的電場’，造成電 子從通道區遷移至浮動閘極，因而在控制閘極與基底中下 方的通道區之間形成規劃路徑。 2 8.—種NAND快閃記憶胞陣列，包括：具有主動區 之矽基底、形成於主動區上方之基底上的氧化物層、在氧 化物層上方眾多具有圓化曲率的側邊緣之相當薄的浮動閘 極、眾多位於浮動閘極上方且與浮動閘極垂直對齊以及相 較於浮動閘極在垂直方向上實質上較厚且在水平方向上實 質上較窄之控制閘極、在閘極列的相對端處相鄰於控制閘 極且與控制閘極自行對準之選取閘極、插入於控制閘極之 間的抹拭閘極、形成於每一抹拭閘極的下方之基底的主動 區中的源極擴散區、在浮動閘極的圓化側邊緣與抹拭閘極 之間相當薄的隧道氧化物、在抹拭閘極與控制閘極之間相 -40- (10) 1264115 當厚的介電質、在每一選取閘極 當厚的介電質、在選取閘極與相 閘極之間相當薄的介電質、在每 的薄介電膜、在選取閘極與矽基 極與其下方的源極擴散區之間相 散區以及部份地在列的相對端之 散區、位元線、連接位元線與位 2 9 .如申請專利範圍第2 8項 ，其中，選取閘極及抹拭閘極與 極自行對準及平行。 3 〇 .如申請專利範圍第2 8項 ，其中，藉由施加相對負的電壓 極以及相對正的電壓至抹拭閘極 動閘極之間以高壓耦合，形成抹 浮動閘極之一的圓化側邊緣經由 聞極之一。 3 1 .如申請專利範圍第2 8項 ’其中’藉由開啓接近位元線接 體以及用於胞之堆疊的控制和浮 共源極的選取電晶體，以共源極 的電壓至位元線擴散以及矽基底 至控制閘極，因而電子藉由福勒 極下方的基底中的通道區穿隧至 帶電，以形成規劃路徑。 與相鄰的控制閘極之間相 鄰的控制閘極下方的浮動 一浮動閘極與矽基底之間 底之間以及在每一抹拭聞 當厚的介電膜、位元線擴 選取閘極下方的共源極擴 元線擴散之位元線接點。 之NAND快閃記憶胞陣列 控制閘極中相鄰的控制閘 之NAND快閃記憶胞陣列 至浮動閘極上方的控制閘 ，在控制閘極、基底及浮 拭路徑，該抹拭路徑係從 隧道氧化物至相鄰的抹拭 之N A N D快閃記憶胞陣列 點的列之端處的選取電晶 動閘極電晶體，關閉接近 處於〇伏特，施加相對負 ，以及施加相對正的電壓 -諾德漢穿隧而從浮動閘 浮動閘極，而使浮動閘極 -41 - 1264115 (11) 3 2 .如申請專利範圍第2 8項之N A N D快閃記憶胞陣列 ，其中，耢由開啓選取電晶體及未被選取的胞中之堆疊的 控制和浮動閘極電晶體，以共源極處於0伏特，位元線擴 散處於]-3伏特，以及控制閘極處於相對高的正電壓，以 形成讀取路徑，以及將選取胞的控制閘極偏壓於〇伏特以 在浮動閘極下方形成用於抹拭狀態之導電通道以及用於規 劃狀態之非導電通道。 3 3 . —種N AND快閃記憶胞陣列，包括：具有主動區 之砂基底、形成於主動區上方之基底上的氧化物層、在氧 化物層上方眾多具有圓化曲率的側邊緣之相當薄的浮動閘 極、眾多位於浮動閘極上方且與浮動聞極垂直對齊以及相 較於下方浮動閘極在垂直方向上實質上較厚且在水平方向 上實質上較窄之控制閘極、在閘極列的相對端處相鄰於控 制閘極且與控制閘極自行對準之選取閘極、插入於控制閘 極之間的胞選取閘極、在浮動閘極的圓化側邊緣與選取閘 極之間相當薄的隧道氧化物、在選取閘極與控制閘極之間 相當厚的介電質、在每一浮動閘極與矽基底之間薄的介電 質、在列選取閘極與矽基底之間相當厚的介電質、位元線 擴散區以及部份地在列的相對端之選取閘極下方的共源極 擴散區、位元線、連接位元線與位元線擴散之位元線接點 〇 3 4 .如申請專利範圍第3 3項之N AND快閃記憶胞陣列 ，其中，胞選取閘極與控制閘極中相鄰的控制閘極自行對 準及平行。 -42- (12) 1264115 3 5 .如申請專利範圍第3 3項之N AN D快閃記憶胞陣列 ，其中，相對負的電壓至被選取胞的控制閘極以及相對正 的電壓施加至胞選取閘極中相鄰之一 ’在控制閘極與其下 方之浮動閘極之間以及基底和浮動閘極之間以高壓耦合， 以形成從浮動閘極的圓化側邊緣經由隧道氧化物至相鄰的 胞選取閘極之抹拭路徑。 3 6 .如申請專利範圍第3 3項之N AN D快閃記憶胞陣列 ，其中，共源極區維持在相對高的正電壓6 - 8伏特，位元 線擴散維持在〇伏特、未被選取的胞之控制閘極及列選取 閘極偏壓於7 - 9伏特、相鄰於被選取胞的選取閘極偏壓於 1 -2伏特、以及施加約1 0- 1 2伏特的高壓至選取的胞之控 制閘極並將該高壓耦合至浮動閘極以在浮動閘極與基底中 的通道區之間形成規劃路徑，該通道區係在浮動閘極和相 鄰的胞選取閘極之間，其中，電子會藉由熱載子注入而從 通道區傳輸至浮動閘極曲線化的側邊緣。 3 7·如申請專利範圍第33項之NAND快閃記憶胞陣列 ，將相對負的電壓施加至位元線擴散及矽基底，將接近共 源極的列選取閘極關閉，以共源極處於0伏特，以及將相 對正的電壓施加至控制閘極，以形成規劃路徑，其中，電 子藉由福勒-諾德漢穿隧，從浮動閘極下方的基底中的通 道區穿隧至浮動閘極，而使浮動閘極帶電。 3 8 ·如申請專利範圍第3 3項之N AN D快閃記憶胞陣列 ，其中，共源極區維持在0伏特，位元線擴散維持在3 伏特電壓、被選取的胞之控制閘極被偏壓於〇伏特以在浮 -43- 1264115 (13) 動閘極下形成用於抹拭狀態之導電通道以及用於規劃狀態 之非導電通道。 39. —種NAND快閃記憶胞陣列，包括：具有多個淺 溝漕形成於其中的主動區之矽基底、在基底上及溝槽的壁 上之氧化物層、在氧化物層上方眾多具有圓化曲率的側邊 緣之相當薄的浮動閘極、眾多位於浮動閘極上方且與浮動 閘極垂直對齊以及相較於浮動閘極在垂直方向上實質上較 厚且在水平方向上實質上較窄之控制閘極、在閘極列的相 對端處相鄰於控制閘極且與控制閘極自行對準之列選取閘 極、插入於控制閘極之間並延伸至溝槽中的胞選取閘極、 在浮動閘極的圓化側邊緣與選取閘極之間相當薄的隧道氧 化物、在選取閘極與控制閘極之間相當厚的介..電質、在每 一浮動閘極與矽基底之間薄的介電質、在列選取閘極與矽 基底之間相當厚的介電質、形成於溝槽之間的基底中的通 道區、在溝槽下方之基底中的源極擴散區、位元線擴散區 以及部份地在列的相對端之列選取閘極下方的共源極擴散 區、位元線、連接位元線與位元線擴散之位元線接點。 40. 如申請專利範圍第39項之NAND快閃記憶胞陣列 ，其中，胞選取閘極與控制閘極中相鄰的控制閘極自行對 準及平行。 4 1 .如申請專利範圍第3 9項之N AN D快閃記憶胞陣列 ，其中，相對負的電壓至被選取胞的控制閘極以及相對正 的電壓施加至胞選取閘極中相鄰之一，在控制閘極與其下 方之浮動閘極之間以及基底和浮動閘極之間以高壓耦合， -44 - 1264115 (14) 以形成從浮動閘極的圓化側邊緣經由隧道氧化物至相鄰的 胞選取閘極之抹拭路徑。

4 2 .如申請專利範圍第3 9項之N AN D快閃記億胞陣列 ，其中，將相對負的電壓施加至位元線擴散及矽基底，將 接近共源極的選取閘極關閉，以共源極處於0伏特，以及 將相對正的電壓施加至控制閘極，以形成規劃路徑，其中 ，電子藉由福勒一諾德漢穿隧，從浮動閘極下方的基底中 的通道區穿隧至浮動閘極，而使浮動閘極帶電。

43 ·如申請專利範圍第3 9項之N AND快閃記憶胞陣列 ，共源極區維持在相對高的正電壓6 - 8伏特，位元線擴散 維持在〇伏特、未被選取的胞之控制閘極及列選取閘極偏 壓於7-9伏特、相鄰於被選取胞的選取閘種偏壓·於1-2伏 特、以及施加約1 0 - 1 2伏特的高壓至選取的胞之控制閘極 並將該高壓耦合至浮動閘極以在浮動閘極與基底中的通道 區之間形成規劃路徑，該通道區係在浮動閘極和相鄰的胞 選取閘極之間，其中，電子會藉由熱載子注入而從通道區 傳輸至浮動閘極曲線化的側邊緣。 4 4.如申請專利範圍第39項之NAND快閃記憶胞陣列 ，其中，共源極維持在〇伏特，位元線擴散維持在1 - 3伏 特電壓、被選取的胞之控制閘極被偏壓於〇伏特以在浮動 閘極下形成用於抹拭狀態之導電通道以及用於規劃狀態之 非導電通道。 -45 -