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TWI898701B - 具有銳角的半導體結構及其製作方法 - Google Patents

具有銳角的半導體結構及其製作方法

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TWI898701B
TWI898701B TW113124664A TW113124664A TWI898701B TW I898701 B TWI898701 B TW I898701B TW 113124664 A TW113124664 A TW 113124664A TW 113124664 A TW113124664 A TW 113124664A TW I898701 B TWI898701 B TW I898701B
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Taiwan
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conductive element
insulating layer
semiconductor structure
sharp corners
conductive
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TW113124664A
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TW202604243A (zh
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帥宏勳
楊君寶
陳志容
陳克基
林楷舜
林世雄
蘇柏文
郭龍恩
Original Assignee
聯華電子股份有限公司
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Publication date
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Priority to CN202410951453.6A priority patent/CN121310537A/zh
Priority to US18/795,214 priority patent/US20260013181A1/en
Priority to JP2024135295A priority patent/JP2026008557A/ja
Priority to DE102024125357.6A priority patent/DE102024125357A1/de
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Abstract

一種具有銳角的半導體結構包含一半導體基底，一第一絶緣層覆蓋並接觸半導體基底，一第一導電元件設置於第一絶緣層上，第一導電元件包含一底面和一側壁，底面接觸第一絶緣層，底面和側壁之間形成一銳角，銳角具有一尖端，一第二導電元件設置於第一導電元件之一側，其中尖端指向第二導電元件，第一導電元件的底面延伸出一延伸面，延伸面和第二導電元件交錯，一第二絶緣層夾在第一導電元件和第二導電元件之間。

Description

具有銳角的半導體結構及其製作方法
本發明係關於一種具有銳角的半導體結構，特別是一種具有銳角的快閃記憶體及其製作方法。
近年來，資料可再寫之非揮發性記憶體的發展已很廣泛，在此種非揮發性記憶體的技術領域中，隨著市場需求，已朝著微型化記憶體單元以及增加記憶體容量的方向不斷發展。電子記憶體包含揮發性記憶體或非揮發性記憶體。揮發性記憶體在其被供電時儲存資料，而非揮發性記憶體能夠在電力被移除時儲存資料。快閃記憶體為非揮發性記憶體，其用於多種電子裝置及設備中。
隨著對晶片運算、存儲速度提升的需求，快閃記憶體需要在不增加額外製程成本的前提下，改善並提升快閃記憶體的效能。
有鑑於此，本發明提供一種具有銳角的快閃記憶體的結構，在銳角的尖端會有較高的電場，因此可以加速快閃記憶體的操作速度。
根據本發明之較佳實施例，一種具有銳角的半導體結構包含一半導體基底，一第一絶緣層覆蓋並接觸半導體基底，一第一導電元件設置於第一絶緣層上，其中第一導電元件包含一底面和一側壁，底面接觸第一絶緣層，底面和側壁之間形成一銳角，銳角具有一尖端，一第二導電元件設置於第一導電元 件之一側，其中尖端指向第二導電元件，第一導電元件的底面延伸出一延伸面，延伸面和第二導電元件交錯，一第二絶緣層夾在第一導電元件和第二導電元件之間。
根據本發明之另一較佳實施例，一種具有銳角的半導體結構的製作方法，包含提供一半導體基底，接著依序形成一第一絶緣層和一第一導電元件設置於半導體基底上，其中第一絶緣層覆蓋並接觸半導體基底，第一導電元件包含一底面和一側壁，底面接觸第一絶緣層，底面和側壁之間形成一銳角，銳角具有一尖端，之後形成一第二導電元件設置第一導電元件的一側，其中尖端指向第二導電元件，第一導電元件的底面延伸出一延伸面，延伸面和第二導電元件交錯，最後形成一第二絶緣層夾在第一導電元件和第二導電元件之間。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1:半導體基底
10a:絶緣層
10b:絶緣層
10c:絶緣層
10d:絶緣層
10e:絶緣層
10f:絶緣層
12a:導電材料層
12c:導電材料層
14:氮化矽遮罩層
16:氧化矽遮罩層
18a:開口
18b:開口
18c:溝渠
18d:溝渠
18e:溝渠
20a:放大圖
20b:放大圖
20c:放大圖
20d:放大圖
22:側壁
22a:尖端
24:底面
26:導電插塞
28:導電塊
112a:第一導電元件
112b:第二導電元件
112c:第三導電元件
A:銳角
E1:具有銳角的快閃記憶體
E2:具有銳角的快閃記憶體
E3:具有銳角的快閃記憶體
E4:具有銳角的快閃記憶體
E5:具有銳角的快閃記憶體
E6:反熔絲
P:尖端
S:延伸面
第1圖至第5圖為根據本發明之一第一較佳實施例所繪示的具有銳角的半導體結構的製作方法。
第6圖為根據本發明之第二較佳實施例所繪示的具有銳角的半導體結構的製作方法。
第7圖至第9圖為根據本發明之第三較佳實施例所繪示的一種具有銳角的半導體結構的製作方法。
第10圖為根據本發明之第四較佳實施例所繪示的一種具有銳角的半導體結構的製作方法。
第11圖為根據本發明之第五較佳實施例所繪示的一種具有銳角的半導體結構的製作方法。
第12圖為根據本發明之第六較佳實施例所繪示的一種反熔絲。
第1圖至第5圖為根據本發明之一第一較佳實施例所繪示的具有銳角的半導體結構的製作方法。
如第1圖所示，提供一半導體基底1，半導體基底1包含一矽基底、一鍺基底、一砷化鎵基底、一矽鍺基底、一磷化銦基底、一氮化鎵基底、一碳化矽基底或是一矽覆絶緣基底。然後依序形成一絶緣層10a、一導電材料層12a、一絶緣層10b、一導電材料層12c、一絶緣層10c、一氮化矽遮罩層14和一氧化矽遮罩層16覆蓋半導體基底1。然後，圖案化氧化矽遮罩層16和氮化矽遮罩層14以形成一開口18a。
如第2圖所示，形成一絶緣層10d順應地覆蓋氧化矽遮罩層16與開口18a，此時絶緣層10d也定義出一開口18b。如第3圖所示，以絶緣層10d為遮罩，蝕刻絶緣層10c、導電材料層12c、絶緣層10b和導電材料層12a以在絶緣層10c、導電材料層12c、絶緣層10b和導電材料層12a中形成一溝渠18c，溝渠18c的底部為絶緣層10a，此時絶緣層10c、導電材料層12c、絶緣層10b和導電材料層12a皆被截斷，導電材料層12a被分成兩個第一導電元件112a，導電材料層12c被分成兩個第三導電元件112c，兩個第一導電元件112a的結構為鏡像對稱，以左邊第一導電元件112a來說，如放大圖20a中所示，第一導電元件112a具有一側壁22，側壁22為一V型表面，V型表面的尖端22a朝向第一導電元件112a內部凹入，尖端22a的角度較佳介於135度至165度，此外第一導電元件112a具有一底面24，底面24接觸絶緣層10a，底面24和側壁22之間形成一銳角A，銳角A具有一尖端P。根 據本發明之另一較佳實施例，如放大圖20b中所示，側壁22可以為一平面。此外，請同時參閱第2圖和第3圖，溝渠18c的形成方式可包含使用兩種蝕刻氣體，在蝕刻的過程中一種氣體用於蝕刻絶緣層10c、導電材料層12c、絶緣層10b和導電材料層12a，另一種氣體用於在蝕刻的同時，形成保護層(圖未示)在絶緣層10c、導電材料層12c、絶緣層10b和導電材料層12a上，如此即可形成溝渠18c。
如第4圖所示，形成一絶緣層10e順應的覆蓋開口18b和溝渠18c，此時在絶緣層10e中定義出一溝渠18d。如第5圖所示，蝕刻位在尖端P周圍的絶緣層10e以及絶緣層10a，讓部分的絶緣層10e變薄，並且讓溝渠18d延伸至絶緣層10a裡，然後形成一第二導電元件112b於溝渠18d中，如放大圖20c所示，因為在尖端P周圍的絶緣層10e變薄，因此第二導電元件112b可以更接近尖端P，如此在元件開啟後，利用尖端P的集中電場，可以讓第一導電元件112a和第二導電元件112b之間訊號傳遞更迅速，至此本發明之一種具有銳角的快閃記憶體E1業已完成。
第6圖為根據本發明之第二較佳實施例所繪示的具有銳角的半導體結構的製作方法。
根據本發明之第二較佳實施例，第二導電元件112b的末端可以埋入半導體基底1，詳細來說，如第6圖所示，第6圖為接續第4圖之步驟，在形成絶緣層10e之後，蝕刻在溝渠18d底部的絶緣層10e之後繼續蝕刻絶緣層10a和半導體基底1以將溝渠18d延伸至半導體基底1中，然後利用加熱氧化製程形成一絶緣層10f於半導體基底1中的溝渠18d的側壁上，最後形成第二導電元件112b於溝渠18d，至此本發明之一種具有銳角的快閃記憶體E2業已完成。根據本發明之另一較佳實施例，絶緣層10f也可以利用化學氣相沉積製程形成，因此絶緣層10f不僅會覆蓋半導體基底1中的溝渠18d，也會覆蓋絶緣層10e，使得第二導電元件112b和第三導電元件112c之間設置有絶緣層10e和絶緣層10f，同時第二導電元件112b 和第一導電元件112a之間也設置有絶緣層10e和絶緣層10f。
第7圖至第9圖為根據本發明之第三較佳實施例所繪示的一種具有銳角的半導體結構的製作方法，其中具有相同功能的元件將使用和第一較佳實施例中相同的元件符號。
第三較佳實施例和第一較佳實施例的差別在於第三較佳實施例中沒有導電材料層12c和絶緣層10c，其它的元件都和第一較佳實施例相同。如第7圖所示，提供一半導體基底1。然後依序形成一絶緣層10a、一導電材料層12a、一絶緣層10b、一氮化矽遮罩層14和一氧化矽遮罩層16覆蓋半導體基底1。然後圖案化氧化矽遮罩層16和氮化矽遮罩層14以形成一開口18a，之後形成一絶緣層10d順應地覆蓋氧化矽遮罩層16與開口18a，此時絶緣層10d也定義出一開口18b。如第8圖所示，以絶緣層10d為遮罩，蝕刻絶緣層10d和導電材料層12a以在絶緣層10b和導電材料層12a中形成一溝渠18e，此時所形成的第一導電元件112a的銳角A同樣具有一尖端P。如第9圖所示，形成一絶緣層10e順應的覆蓋開口18b和溝渠18e，此時在絶緣層10e中定義出一溝渠18d，之後蝕刻位在尖端P周圍的絶緣層10e，也就是蝕刻構成溝渠18d的底部的絶緣層10e，然後形成一第二導電元件112b於溝渠18d中，此時本發明之一種具有銳角的快閃記憶體E3業已完成。
第10圖為根據本發明之第四較佳實施例所繪示的一種具有銳角的半導體結構的製作方法，其中具有相同功能的元件將使用和第二較佳實施例中相同的元件符號。第10圖為接續第8圖的製程，如第10圖所示，形成一絶緣層10e順應的覆蓋開口18b和溝渠18e，此時在絶緣層10e中定義出一溝渠18d，之後蝕刻溝渠18d的底部的絶緣層10e，之後繼續蝕刻絶緣層10a和半導體基底1以將溝渠18d延伸至半導體基底1中，然後利用加熱氧化製程形成一絶緣層10f於半導體基底1中的溝渠18d，最後形成第二導電元件112b於溝渠18d，至此本發明之一種具有銳角的快閃記憶體E4結構業已完成。
第11圖為根據本發明之第五較佳實施例所繪示的一種具有銳角的半導體結構的製作方法，第五較佳實施例為第四較佳實施例的變化型，在第四較佳實施例中，是利用加熱氧化製程形成一絶緣層10f，而在第五較佳實施例中是用化學氣相沉積製程形成絶緣層10f，因此絶緣層10f不僅會覆蓋半導體基底1中的溝渠18d，也會覆蓋絶緣層10e。至此本發明之一種具有銳角的快閃記憶體E5結構業已完成。
如第5圖所示，一種具有銳角的快閃記憶體E1包含一半導體基底1，一絶緣層10a覆蓋並接觸半導體基底1，一第一導電元件112a設置於絶緣層10a上，一第三導電元件112c設置於第一導電元件112a上，一第二導電元件112b設置於第一導電元件112a之一側，絶緣層10e夾在第一導電元件112a和第二導電元件112b之間以及第三導電元件112c和第二導電元件112b之間，絶緣層10b夾在第一導電元件112a和第三導電元件112c之間，請同時參閱第5圖中的放大圖20c，第一導電元件112a包含一底面24和一側壁22，底面24接觸絶緣層10a，底面24和側壁22之間形成一銳角A，銳角A具有一尖端P，尖端P指向第二導電元件112b，銳角A較佳介於30度至60度，第一導電元件112a的底面24延伸出一延伸面S(以虛線標示)，延伸面S和半導體基底1的上表面平行，另外延伸面S和第二導電元件112b交錯(intersect)，在本實施例中，第二導電元件112b只位在半導體基底1之上方，未接觸接半導基底1，此外，在此實施例中，第一導電元件112a為一浮置閘極，第二導電元件112b為一抺除閘極，第三導電元件112c為一控制閘極，第一導電元件112a包含多晶矽，第二導電元件112b包含多晶矽或金屬，第三導電112c元件包含多晶矽。
如第6圖所示，具有銳角的快閃記憶體E2和具有銳角的快閃記憶體E1的差異之處在於具有銳角的快閃記憶體E2的第二導電元件112b末端埋入於半導體基底1，一絶緣層10f位在第二導電元件112b和半導體基底1之間，其餘元件都 和具有銳角的快閃記憶體E1相同，在此不再贅述。
如第10圖所示，一種具有銳角的快閃記憶體E4包含一半導體基底1，一絶緣層10a覆蓋並接觸半導體基底1，一第一導電元件112a設置於絶緣層10a上，如放大圖20d所示，第一導電元件112a包含一底面24和一側壁22，底面24接觸絶緣層10a，底面24和側壁22之間形成一銳角A，銳角A具有一尖端P，銳角A較佳介於30度至60度，一第二導電元件112b設置於第一導電元件112a之一側，其中尖端P指向第二導電元件112b，第一導電元件112a的底面24延伸出一延伸面S，延伸面S和第二導電元件112b交錯，一絶緣層10e夾在第一導電元件112a和第二導電元件112b之間。第一導電元件112a包含多晶矽，第二導電元件112b包含多晶矽或金屬，第一導電元件112a為一浮置閘極，第二導電元件112b為一控制閘極。
如第10圖和第11圖所示，具有銳角的快閃記憶體E4和具有銳角的快閃記憶體E5的差異在於：具有銳角的快閃記憶體E5的絶緣層10f不僅會覆蓋半導體基底1中的溝渠18d，也會覆蓋絶緣層10e，使得第二導電元件112b和第一導電元件112a之間設置有絶緣層10e和絶緣層10f，但埋入基底1中的第二導電元件112b的末端只接觸絶緣層10f，絶緣層10e沒有埋入基底1。第11圖中的其它元件皆和第10圖相同，在此不再贅述。
第12圖為根據本發明之第六較佳實施例所繪示的一種反熔絲。如第10圖所示，第10圖的快閃記憶體，其結構也可以當作反熔絲E6，如第12圖所示，反熔絲E6的結構和具有銳角的快閃記憶體E4相似，只是在第一導電元件112a上多設置一導電插塞26接觸第一導電元件112a，當在第二導電元件112b和導電插塞26外加足夠的電壓後，可使得絶緣層10e和絶緣層10f崩潰而在第一導電元件112a和第二導電元件112b之間形成導電塊28作為電流通路，如此即可寫入反熔絲E6。
另外，上述絶緣層10a/10b/10c/10d/10e/10f的材料包含氧化矽、氮化矽、氮碳化矽、氮氧化矽或氮碳氧化矽等，第一導電元件112a、第二導電元件112b和第三導電元件112c各自包含多晶矽、銅、鎢、鋁、鈦或合金等導電材料。
本發明特意將第一導電元件的轉角蝕刻成銳角，因為銳角的尖端的電場高，所以在第一導電元件和第二導電元件之間較快形成穿隧效應，能提升快閃記憶體的操作速度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10a:絶緣層
10b:絶緣層
10c:絶緣層
10d:絶緣層
10e:絶緣層
14:氮化矽遮罩層
16:氧化矽遮罩層
18a:開口
18b:開口
18c:溝渠
18d:溝渠
22:側壁
24:底面
112a:第一導電元件
112b:第二導電元件
112c:第三導電元件
E2:具有銳角的快閃記憶體
P:尖端

Claims (16)

  1. 一種具有銳角的半導體結構，包含： 一半導體基底； 一第一絶緣層覆蓋並接觸該半導體基底； 一第一導電元件設置於該第一絶緣層上，其中該第一導電元件包含一底面和一側壁，該底面接觸該第一絶緣層，該底面和該側壁之間形成一銳角，該銳角具有一尖端； 一第二導電元件設置於該第一導電元件之一側，該第二導電元件的末端埋入該半導體基底，其中該尖端指向該第二導電元件，該第一導電元件的該底面延伸出一延伸面，該延伸面和該第二導電元件交錯(intersect)； 一第二絶緣層夾在該第一導電元件和該第二導電元件之間；以及 一第四絶緣層覆蓋並接觸該第二絶緣層，該第四絶緣層埋入該半導體基底並接觸該第二導電元件的末端。
  2. 如請求項1所述之具有銳角的半導體結構，其中該第一導電元件包含多晶矽，一導電插塞設置於該第一導電元件的上表面，該第二導電元件包含金屬或合金，該具有銳角的半導體結構為一反熔絲。
  3. 如請求項1所述之具有銳角的半導體結構，其中該第一導電元件包含多晶矽，該第二導電元件包含多晶矽或金屬，該第一導電元件為一浮置閘極，該第二導電元件為一控制閘極，該具有銳角的半導體結構為一快閃記憶體。
  4. 如請求項1所述之具有銳角的半導體結構，另包含： 一第三導電元件設置於該第一導電元件上，其中該第二絶緣層夾在該第三導電元件和該第二導電元件之間；以及 一第三絶緣層夾在該第一導電元件和該第三導電元件之間。
  5. 如請求項4所述之具有銳角的半導體結構，其中該第一導電元件包含多晶矽，該第二導電元件包含多晶矽或金屬，該第三導電元件包含多晶矽，該第一導電元件為一浮置閘極，該第二導電元件為一抺除閘極，該第三導電元件為一控制閘極，該具有銳角的半導體結構為一快閃記憶體。
  6. 如請求項1所述之具有銳角的半導體結構，其中該第四絶緣層和該第二絶緣層設置於該第一導電元件和該第二導電元件之間，該第二導電元件的末端沒有接觸該第二絶緣層。
  7. 如請求項1所述之具有銳角的半導體結構，其中該側壁為一平面。
  8. 如請求項1所述之具有銳角的半導體結構，其中該側壁為一V型表面，該V型表面的尖端朝向該第一導電元件。
  9. 一種具有銳角的半導體結構的製作方法，包含： 提供一半導體基底； 依序形成一第一絶緣層和一第一導電元件設置於該半導體基底上，其中該第一絶緣層覆蓋並接觸該半導體基底，該第一導電元件包含一底面和一側壁，該底面接觸該第一絶緣層，該底面和該側壁之間形成一銳角，該銳角具有一尖端； 形成一第二導電元件設置該第一導電元件的一側，該第二導電元件的末端埋入該半導體基底，其中該尖端指向該第二導電元件，該第一導電元件的該底面延伸出一延伸面，該延伸面和該第二導電元件交錯(intersect)； 形成一第二絶緣層夾在該第一導電元件和該第二導電元件之間；以及 形成一第四絶緣層覆蓋並接觸該第二絶緣層，該第四絶緣層埋入該半導體基底並接觸該第二導電元件的末端。
  10. 如請求項9所述之一種具有銳角的半導體結構的製作方法，其中該第一導電元件包含多晶矽，一導電插塞於該第一導電元件的上表面，該第二導電元件包含金屬或合金，該具有銳角的半導體結構為一反熔絲。
  11. 如請求項9所述之一種具有銳角的半導體結構的製作方法，其中該第一導電元件包含多晶矽，該第二導電元件包含多晶矽或金屬，該第一導電元件為一浮置閘極，該第二導電元件為一控制閘極，該具有銳角的半導體結構為一快閃記憶體。
  12. 如請求項9所述之一種具有銳角的半導體結構的製作方法，另包含： 形成一第三導電元件設置於該第一導電元件上，其中該第二絶緣層夾在該第三導電元件和該第二導電元件之間；以及 形成一第三絶緣層夾在該第一導電元件和該第三導電元件之間。
  13. 如請求項12所述之具有銳角的半導體結構的製作方法，其中該第一導電元件包含多晶矽，該第二導電元件包含多晶矽或金屬，該第三導電元件包含多晶矽，該第一導電元件為一浮置閘極，該第二導電元件為一抺除閘極，該第三導電元件為一控制閘極，該具有銳角的半導體結構為一快閃記憶體。
  14. 如請求項9所述之具有銳角的半導體結構的製作方法，其中該第四絶緣層係利用化學氣相沉積形成。
  15. 如請求項9所述之具有銳角的半導體結構的製作方法，其中該側壁為一平面。
  16. 如請求項9所述之具有銳角的半導體結構的製作方法，其中該側壁為一V型表面，該V型表面朝向該第一導電元件的內部收縮。
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