TW201405716A - 具有間斷式隔離結構及ｓｏｎｏｓ記憶體胞元的非揮發性記憶體及其操作方法、製作方法 - Google Patents
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Abstract
本發明係揭露一種具有間斷式隔離結構及SONOS記憶體胞元的非揮發性記憶體及其操作方法、製作方法，其係於具有一陣列區域的一半導體基板上，使每一條隔離結構具有複數空隙而形成間斷式的隔離結構，以使源極線可佈植於該等空隙的半導體基板中。藉此，由於源極線不被隔離結構中斷，非連接元及線的位障插栓數量將可大幅減少，進而節省了非揮發性記憶體內位障插栓會占用的空間。
Description
本發明係關於一種非揮發性記憶體，更特別的是關於一種具有間斷式隔離結構及SONOS記憶體胞元的非揮發性記憶體及其操作方法、製作方法。
隨著半導體積體電路製造技術的發展，非揮發性記憶體中所含的記憶胞元數量不斷增加，元件的尺寸亦因積集度的提高而不斷地縮小。
然而，無論元件的尺寸縮到多小，在非揮發性記憶體中的各個記憶胞元之間仍需要作適當的絕緣或隔離，以確保記憶胞元工作時的穩定性及達到發揮良好的記憶特性。
第1圖為習知非揮發性記憶體陣列的俯視圖。第1圖係顯示部分的非揮發性記憶體陣列，該記憶體陣列中具有作為SONOS記憶胞元的複數個閘極結構102，該些閘極結構102由控制閘102d連接成橫向排列的字元線。一閘極結構102相鄰有平行於字元線的一汲極區106及一源極區104。如第1圖所示，相鄰二字元線間的源極區104上具有一源極線接觸窗122，源極線接觸窗122內會填充位障插栓並於上方透過一源極線(圖未示)連接在一起，進而使該等被隔離結構110隔開之源極區104能電性連接成一條條的源極線。汲極區106上則具有位元線接觸窗124，位元線接觸窗124內會填充位障插栓並於上方透過一位元線(圖未示)
連接在一起，進而使該等被隔離結構110隔開之汲極區106能於上方連接成一條條的位元線。
然而，由於該等接觸窗122、124及位障插栓的設置，對於微縮元件尺寸的目標來說會造成製程上的困難及降低產品的良率。
本發明之一目的在於精簡化非揮發性記憶體內的空間安排，進而有助於記憶體的微縮。
為達上述目的及其他目的，本發明提出一種具有間斷式隔離結構及SONOS記憶體胞元的非揮發性記憶體，包含：一半導體基板，係具有一陣列區域，該陣列區域包含複數條隔離結構，該等隔離結構係彼此平行且每一條隔離結構係具有切斷該條隔離結構的複數空隙，該等空隙係在垂直於隔離結構的方向上形成露出該半導體基板的複數通道；複數源極線，係垂直於該等隔離結構的排列方向，該等源極線係位於該半導體基板之該等通道中；複數個SONOS記憶體胞元，係位於相鄰二隔離結構間的該半導體基板上；及複數汲極區，係位於相鄰二隔離結構間的該半導體基板中，其中，每一SONOS記憶體胞元之汲極區及所連接的源極線係位於平行於該等源極線之字元線之不同側的該半導體基板中。
於一實施例中，該隔離結構係為一淺溝槽隔離結構。
於一實施例中，於該半導體基板中，該源極線每經過
2條間斷式的隔離結構係連接有一源極線接觸窗源極線接觸窗。
於一實施例中，於該半導體基板中，該源極線每經過64條間斷式的隔離結構係連接有一源極線接觸窗。此外，該等隔離結構及相鄰二隔離結構間於該半導體基板中的區域，在平行於字元線的方向上係可具有0.16μm的寬度。進一步地，該等源極線於垂直字元線的方向上具有之寬度，及於該半導體基板上之每一源極線與字元線間的距離，係為0.1μm。
於一實施例中，該等源極線之材質係為矽化鈷、矽化鎳及矽化鈦三者的其中之一。
於一實施例中，於該半導體基板中，每隔兩條間斷式的隔離結構係具有一條未被切斷之完整的隔離結構，且相鄰於該兩條被切斷之隔離結構間的汲極區與源極線交會處係具有一源極線接觸窗。此外，具有該源極線接觸窗之平行於該等隔離結構的一直行亦可同為間斷式的隔離結構，該直行與相鄰之隔離結構形成較大區塊的隔離結構區域。
本發明復提出一種前述之非揮發性記憶體的操作方法，其包含：一編程步驟，係對欲編程之SONOS記憶體胞元的閘極、源極區及汲極區之其一施加正電壓；一抹除步驟，係對欲抹除之SONOS記憶體胞元的源極區及汲極區之其一施加正電壓，以及對欲抹除之SONOS記憶體胞元的閘極施加負電壓；及一讀取步驟，係對欲讀取之SONOS記憶體胞元的閘極、汲極區及源極區之其一施加正電壓，其中
該讀取步驟中施加的電壓係低於該編程步驟中施加的電壓。
為達上述目的及其他目的，本發明復提出一種具有間斷式隔離結構及SONOS記憶體胞元的非揮發性記憶體的製作方法，包含以下步驟：於一半導體基板中形成複數條間斷式的隔離結構，其中，每一條隔離結構係具有切斷該條隔離結構的複數空隙，該等空隙係在垂直於隔離結構的方向上形成露出該半導體基板的複數通道；進行源極離子佈植製程，以於該半導體基板之該等通道中形成複數源極線；於該半導體基板上形成ONO結構；沉積控制閘及圖案化該控制閘以形成複數條字元線；及形成源極線接觸窗。
藉此，本發明藉由形成隔離結構時的特殊配置，預先將半導體基板上之源極線會經過的通道處不形成該隔離結構，使得本發明之非揮發性記憶體不需如習知技術般需要大量的源極線接觸窗來將被隔離結構隔開之源極區電性連接成一條條的源極線。
另一方面，整條的隔離結構雖可留到後續製程再進行挖除，然而，預先形成好間斷式的隔離結構係可免除後續製程上需對位於源極線區域上之隔離結構進行的挖除步驟。前述之隔離結構挖除步驟若未挖除乾淨時，因未挖除乾淨的隔離結構會阻礙佈植區的形成，如此將使源極區的阻值加大，進而導致整個作用區失效。
因此，本發明之間斷式隔離結構鈽彈可精簡化製程更可避免記憶體胞元因隔離結構未挖除乾淨而失效的風險。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明如後：本發明係將原本於半導體基板上形成之隔離結構予以間斷化，間斷該等隔離結構的空隙即可於垂直於隔離結構的方向上形成一整條的源極區，以免去對應每一閘極結構就需要一源極線接觸窗的缺點。
首先，請參閱第2圖，係本發明一實施例中具有間斷式隔離結構及SONOS記憶體胞元之非揮發性記憶體的俯視圖。第2圖係顯示部分的非揮發性記憶體陣列，該記憶體陣列中具有作為SONOS記憶胞元的複數個閘極結構202，該些閘極結構202由控制閘極202d連接成橫向排列的字元線。一閘極結構202相鄰有平行於字元線的一汲極區206及一源極區204。本發明之隔離結構210係為間斷式的。如第2圖所示，於習知技術中被隔開的源極區104之間已無隔離結構210的存在，亦即，於源極區佈植時將可佈植出一整條的源極區，免去了源極線接觸窗及其對應之位障插栓的製作步驟，進而精簡化非揮發性記憶體內的空間安排。
於本發明實施例中之結構下，即可於每隔一預定數量之SONOS記憶體胞元，才需設置一用來與外部電性連接之源極區接觸窗及其對應之位障插栓，大幅精簡了元件內的空間安排，進而有助於記憶體的微縮。舉例來說，至少可
件隔兩個SONOS記憶體胞元才設置一位障插栓。至於間隔多少數量之SONOS記憶體胞元才需設置一位障插栓可取決於整個元件的驅動能力，亦即，係可依據實際需要來設計。
至於汲極區206上則仍具有位元線接觸窗224，位元線接觸窗224內會填充位障插栓並於上方透過一位元線(圖未示)連接在一起，進而使該等被隔離結構210隔開之汲極區206能於上方連接成一條條的位元線。
接著，請參閱第3至7圖，係本發明一實施例在不同製程步驟下具有間斷式隔離結構及SONOS記憶體胞元之非揮發性記憶體的立體剖面圖。其僅為非揮發性記憶體中一部分之立體剖面圖，圖中之各元件比例係僅作為示意參考用。
首先請參閱第3圖，先在一半導體基板200中以遮罩或其他等效之方式形成複數條間斷式的隔離結構210。每一條隔離結構210係具有切斷該條隔離結構210的複數空隙210a。該等空隙210a可在垂直於隔離結構210的方向上形成露出該半導體基板200的複數通道。接著進行源極離子佈植製程，該等通道即用來供源極區的佈植，以讓佈植離子佈植入通道處的半導體基板200中，形成源極區204，該源極區204於後續製程的進行後係位於閘極結構202(請參閱第7圖)一側的半導體基板200中。該半導體基板200之材料可為矽(Si)、矽鍺(SiGe)、絕緣層上覆矽(Silicon On Insulator,SOI)、絕緣層上覆矽鍺(Silicon Germanium On
Insulator,SGOI)、絕緣層上覆鍺(Germanium On Insulator,GOI)。
據此，本發明於製程之初即利用間斷式隔離結構的特殊安排將源極區及其他井區一併佈植入該半導體基板200中。其中，其他井區之佈值係屬熟悉該項技術者的慣用手段，於此不再贅述。
接著請參閱第4圖，於該半導體基板200上利用例如熱氧化方法來製作穿隧氧化層202a(tunnel oxide layer)，該穿隧氧化層202a例如為氧化矽層。再利用例如低壓化學氣相沉積法(Low Pressure Chemical Vapor Deposition,LPCVD)來沈積氮化矽層202b。後續則是利用例如熱氧化方法來沈積氧化矽層202c(即包覆氧化層)，形成一種ONO(Oxide-Nitride-Oxide)結構(請參閱第5圖)。
接著請參閱第6圖，再形成一控制閘202d(例如：沉積多晶矽poly)，該控制閘202d係沉積於ONO結構之上，再藉由例如是光阻遮罩與蝕刻的圖案化製程形成堆疊而成的複數個閘極結構202(請參閱第7圖)，其中，未具有隔離結構210處之堆疊結構即成為閘極結構202(如第7圖的標示處)，橫向的閘極結構202係連接成一條條的字元線WL。此外，如圖所示，該控制閘202d於該半導體基板200上之排列方向係垂直於該等隔離結構210。
接著請參閱第8圖，係本發明之隔離結構與源極線接觸窗間之配置關係的第一示例圖。圖式中，單一胞元”Unit Cell”即為圖式中的UC區域。於該半導體基板中，以圖上
之橫向方向來說，源極線SL每經過2條間斷式的隔離結構210係連接有一源極線接觸窗226。於一較佳實施例係該源極線SL係每經過64條間斷式的隔離結構210即連接有一源極線接觸窗226，亦即，每隔64條位元線就連接至具有一參考電位的接腳(Vss pickup)。進一步地，該等隔離結構210及相鄰二隔離結構210間於該半導體基板中的區域，在平行於字元線WL的方向上係具有0.16μm的寬度(即”X”)；該等源極線SL於垂直字元線WL的方向上具有之寬度，及於該半導體基板上之每一源極線SL與字元線WL間的距離(即”Y”)，係同為0.1μm。
接著請參閱第9圖，係本發明之隔離結構與源極線接觸窗間之配置關係的第二示例圖。於該半導體基板中，每隔兩條間斷式的隔離結構210係具有一條未被切斷之完整的隔離結構210，且相鄰於該兩條被切斷之隔離結構210間的汲極區206與源極線SL交會處係具有一源極線接觸窗226。
接著請參閱第10圖，係本發明之隔離結構與源極線接觸窗間之配置關係的第三示例圖。其中，具有該源極線接觸窗226之平行於該等隔離結構210的一直行”L”係同為間斷式的隔離結構210，該直行與相鄰之隔離結構形成較大區塊的隔離結構區域。
另一方面，對於前述之非揮發性記憶體的操作方法可包含：一編程步驟，係對欲編程之SONOS記憶體胞元的閘極、源極區及汲極區之其一，對此二者皆施加正電壓；一
抹除步驟，係對欲抹除之SONOS記憶體胞元的源極區及汲極區之其一施加正電壓，以及對欲抹除之SONOS記憶體胞元的閘極施加負電壓；及一讀取步驟，係對欲讀取之SONOS記憶體胞元的閘極、汲極區及源極區之其一，對此二者皆施加正電壓，其中該讀取步驟中施加的電壓係低於該編程步驟中施加的電壓，因此，低施加電壓的讀取步驟中係僅進行讀取。
綜上所述，本發明所揭示之結構將可大幅減化非揮發性記憶體內的空間安排，進而有助於記憶體的微縮，舉例來說，二相鄰之字元線下的閘極結構將可被設計地更靠近，而若習知技術般還需要去考慮源極線接觸窗的空間。
本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以申請專利範圍所界定者為準。
102‧‧‧閘極結構
102d‧‧‧控制閘
104‧‧‧源極區
106‧‧‧汲極區
110‧‧‧隔離結構
122‧‧‧源極線接觸窗
124‧‧‧位元線接觸窗
200‧‧‧半導體基板
202‧‧‧閘極結構
202a‧‧‧穿隧氧化層
202b‧‧‧氮化矽層
202c‧‧‧氧化矽層
202d‧‧‧控制閘
204‧‧‧源極區
206‧‧‧汲極區
210‧‧‧隔離結構
210a‧‧‧空隙
224‧‧‧位元線接觸窗
226‧‧‧源極線接觸窗
L‧‧‧直行
UC‧‧‧單一胞元
WL‧‧‧字元線
SL‧‧‧源極線
第1圖為習知非揮發性記憶體陣列的俯視圖。
第2圖為本發明一實施例中具有間斷式隔離結構及SONOS記憶體胞元之非揮發性記憶體的俯視圖。
第3-7圖為本發明一實施例在不同製程步驟下具有間斷式隔離結構及SONOS記憶體胞元之非揮發性記憶體的立體剖面圖。
第8圖為本發明之隔離結構與源極線接觸窗間之配置關係的第一示例圖。
第9圖為本發明之隔離結構與源極線接觸窗間之配置關係的第二示例圖。
第10圖為本發明之隔離結構與源極線接觸窗間之配置關係的第三示例圖。
202‧‧‧閘極結構
202d‧‧‧控制閘
204‧‧‧源極區
206‧‧‧汲極區
210‧‧‧隔離結構
224‧‧‧位元線接觸窗
Claims (14)
- 一種具有間斷式隔離結構及SONOS記憶體胞元的非揮發性記憶體，包含：一半導體基板，係具有一陣列區域，該陣列區域包含複數條隔離結構，該等隔離結構係彼此平行且每一條隔離結構係具有切斷該條隔離結構的複數空隙，該等空隙係在垂直於隔離結構的方向上形成露出該半導體基板的複數通道；複數源極線，係垂直於該等隔離結構的排列方向，該等源極線係位於該半導體基板之該等通道中；複數個SONOS記憶體胞元，係位於相鄰二隔離結構間的該半導體基板上；及複數汲極區，係位於相鄰二隔離結構間的該半導體基板中，其中，每一SONOS記憶體胞元之汲極區及所連接的源極線係位於平行於該等源極線之字元線之不同側的該半導體基板中。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中該隔離結構係為一淺溝槽隔離結構。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中，於該半導體基板中，該源極線每經過2條間斷式的隔離結構係連接有一源極線接觸窗。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中，於該半導體基板中，該源極線每經過64條間斷式的隔離結構係連接有一源極線接觸窗。
- 如申請專利範圍第4項所述之非揮發性記憶體，其中，該等隔離結構及相鄰二隔離結構間於該半導體基板中的區域，在平行於字元線的方向上係具有0.16μm的寬度。
- 如申請專利範圍第5項所述之非揮發性記憶體，其中，該等源極線於垂直字元線的方向上具有之寬度，及於該半導體基板上之每一源極線與字元線間的距離，係為0.1μm。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中，於該半導體基板中，每隔兩條間斷式的隔離結構係具有一條未被切斷之完整的隔離結構，且相鄰於該兩條被切斷之隔離結構間的汲極區與源極線交會處係具有一源極線接觸窗。
- 如申請專利範圍第7項所述之非揮發性記憶體，其中，具有該源極線接觸窗之平行於該等隔離結構的一直行係同為間斷式的隔離結構，該直行與相鄰之隔離結構形成較大區塊的隔離結構區域。
- 如申請專利範圍第1項所述之非揮發性記憶體，其中，該等源極線之材質係為矽化鈷、矽化鎳及矽化鈦三者的其中之一。
- 一種使用如申請專利範圍第1項所述之非揮發性記憶體的操作方法，其包含：一編程步驟，係對欲編程之SONOS記憶體胞元的閘極、源極區及汲極區之其一施加正電壓；一抹除步驟，係對欲抹除之SONOS記憶體胞元的源極區及汲極區之其一施加正電壓，以及對欲抹除之 SONOS記憶體胞元的閘極施加負電壓；及一讀取步驟，係對欲讀取之SONOS記憶體胞元的閘極、汲極區及源極區之其一施加正電壓，其中該讀取步驟中施加的電壓係低於該編程步驟中施加的電壓。
- 一種具有間斷式隔離結構及SONOS記憶體胞元的非揮發性記憶體的製作方法，包含以下步驟：於一半導體基板中形成複數條間斷式的隔離結構，其中，每一條隔離結構係具有切斷該條隔離結構的複數空隙，該等空隙係在垂直於隔離結構的方向上形成露出該半導體基板的複數通道；進行源極離子佈植製程，以於該半導體基板之該等通道中形成複數源極線；於該半導體基板上形成ONO結構；沉積控制閘及圖案化該控制閘以形成複數條字元線；及形成源極線接觸窗。
- 如申請專利範圍第11項所述之製作方法，其中於形成源極線接觸窗的步驟中，每一源極線每經過2條間斷式的隔離結構係連接有一源極線接觸窗。
- 如申請專利範圍第11項所述之製作方法，其中於形成源極線接觸窗的步驟中，每一源極線每經過64條間斷式的隔離結構係連接有一源極線接觸窗。
- 如申請專利範圍第11項所述之製作方法，其中於形成該等隔離結構的步驟中，係於每隔兩條間斷式的隔離結構係 具有一條未被切斷之完整的隔離結構。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097707A (zh) * | 2014-05-19 | 2015-11-25 | 旺宏电子股份有限公司 | 记忆元件及其制造方法 |
| CN105097707B (zh) * | 2014-05-19 | 2018-01-19 | 旺宏电子股份有限公司 | 记忆元件及其制造方法 |
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