TWI260415B - Apparatus and method for testing semiconductor device - Google Patents

Description

1260415 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於一種高速半導體元件測試裝置 及其測試方法。 【先前技術】 DDR (Double Data Rate) SDRAM 是一種以 SDRAM為基礎發展而來的記憶體技術。不同於 SDRAM同步隨機存取記憶體在每個電腦時脈周期只 能支援一個資料運作，DDR SDRAM可以在每個時脈 周期執行兩個資料運作。因此，加倍了記億體的頻寬 也提高資料的傳輸量。因此，DDR SDRAM記憶體已 廣泛應用於電腦系統平台内，包括桌上型電腦、工作 站、伺服器、筆記型電腦、攜帶型、電腦網路及通訊 產品等，成為記憶體技術的主流產品。隨著技術的進 步，DDR SDRAM記憶體的資料率（Data Rate)已由 200/266MHz晉昇為5 3 3/6 67MHz，未來更可能進一步 提昇至 800MHz/1.066GHz之境。因此，頻率的提昇 對於測試技術也是一項艱鉅的挑戰。 請參照圖一，所示為應用於DDR SDRAM記憶體 一測試系統1的示意圖。如圖一所示，測試系統1主 要包括一測試機1 0，例如：此測試機1 0可是由愛德 萬公司所產製之Advantest 5 5 92/5 5 93測試機，主要 是用以產生測試型樣（test pat ter η)之用。此測試機1 0 概可區分為數個測試站（s t a t i ο η)，若測試機 1 0 是 Advantest 5 5 92/5 5 9 3測試機，則提供有兩個測試站 1 2和1 4。每個測試站1 2和1 4分別連接至個別的測 試治具（f i X t u r e ) 1 6和1 8 ’即如圖一所示。 5 1260415 請參照圖二，所示為測試治具1 6的示意圖。如圖 二所示，測試治具1 6包括：一測試頭（t e s t h e a d ) 2 0、 一共用電路模組（common motherboard) 22、一插座模 組（socket board) 24等。測試頭20内具有驅動器和 比較器等元件，作為訊號驅動和比較之用。共用電路 模組2 2内具有接線（c 〇 a X i a 1 c a b 1 e )，作為連接電路模 組22與插座模組24之用。插座模組24内具插座電 路板（Socket Board PCB)與插座連接器，用以固定積 體電路元件（1C)。待測元件（device-under_test，或以 DUT稱之）係插置於插座模組24上，為簡明起見，圖 二僅繪示兩個待測元件 26 A 與 26B，實則若以 A d v a n t e s t 5 5 9 2 / 5 5 9 3測試機為例，則待測元件可為 64個、甚至高達128個。由於圖二僅供示意之用， 表示測試頭20與共用電路模組22呈電性耦接、以及 共用電路模組22與插座模組24呈電性耦接。 由於待測元件26 A與26B的接腳（pi…概可區分 為輸入端（input pin)或輸入/輸出端（I/O pin)兩類。請 參照圖三，所示為應用於輸入端之習知測試裝置3的 電路示意圖。此應用於輸入端之習知測試裝置3係設 置於圖二測試治具1 6内，此測試裝置3主要包括一 驅動器（d r i v e r ) 3 0，此驅動器3 0經由一接腳3 2 A連 接至待測元件 2 6 A某一^輸入$而’同時經由另"接腳 3 2 B連接至待測元件2 6 B某一輸入端。換言之，待 測元件2 6 A與2 6 B均由驅動器3 0所驅動控制。 但是，DDR SDRAM記憶體的輸入/輸出端有4、 8、16位元的差異，圖三之連接方式可適用於4個輸 入/輸出位元或8個輸入/輸出位元的DDR SDRAM記 憶體的測試，卻無法用於測試1 6個輸入/輸出位元的 D D R S D R A Μ記憶體。若於1 6位元之應用，即便需 1260415 如圖四將接腳3 2 B浮接（fl o a t i n g )，也就是驅動器3 0 僅能對應於一個待測元件2 6 A。此時，由於浮接接腳 3 2 B之阻抗（i m p e d a n c e)很大，驅動器3 0所傳輸的信 號將有明顯的反射效應（re flection)發生，影響測試的 準確性，而隨著信號的頻率越高，反射效應會更為嚴 重。 請參照圖五，所示為應用於輸入/輸出端之習知測 試裝置5的電路示意圖。此應用於輸入端之習知測試 裝置5係設置於圖二測試治具1 6内，此測試裝置5 主要包括：驅動器5 0、開關5 1、電阻52、電壓終端 器（voltage terminal) 53、比較器 54、開關 55、電阻 5 6、電壓終端器5 7等。驅動器5 0之輸入端接收測試 型樣（test pattern) PAT，輸出端經由輸入/輸出接腳 5 9 A連接至待測元件2 6 A。換言之，驅動器5 0僅對 應一個待測元件2 6 A。開關5 1、電阻5 2、電壓終端 器5 3等串接於驅動器致能信號/DRE與接地點之間。 比較器5 4連接至輸入/輸出接腳5 9 A，若有資料自輸 入/輸出接腳5 9 A讀出時，比較器5 4會判別出此資料 為邏輯高準位或邏輯低準位。而開關5 5、電阻5 6、 電壓終端器5 7等係串接於比較器5 4輸入端與接地點 之間。當於寫入模式下，開關5 1和55經由OUTL信 號之控制呈關閉狀態，而致能信號/DRE為邏輯低準 位（1 〇 g i c 1 〇 w )，用以致能驅動器5 0，致使驅動器5 0 輸出端輸出測試型樣信號PAT ;同時致能信號/DRE 禁能開關5 8 ;當於讀取模式下，開關5 1和5 5經由 OUTL信號之控制呈開啟狀態，致能信號/DRE為邏輯 高準位（1 〇 g i c h i g h )，禁能驅動器5 0、致能開關5 8， 使電阻 5 2和電壓終端器 5 3耦接至輸入/輸出接腳 5 9 A，由比較器5 4判別出此讀出資料為邏輯高準位與 1260415 邏輯低準位中之一者。同理，應用於待測元件 26 B 之輸入/輸出端測試裝置亦與圖五所揭示者相同或類 似。換句話說，待測元件26 A與26B無法共用同一 個驅動器。 習知有針對 1 6位元DDR SDRAM記憶體者，另 外設計測試治具，則使用者（通常是記憶體元件製造 廠或測試廠）必須另行購買測試治具，以一套測試治 具動辄以新台幣數千萬元計，實則是種資源的耗費。 【發明内容】 本發明之主要目的係在提供一種半導體元件測 試裝置及其方法，僅需對原有的測試治具最些微的改 良，即可應用於4、8、或16位元輸入/輸出位元的半 導體元件測試，可以減省記憶體元件製造廠或測試廠 對於機器設備的投資成本。 為達成上述之目的，本發明可藉由提供一種半導 體元件測試裝置，來測試一待測元件。根據本發明之 測試裝置包括：一對輸入接腳’待測元件柄接至等輸 入接腳中之一者；一第一導線，係耦接於等輸入接腳 間；一第二導線，係耦接於等輸入接腳間；一驅動器， 經由一第三導線耦接至第一導線；以及一終端器，經 由一第四導線耦接至第二導線。 再者，本發明尚提供一種半導體元件測試裝置’ 用以測試一待測元件。根據本發明之測試裝置包括： 一第一輸入/輸出接腳與一第二輸入/輸出接腳，待測 元件耦接至第一輸入/輸出接腳；一匯流排，具有複 數導線，等導線中之一者耦接於第一輸入/輸出接腳 與第二輸入/輸出接腳間；一驅動器，當於輸入模式 下柄接至第一輸入/輸出接腳；一第一終端器’當於 8 1260415 輸出模式下耦接至第一輸入/輸出接腳；一比較器， 耦接至第二輸入/輸出接腳；以及一第二終端器，當 於輸.出模式下轉接至第二輸入/輸出接腳。 【實施方式】 為能讓 貴審查委員能更瞭解本發明之技術内 容，特舉若干較佳具體實施例說明如下。 請參照圖六，所示為根據本發明應用於輸入端之 測試裝置6的電路示意圖。此應用於輸入端之測試裝 置6係設置於圖二測試治具1 6内，此測試裝置6主 要包括一驅動器（d r 1 v e r) 6 0、電阻6 3、以及電壓終端 器6 4。此驅動器6 0之輸入端用以接收測試型樣信號 P AT、其輸出端經由導線61連接至.導線6 2，導線61 與導線62連接處為節點620。電壓終端器64串接於 電阻6 3與接地點之間，而電阻6 3經由導線6 5連接 至導線.6 6，導線6 5與導線6 6連接處為節點6 6 0。導 線6 2和6 6是並接於輸入接腳6 7 A和6 7 B間。導線 6 2區分為子導線 6 2 1和 6 2 2，分別連接至輸入接腳 6 7 A和6 7 B。導線6 6區分為子導線6 6 1和6 6 2，亦分 別連接至輸入接腳6 7 A和6 7 B。接腳6 7 A連接至待 測元件2 6 A某一輸入端，接腳6 7 B連接至待測元件 26B某一輸入端。換言之，待測元件26 A與26B均由 驅動器6 0所驅動控制。 因此，縱使DDR SDRAM記憶體的輸出端有4、8、 16位元的差異，當於4或8位元之應用，輸入接腳 67A和67B可分別插置待測元件26A和26B ;當於 1 6位元之應用，可使輸入接腳6 7 A或6 7 B浮接，如 圖六般將待測元件 2 6 B移除即可。由於圖七之導線 6 2和6 6並接’並設置有電壓終端^§ 6 4 ’右適當ό周整 1260415 發明，驅動器7 0、開關7 1、電阻7 2以及電壓終端器 7 3設於靠近輸入/輸出接腳7 9 Α側，而比較器7 4、開 關75、電阻76、以及電壓終端器77設於靠近輸入/ 輸出接腳7 9 B側。圖七中，待測元件2 6 B係以虛線 繪示，表示此時輸入/輸出接腳7 9 B所連接之待測元 件2 6B接腳為空腳。 請參照圖八，所示為根據本發明應用於輸入/輸出 端之測試裝置8的電路示意圖。此應用於輸入端之測 試裝置8係設置於圖二測試治具1 6内，此測試裝置 8主要包括：驅動器8 0、開關8 1、電阻8 2、電壓終 端器8 3、比較器8 4、開關8 5、電阻8 6、電壓終端器 87等。驅動器80之輸入端接收測試型樣（test pattern) PAT，輸出端經由輸入/輸出接腳89B連接至待測元件 2 6 B。開關8 1、電阻8 2、電壓終端器8 3等串接於驅 動器致能信號/DRE與接地點之間。比較器84連接至 輸入/輸出接腳8 9 A。而開關8 5、電阻8 6、電壓終端 器8 7等係串接於比較器8 4輸入端與接地點之間。輸 入/輸出接腳8 9 A與8 9 B間，係以導線9 2 1予以連接。 當於寫入模式下，開關8 1和85經由OUTL信號之控 制呈關閉狀態，而致能信號/DRE呈邏輯低準位致能 驅動器8 0，致使驅動器8 0以輸出端輸出測試型樣信 號PAT，同時致能信號/DRE禁能開關88 ;當於讀取 模式下，開關8 1和85經由OUTL信號之控制呈開啟 狀態，致能信號/DRE呈邏輯高準位禁能驅動器80 ’ 致能開關8 8，使電阻8 2與電壓終端器8 3耦接至輸 入/輸出接腳8 9 B，而電阻8 6與電壓終端器8 7耦接 至輸入/輸出接腳8 9 A，由比較器8 4判別出此讀出資 料為邏輯高準位與邏輯低準位中之一者。根據本發 明，驅動器8 0、開關8 1、電阻8 2以及電壓終端器 11 1260415 8 3設於靠近輸入/輸出接腳8 9 B側，而比較器8 4、開 關8 5、電阻8 6 '以及電壓終端器8 7設於靠近輸入/ 輸出接腳8 9 A侧。圖八中，待測元件2 6 A係以虛線 繪示，表示此時輸入/輸出接腳8 9 A所連接之待測元 件26A接腳為空腳。 請參照圖九，所示為圖七與圖八之待測元件26A 與2 6 B的連接方式示意圖。如圖九所示，匯流排91 連接於待測元件2 6 A之輸入/輸出端D [0 : 7 ]與待測元 件2 6 B之輸入/輸出端D [ 8 : 1 5 ]之間，匯流排9 2連接 於待測元件26A之輸入/輸出端D[8:15]與待測元件 26B之輸入/輸出端D[0:7]之間。更進一步說明，即 待測元件26A之輸入/輸出端D0、D1、D2、D3、D4、 D 5、D 6、D 7分別連接至待測元件2 6 B之輸入/輸出 端 D8、D9、DIO、Dll、D12、D13、D14、D15，而 待測元件26A之輸入/輸出端D8、D9、DIO、D1 1、 D 1 2、D 1 3、D 1 4、D 1 5分別連接至待測元件2 6 B之輸 入 / 輸出端 DO、Dl、D2、D3、D4、D5、D6、D7。例 如：圖七所示之導線9 1 1屬於匯流排9 1中之一者， 可以是由待測元件 2 6 A之D 0接腳連接至待測元件 2 6B之D8接腳，若此時待測元件26A和26B為4或 8位元者，D [ 8 : 1 5 ]為空腳位，故以虛線表示待測元件 2 6 B。又如圖八所示之導線9 2 1屬於匯流排9 2中之〜 者，可以是由待測元件2 6 A之D 8接腳連接至待測元 件2 6 B之D 0接腳，若此時待測元件2 6 A和2 6 B為4 或8位元者，D [ 8 : 1 5 ]屬空腳位，故以虛線表示待測 元件2 6 A。 請參照圖十，所示為待測元件2 6 A和2 6 B為1 6 位元時，D [ 8 : 1 5 ]不是空腳、位，則待測元件26A和26色 必須擇一移除。如圖十，即便是將待測元件2 6 B移 1260415 圖七係顯示根據本發明應用於輸入/輸d 置的電路示意圖； 圖八係顯示根據本發明應用於輸入/輸d 置的電路示意圖； 圖九係顯示圖七與圖八之待測元件連 圖；以及 圖十將圖九某一待測元件移除的示意圖 【圖號說明】 1 0〜測試機；12、1 4〜測試站；16、1 8〜測 測試頭；22〜共用電路模組；24〜插座模岛 待測元件；32A/32B、67A/67B〜輸入 79A/79B、89A/89B〜輸入/輸出接腳；30, 80〜驅動器；51、55、58、71、75、78、 開關；52、 56、 63、 72、 76、 82、 86 〜電 64、73、77、83、87〜電壓終端器；54、 器；以及，9 1、9 2〜匯流排。 端之測試裝 端之測試裝 接方式示意 試治具；20〜 ;2 6 A、2 6 B 〜 ^ 腳；59A 、 50、60、70、 81、 85 、 88〜 阻；53 、 57 、 7 4、8 4〜比較 14

Claims (1)

1260415 拾、申請專利範圍： 1 . 一種半導體元件測試裝置，用以測試一待測元 件；該測試裝置包括： 一對輸入接腳，該待測元件耦接至該等輸入接腳中 之一者； 一第一導線，係耦接於該等輸入接腳間； 一第二導線，係耦接於該等輸入接腳間； 一驅動器，經由一第三導線耦接至該第一導線；以 及 一終端器，經由一第四導線耦接至該第二導線。 2.如申請專利範圍第1項所述之測試裝置，其 中，該第三導線與該第四導線具有實質相同的阻 抗。 3 .如申請專利範圍第1項所述之測試裝置，其 中，該第一導線與該第三導線連結處成一第一節 點，據以區分該第一導線為第一子導線與第二子導 線，分別耦接至該等輸入接腳。 4.如申請專利範圍第3項所述之測試裝置，其 中，該第一子導線與該第二子導線具有實質相同的 阻抗。 5 .如申請專利範圍第1項所述之測試裝置，其 中，該第二導線與該第四導線連結處成一第二節 點，據以區分該第二導線為第三子導線與第四子導 線，分別耦接至該等輸入接腳。 6.如申請專利範圍第5項所述之測試裝置，其 中，該第三子導線與該第四子導線具有實質相同的 阻抗。