TW201939511A - 記憶體測試裝置及其測試方法 - Google Patents

Abstract

本發明揭露一種記憶體測試裝置及其測試方法，此記憶體測試裝置係用來測試一記憶體，該記憶體具有複數第一輸入/輸出（I/O）接腳和複數第二I/O接腳，記憶體測試裝置包括有一第一導線匯流排、一I/O匯流排、一I/O測試機模組匯流排及一第二導線匯流排，該些第一I/O接腳並聯式電性連接第一導線匯流排，第一導線匯流排電性連接I/O匯流排，第一導線匯流排透過I/O匯流排並聯式電性連接I/O測試機模組匯流排，在第一導線匯流排與I/O匯流排之間設有複數節點，該些第二I/O接腳透過第二導線匯流排並排式電性連接該些節點。

Description

記憶體測試裝置及其測試方法

本發明係有關一種測試技術，特別是關於一種記憶體測試裝置及其測試方法。

記憶體係設計並裝配為各種不同電子產品，如同雙倍資料速率（DDR）同步動態隨機存取記憶體（SDRAM）是屬於動態隨機存取記憶體（DRAM）的其中一種，其係可以支持雙倍資料速率，亦即，在DQ資料閃頻（DQS）信號的上升緣和下降緣傳輸資料，以增加資料速率。隨著技術的進步，DDR SDRAM已經發展為DDR2和DDR3，甚至是DDR4，其資料速率從DDR的166/200 MHz（333/400 Mbps）增加到DDR2的400 MHz/800 Mbps，超過DDR3的666MHz/1.333 Gbps，甚至是不久將來也會有更高資料速率。隨著頻率的提升，測試機台需要更高的測試速度來測試相對應的記憶體。

例如由愛得萬公司生產的Advantest T5503測試機可以供應多個待測裝置（DUTs）並行測試，並產生所需的測試圖樣信號，其中測試設備必須特別經過設計與實現，以透過寫入和讀取操作來存取DUTs。一般來說，一測試設備包含一測試頭、一共用主板及一插座模組，此測試頭具有不同的組件，例如用於驅動信號的驅動器以及用於比較信號的比較器。共用主板具有線路，例如同軸纜線或是印刷電路板，用於電性連接電路模組和插座模組。插座模組包含有一印刷電路板，其係具有複數個插座，以物理性的裝載和電性連接DUTs進行測試；通常，此共用主板和插座模組可以整合成單一組件。如第1圖所示，一習知的測試裝置包含有二測試結構，用來測試具有DQ 0~7和DQ 8~15的16個I/O接腳的一記憶體10，每一測試結構包含一I/O模組匯流排12、一終端模組匯流排14、一I/O匯流排16和一終端匯流排18。DQ 0~7的I/O接腳係連接至其中一個I/O匯流排16，DQ 8~15的I/O接腳則連接至另一個I/O匯流排16，此二I/O匯流排16分別連接至二I/O模組匯流排12。換言之，習知技術需要二個測試結構來測試一單獨的16位元記憶體，若是有256個16位元記憶體需要測試，就需要512個測試結構。這些測試結構通常由記憶體製造商或是測試機構進行購買，但是，由於每個設備可能花費超過一百萬美元，導致一套完整的測試設備被認為是相當不經濟的。

為了克服上述問題，本發明提供一種記憶體測試裝置及其測試方法，以解決習知技術的不足之處。

本發明之主要目的係在提供一種記憶體測試裝置及其測試方法，其係將第一導線匯流排與第二導線匯流排電性連接至相同之I/O匯流排。相較於先前技術，本發明使測試記憶體的生產量加倍，例如16位元記憶體或是32位元記憶體，並降低記憶體製造商和測試機構的設備投資成本。

為達到上述目的，本發明提出一種記憶體測試裝置，用來測試一記憶體，且此記憶體具有複數第一I/O接腳和複數第二I/O接腳，此記憶體測試裝置包括有一第一導線匯流排、一I/O匯流排、一I/O測試機模組匯流排及一第二導線匯流排。第一導線匯流排並聯式電性連接該等第一I/O接腳，I/O匯流排係電性連接第一導線匯流排。複數節點位於第一導線匯流排和I/O匯流排之間，例如，其中一節點位在第一導線匯流排之一接腳與其相對應之I/O匯流排之一通道之間。此I/O測試機模組匯流排係透過I/O匯流排並聯式電性連接第一導線匯流排，第二導線匯流排並排式電性連接節點及該等第二I/O接腳。

在本發明之一實施例中，記憶體測試裝置更包括有一終端模組匯流排，其係透過一終端匯流排並排式電性連接至I/O匯流排。

在本發明之一實施例中，I/O測試機模組匯流排係鄰靠於終端模組匯流排。

在本發明之一實施例中，第一導線匯流排更包括複數第一導電線，第二導線匯流排更包括複數第二導電線；I/O匯流排更包括複數I/O導電線，終端匯流排更包括複數終端導電線，I/O測試機模組匯流排更包括複數I/O測試機模組，以及終端模組匯流排更包括複數終端模組；節點、該等第一I/O接腳、該等第二I/O接腳，該等第一導電線、該等第二導電線、該等I/O導電線、該等終端導電線、該等I/O測試機模組和該等終端模組之數量係為相等。

在本發明之一實施例中，第一導線匯流排之第一導電線係與第二導線匯流排之第二導電線皆為等長。

在本發明之一實施例中，第一I/O接腳之數量為8，且第二I/O接腳之數量亦為8。

在本發明之一實施例中，在等第一I/O接腳中之有4個為啟用（activate），另外4個為停用（deactivate），且該等第二I/O接腳皆為停用。

在本發明之一實施例中，該等第一I/O接腳及該等第二I/O接腳皆為啟用。

在本發明之一實施例中，該等第一I/O接腳為啟用，以及該等第二I/O接腳為停用。

在本發明之一實施例中，上述之I/O測試機模組更包括有一I/O驅動器及一I/O接收器。I/O驅動器電性連接一控制端及I/O匯流排之I/O導電線，且此控制端接收一驅動致能信號或一驅動失能信號，當I/O驅動器透過控制端接收驅動致能信號時，I/O驅動器使用驅動致能信號並透過I/O匯流排的I/O導電線、第一導線匯流排的第一導電線和第二導線匯流排的第二導電線將一測試圖樣信號傳送至記憶體之第一I/O接腳及第二I/O接腳；當I/O驅動器透過控制端接收驅動失能信號時，此I/O驅動器使用驅動失能信號來停止傳送該測試圖樣信號。上述之I/O接收器電性連接I/O匯流排之I/O導電線，並透過第一I/O接腳、第二I/O接腳、第一導線匯流排之第一導電線、第二導線匯流排之第二導電線和I/O匯流排之I/O導電線來讀取記憶體之資料。

在本發明之一實施例中，終端模組更包括有一 電子開關、一電壓源及一電阻。電子開關電性連接控制端及終端匯流排之終端導電線；電壓源係具有一直流（DC）電源；電阻係電性連接到電壓源及電子開關之間，當電子開關透過控制端接收到驅動致能信號時，此驅動致能信號關閉電子開關，使該電壓源不連接終端匯流排之終端導電線；及當電子開關透過控制端接收驅動失能信號時，此驅動失能信號開啟電子開關，使電壓源電性連接終端匯流排之終端導電線。

在本發明之一實施例中，上述之記憶體係為同步動態隨機存取記憶體（SDRAM）、雙倍資料速率（DDR）、DDR2、DDR3、DDR4或是低功率DDR4

本發明亦提出一種記憶體測試方法。首先，提供一記憶體，此記憶體具有複數第一I/O接腳和複數第二I/O接腳，該等第一I/O接腳透過一第一導線匯流排和一I/O匯流排電性連接至對應的一I/O測試機模組匯流排，且該等第二I/O接腳透過一第二導線匯流排和I/O匯流排電性連接至對應的I/O測試機模組匯流排；當測試一寫入模式時，從I/O測試機模組匯流排傳送測試圖樣信號到記憶體的該等第一I/O接腳及該等第二I/O接腳。當測試一讀取模式時，利用I/O測試機模組匯流排從該等第一I/O接腳和該等第二I/O接腳讀取該記憶體之資料。

在本發明之一實施例中，上述之I/O測試機模組匯流排係同時讀取記憶體之資料。

在本發明之一實施例中，上述之I/O測試機模組匯流排係根據二晶片選擇（CS）信號依序讀取記憶體之資料。

在本發明之一實施例中， I/O匯流排係透過一終端匯流排電性連接至一終端模組匯流排。

如在本發明之一實施例中，I/O測試機模組匯流排係鄰靠於終端模組匯流排。

在本發明之一實施例中，第一導線流排更包括複數第一導電線，第二導線匯流排更包括複數第二導電線，I/O匯流排更包括複數I/O導電線，終端匯流排更包括複數終端導電線，I/O測試機模組匯流排更包括複數I/O測試機模組，及終端模組匯流排更包括複數終端模組。該等第一I/O接腳、該等第二I/O接腳，該等第一導電線、該等第二導電線、該等I/O導電線、該等終端導電線、該等I/O測試機模組和該等終端模組之數量係為相等者。

在本發明之一實施例中，第一I/O接腳之數量為8，且第二I/O接腳之數量亦為8。

在本發明之一實施例中，記憶體可為同步動態隨機存取記憶體（SDRAM）、雙倍資料速率（DDR）、DDR2、DDR3、DDR4或是低功率DDR4。

底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容及其所達成的功效。

配合所附之圖式詳細說明本發明之實施例，該些圖式均為簡化之示意圖，僅以示意之結構或方法來說明本發明有關之元件與組合關係，因此，圖中所顯示之元件並非以實際實施之數量、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或以誇張或是簡化處理，以提供更清楚的描述。實際實施之數量、形狀或尺寸比例可以為選擇性之設計與配置，詳細之元件佈局可能更為複雜。

根據本發明之一實施例，提出一種記憶體測試裝置，其中不同之輸入/輸出（I/O）裝置或測試模組分別顯示於第2圖、第5圖及第6圖。參閱第2圖所示，用來測試一記憶體20的記憶體測裝置係在一測試夾具中實施，此記憶體20包含，但不限制於，一同步動態隨機存取記憶體（SDRAM）、一雙倍資料速率（DDR）、一DDR2、一DDR3、一DDR4或是一低功率DDR4記憶體。此記憶體20具有複數個第一輸入/輸出（I/O）接腳DQ 0~7和複數個第二I/O接腳DQ 8~15，在該示範性實施例中，該些第一I/O接腳DQ 0~7之數量為8個，且該些第二I/O接腳DQ 8~15之數量為8個，啟用這些第一I/O接腳DQ 0~7和第二I/O接腳DQ 8~15，以使這些第一I/O接腳DQ 0~7和第二I/O接腳DQ 8~15電性連接至記憶體20之一晶片（die）。此記憶體測試裝置包括有一第一導線匯流排22、一I/O匯流排24、一I/O測試機模組匯流排26、一第二導線匯流排28、一終端模組匯流排（terminator bus）30以及一終端匯流排（terminating bus）32。該些第一I/O接腳DQ 0~7係電性連接至第一導線匯流排22，該些第二I/O接腳DQ 8~15係電性連接至第二導線匯流排28，第一導線匯流排22電性連接至I/O匯流排24，第一導線匯流排22和第二導線匯流排24二者皆並聯式電性連接至8-節點34，8-節點34透過I/O匯流排24並聯式電性連接至I/O測試機模組匯流排26，且I/O匯流排透過終端匯流排32並聯式電性連接至終端模組匯流排30。在該示範性實施例中，此I/O測試機模組匯流排26係鄰靠於終端模組匯流排30，以有效縮短終端匯流排32的長度。

該第一導線匯流排22包括有複數第一導電線，第二導線匯流排28包括有複數第二導電線，I/O匯流排24包括有複數I/O導電線，終端匯流排32包括有複數終端導電線，I/O測試機模組匯流排26包括有複數I/O測試機模組36，以及，終端模組匯流排30包括有複數終端模組38，該些I/O測試機模組36和終端模組38係為硬體電路。每一I/O測試機模組包括有一I/O驅動器40和一I/O接收器42。每一終端模組38包括有一 電子開關46、一電壓源48及一電阻50。該些節點34、該等第一I/O接腳DQ 0~7、該等第二I/O接腳DQ 8~15、第一導線匯流排22之該等第一導電線、第二導線匯流排28之該等第二導電線、I/O匯流排24之該等I/O導電線、終端匯流排32之該等終端導電線、該等I/O測試機模組36和該等終端模組之數量係互為相等者。

I/O驅動器40係電性連接一控制端44和I/O匯流排24之I/O導電線，此控制端44可以接收一驅動致能信號E或一驅動失能信號D。當I/O驅動器40透過控制端44接收此驅動致能信號E時，I/O驅動器40使用驅動致能信號E來接收並傳送一測試圖樣信號PAT至記憶體20之第一I/O接腳DQ 0~7及第二I/O接腳DQ 8~15的其中之一；此測試圖樣信號PAT之傳送係透過I/O匯流排24的I/O導電線、第一導線匯流排22的第一導電線和第二導線匯流排28的第二導電線。在本實施例中，第一導線匯流排22的第一導電線和第二導線匯流排28的第二導電線係具有相同長度，以達到相同的時序偏移（timing skew），因此，從I/O測試機模組匯流排26傳送來的測試圖樣信號PAT可以同時被I/O接腳DQ 0~7和DQ 8~15接收到而無時間延遲，以達到信號同步。當I/O驅動器40透過控制端44接收驅動失能信號D時，此I/O驅動器使用驅動失能信號D來停止傳送測試圖樣信號PAT。I/O接收器42係電性連接I/O匯流排24之I/O導電線，並透過第一I/O接腳DQ 0~7之一、第二I/O接腳DQ 8~15之一、第一導線匯流排22之第一導電線、第二導線匯流排28之第二導電線和I/O匯流排24之I/O導電線來讀取記憶體20之資料。

此電子開關46電性連接控制端44及終端導電線；電壓源48係具有一直流（DC）電源；電阻50電性連接到電壓源48及電子開關46之間。當電子開關46透過控制端44接收到驅動致能信號E時，此驅動致能信號E會關閉電子開關46，使電壓源48不連接終端匯流排32之終端導電線；當電子開關46透過控制端44接收驅動失能信號D時，此驅動失能信號D開啟電子開關46，使電壓源48電性連接終端匯流排32之終端導電線。

底下將說明記憶體測試裝置操作之記憶體測試方法。首先，提供一記憶體20，該些第一I/O接腳DQ 0~7透過第一導線匯流排22和I/O匯流排24電性連接至對應的I/O測試機模組匯流排26，且該些第二I/O接腳DQ 8~15透過第二導線匯流排28和I/O匯流排24電性連接至對應的I/O測試機模組匯流排26。

當測試x16寫入模式時，I/O驅動器40透過控制端44接收驅動致能信號E，從I/O測試機模組匯流排26之I/O驅動器40傳送測試圖樣信號PAT到記憶體20的該些第一I/O接腳DQ 0~7及該些第二I/O接腳DQ 8~15，此測試圖樣信號PAT會被寫入至記憶體20中。當電子開關46透過控制端44接收到驅動致能信號時E時，此驅動致能信號E會關閉電子開關46，使電壓源48不連接終端匯流排32之終端導電線。

當測試x16讀取模式時，啟動記憶體內的一晶片選擇（CS）信號，I/O驅動器40透過控制端44接收驅動失能信號D，以停止傳送測試圖樣信號PAT，此時，來自該些第一I/O接腳DQ 0~7及該些第二I/O接腳DQ 8~15的記憶體20資料會同步被I/O測試機模組匯流排26之I/O接收器42讀取。當電子開關46透過控制端44接收驅動失能信號D時，此驅動失能信號D開啟電子開關46，使電壓源48電性連接終端匯流排32之終端導電線。

另外可選擇性進行另一種x16讀取模式。記憶體20包含有二子記憶體分別電性連接至該些第一I/O接腳DQ 0~7及該些第二I/O接腳DQ 8~15。在另一x16讀取模式中，分別被設定在此記憶體20之二子記憶體內的二晶片選擇信號會依序被啟動，I/O驅動器40透過控制端44接收驅動失能信號D，以停止傳送測試圖樣信號PAT。根據該二晶片選擇信號，記憶體20的資料會依序被I/O測試機模組匯流排26之I/O接收器42讀取。當電子開關46透過控制端44接收驅動失能信號D時，此驅動失能信號D開啟電子開關46，使電壓源48電性連接終端匯流排32之終端導電線。在此狀況下，I/O測試機模組匯流排26之I/O接收器42會透過該些第一I/O接腳DQ 0~7讀取其中一個子記憶體的資料，之後，I/O測試機模組匯流排26之I/O接收器42會透過該些第二I/O接腳DQ 8~15讀取另一個子記憶體的資料。

本發明將第一導線匯流排22和第二導線匯流排28電性連接至相同的I/O匯流排24，並使用同一個測試夾具來測試單一16位元記憶體。若有256個16位元記憶體需要測試，則本發明需要256個測試夾具。相較於第1圖之一般技術，本發明使測試記憶體之產量（through-put）加倍，並降低記憶體製造商或是測試機構的設備投資成本。

在此實施例中，記憶體20有8個I/O電路，每一I/O電路分別對應電性連接至一第一I/O接腳和一第二I/O接腳。以第一I/O接腳DQ 0和第二I/O接腳DQ 8為例，請參閱第3圖及第4圖所示，第一I/O接腳DQ 0和第二I/O接腳DQ 8係電性連接至一I/O電路52，I/O電路52包括一第一P通道金屬氧化半導體場效電晶體（PMOSFET）54、一第一電阻56、第二電阻58、一第一N通道金屬氧化半導體場效電晶體（NMOSFET）60、一第二PMOSFET 62、一第三電阻64、一第四電阻66及一第二NMOSFET 68。每一第一PMOSFET 54、第一NMOSFET 60、第二PMOSFET 62及第二NMOSFET 68之基體端和源極係互相電性連接，第一PMOSFET 54及第一NMOSFET 60之閘極電性連接在一起，第二PMOSFET 62、第二NMOSFET 68之閘極也電性連接在一起，第一PMOSFET 54及第二PMOSFET 62之源極係電性連接至高電壓VDDQ，第一NMOSFET60及第二NMOSFET 68之源極則接地。第一I/O接腳DQ 0電性連接至第一PMOSFET 54之汲極、第一電阻56、第二電阻58和第一NMOSFET 60之汲極，第二I/O接腳DQ 80電性連接至第二PMOSFET 62之汲極、第三電阻64、第四電阻66和第二NMOSFET 68之汲極。第一I/O接腳DQ 0和第二I/O接腳DQ 8係透過電阻50電性連接至電壓源48，並電性連接至I/O接收器42，電壓源48具有VDDQ/2的DC電壓，但本發明不限於此，電壓源48可以選擇性的具有VDDQ的DC電壓或是一終端電壓。I/O接收器42包含有二比較器70，其係電性連接至第一I/O接腳DQ 0和第二I/O接腳DQ 8，比較器70各自接收一高準位電壓VH和一低準位電壓VL。

在不考慮I/O接收器42、電壓源48和電阻50之下，從第一I/O接腳DQ 0和第二I/O接腳DQ 8獨取道的資料可以為邏輯高準位、邏輯低準位或是三態邏輯準位。第一I/O接腳DQ 0和第二I/O接腳DQ 8可以輸出一測試電壓VN到I/O接收器42，測試電壓VN可以為V1、V2、V3、V4和V5的其中之一傳送到I/O接收器42。當第一I/O接腳DQ 0和第二I/O接腳DQ 8相對應地具有二個邏輯高輸出，此測試電壓VN可為電壓V1；當第一I/O接腳DQ 0和第二I/O接腳DQ 8相對應地具有邏輯高輸出和高阻抗輸出，此測試電壓VN可為電壓V2；當第一I/O接腳DQ 0和第二I/O接腳DQ 8相對應地具有邏輯高輸出和邏輯低輸出，此測試電壓VN可為電壓V3；當第一I/O接腳DQ 0和第二I/O接腳DQ 8相對應地具有邏輯低輸出和高阻抗輸出，此測試電壓VN可為電壓V4；當第一I/O接腳DQ 0和第二I/O接腳DQ 8相對應地具有二個邏輯低輸出，此測試電壓VN可為電壓V5。比較器70比較具有高準位電壓VH和低準位電壓VL之測試電壓VN，以產生一第一信號S1和一第二信號S2，此I/O接收器42可以根據第一信號S1和第二信號S2來決定第一I/O接腳DQ 0和第二I/O接腳DQ 8的邏輯狀態。

請參閱第5圖，當該些第一I/O接腳DQ 0~7被啟用，且該些第二I/O接腳DQ 8~15被停用時，本發明之記憶體測試裝置可以實現於x8 I/O裝置或測試模式。該些第一I/O接腳DQ 0~7電性連接到記憶體20，且該些第二I/O接腳DQ 8~15並沒有電性連接到記憶體20，如第5圖所示，第二導線匯流排28繪製成虛線表示，且對應到記憶體20的該些第二I/O接腳DQ 8~15會被遮蔽。

在x8寫入模式中，I/O驅動器40透過控制端44接收驅動致能信號E，從I/O測試機模組匯流排26之I/O驅動器40傳送測試圖樣信號PAT到記憶體20的該些第一I/O接腳DQ 0~7，然後此測試圖樣信號PAT會被寫入至記憶體20中。電子開關46透過控制端44接收到驅動致能信號時E，此驅動致能信號E會關閉電子開關46，使電壓源48不連接終端導電線。

在x8讀取模式中， I/O驅動器40透過控制端44接收驅動失能信號D，以停止傳送測試圖樣信號PAT，來自該些第一I/O接腳DQ 0~7的記憶體20資料會被I/O測試機模組匯流排26之I/O接收器42讀取。電子開關46透過控制端44接收驅動失能信號D，此驅動失能信號D開啟電子開關46，使電壓源48電性連接終端導電線。

請參第6圖，當該些第一I/O接腳DQ 0~3被啟用，且該些第一I/O接腳DQ 4~7和該些第二I/O接腳DQ 8~15被停用時，本發明之記憶體測試裝置可以實現於x4 I/O裝置或測試模式。該些第一I/O接腳DQ 0~3電性連接到記憶體20的晶片，且該些第一I/O接腳DQ 4~7和該些第二I/O接腳DQ 8~15並沒有電性連接到記憶體20之晶片，因此，第二導線匯流排28和第一導線匯流排22之四條第一導電線繪製成虛線表示，且對應到記憶體20的該些第一I/O接腳DQ 4~7和該些第二I/O接腳DQ 8~15會被遮蔽。

在x4寫入模式中，I/O驅動器40透過控制端44接收驅動致能信號E，從I/O測試機模組匯流排26之I/O驅動器40傳送測試圖樣信號PAT到記憶體20的該些第一I/O接腳DQ 0~3，然後此測試圖樣信號PAT會被寫入至記憶體20中。電子開關46透過控制端44接收到驅動致能信號時E，此驅動致能信號E會關閉電子開關46，使電壓源48不連接終端導電線。

在x4讀取模式中， I/O驅動器40透過控制端44接收驅動失能信號D，以停止傳送測試圖樣信號PAT，來自該些第一I/O接腳DQ 0~3的記憶體20資料會被I/O測試機模組匯流排26之I/O接收器42讀取。電子開關46透過控制端44接收驅動失能信號D，此驅動失能信號D開啟電子開關46，使電壓源48電性連接終端導電線。

綜上所述，本發明在不改變測試夾具之前提下，得以實現於各種不同I/O裝置或測試模式，例如x4、x8或是x16。再者，本發明不限於通用的x16的I/O裝置或測試模式，當每一導線匯流排的導電線數量由8增加到16時，x32的I/O裝置或測試模式也可以用來測試32位元記憶體。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟悉此項技術者能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

10‧‧‧記憶體

12‧‧‧I/O模組匯流排

14‧‧‧終端模組匯流排

16‧‧‧I/O匯流排

18‧‧‧終端匯流排

20‧‧‧記憶體

22‧‧‧第一導線匯流排

24‧‧‧I/O匯流排

26‧‧‧I/O測試機模組匯流排

28‧‧‧第二導線匯流排

30‧‧‧終端模組匯流排

32‧‧‧終端匯流排

34‧‧‧節點

36‧‧‧I/O測試機模組

38‧‧‧終端模組

40‧‧‧I/O驅動器

42‧‧‧I/O接收器

44‧‧‧控制端

46‧‧‧電子開關

48‧‧‧電壓源

50‧‧‧電阻

52‧‧‧I/O電路

54‧‧‧第一P通道金屬氧化半導體場效電晶體

56‧‧‧第一電阻

58‧‧‧第二電阻

60‧‧‧第一N通道金屬氧化半導體場效電晶體

62‧‧‧第二P通道金屬氧化半導體場效電晶體

64‧‧‧第三電阻

66‧‧‧第四電阻

68‧‧‧第二N通道金屬氧化半導體場效電晶體

70‧‧‧比較器

DQ 0~7‧‧‧第一I/O接腳

DQ 8~15‧‧‧第二I/O接腳

第1圖為一般技術之記憶體測試裝置的電路示意圖。 第2圖為根據本發明之一實施例繪示於讀/寫x16 I/O裝置或測試模式之I/O接腳時的記憶體測試裝置之電路示意圖。 第3圖為根據本發明之一實施例繪示對應第一I/O接腳和第二I/O接腳之一I/O電路和一測試機的電路示意圖。 第4圖為根據本發明之測試電壓的波形示意圖。 第5圖為根據本發明之一實施例繪示於讀/寫x8 I/O裝置或測試模式之I/O接腳時的記憶體測試裝置之電路示意圖。 第6圖為根據本發明之一實施例繪示於讀/寫x4 I/O裝置或測試模式之I/O接腳時的記憶體測試裝置之電路示意圖。

Claims (10)

1. 一種記憶體測試裝置，用來測試一記憶體，該記憶體具有複數第一輸入/輸出（I/O）接腳和複數第二I/O接腳，該記憶體測試裝置包括： 一第一導線匯流排，電性連接該等第一I/O接腳； 一I/O匯流排，電性連接該第一導線匯流排，且在該第一導線匯流排和該I/O匯流排之間設有節點； 一I/O測試機模組匯流排，其係透過該I/O匯流排電性連接該第一導線匯流排；以及 一第二導線匯流排，電性連接該節點及該等第二I/O接腳。
2. 如請求項第1項所述之記憶體測試裝置，更包括一終端模組匯流排，其係透過一終端匯流排電性連接該I/O匯流排。
3. 如請求項第2項所述之記憶體測試裝置，其中該第一導線流排更包括複數第一導電線，該第二導線匯流排更包括複數第二導電線，該I/O匯流排更包括複數I/O導電線，該終端匯流排更包括複數終端導電線，該I/O測試機模組匯流排更包括複數I/O測試機模組，以及該終端模組匯流排更包括複數終端模組；該節點、該等第一I/O接腳、該等第二I/O接腳，該等第一導電線、該等第二導電線、該等I/O導電線、該等終端導電線、該等I/O測試機模組和該等終端模組之數量係為相等。
4. 如請求項第3項所述之記憶體測試裝置，其中該等第一I/O接腳之數量為8，且該等第二I/O接腳之數量為8；其中當該等第一I/O接腳中之4個為啟用，另外4個為停用，則該等第二I/O接腳係為停用；或是該等第一I/O接腳及該等第二I/O接腳皆為啟用；或是當該等第一I/O接腳為啟用，則該等第二I/O接腳為停用。
5. 如請求項第3項所述之記憶體測試裝置，其中該I/O測試機模組更包括： 一I/O驅動器，電性連接一控制端及該I/O匯流排之該I/O導電線，且該控制端接收一驅動致能信號或一驅動失能信號，當該I/O驅動器透過該控制端接收該驅動致能信號時，該I/O驅動器使用該驅動致能信號並透過該I/O匯流排的該I/O導電線、該第一導線匯流排的該第一導電線和該第二導線匯流排的該第二導電線將一測試圖樣信號傳送至該記憶體之該第一I/O接腳及該第二I/O接腳；及當該I/O驅動器透過該控制端接收該驅動失能信號時，該I/O驅動器使用該驅動失能信號來停止傳送該測試圖樣信號；以及 一I/O接收器，電性連接該I/O匯流排之該I/O導電線，並透過該第一I/O接腳、該第二I/O接腳、該第一導線匯流排之該第一導電線、該第二導線匯流排之該第二導電線和該I/O匯流排之該I/O導電線讀取該記憶體之資料。
6. 如請求項第5項所述之記憶體測試裝置，其中該終端模組更包括： 一 電子開關，電性連接該控制端及該終端匯流排之該終端導電線； 一電壓源，係具有一直流（DC）電源；以及 一電阻，電性連接到該電壓源及該電子開關之間，當該電子開關透過該控制端接收到該驅動致能信號時，該驅動致能信號關閉該電子開關，使該電壓源不連接該終端匯流排之該終端導電線；及當該電子開關透過該控制端接收該驅動失能信號時，該驅動失能信號開啟該電子開關，使該電壓源電性連接該終端匯流排之該終端導電線。
7. 如請求項第1項所述之記憶體測試裝置，其中該記憶體係為同步動態隨機存取記憶體（SDRAM）、雙倍資料速率（DDR）、DDR2、DDR3、DDR4或是低功率DDR4。
8. 一種記憶體測試方法，包括： 提供一記憶體，該記憶體具有複數第一I/O接腳和複數第二I/O接腳，該等第一I/O接腳透過一第一導線匯流排和一I/O匯流排電性連接至對應的一I/O測試機模組匯流排，且該等第二I/O接腳透過一第二導線匯流排和該I/O匯流排電性連接至對應的該I/O測試機模組匯流排； 當測試一寫入模式時，從該I/O測試機模組匯流排傳送測試圖樣信號到該記憶體的該等第一I/O接腳及該等第二I/O接腳；以及 當測試一讀取模式時，利用該I/O測試機模組匯流排從該等第一I/O接腳和該等第二I/O接腳讀取該記憶體之資料。
9. 如請求項第8項所述之記憶體測試方法，其中在該I/O測試機模組匯流排讀取該記憶體之該資料步驟中，該I/O測試機模組匯流排係同時或依序讀取該記憶體之該資料。
10. 如請求項第8項所述之記憶體測試方法，其中該I/O匯流排係透過一終端匯流排電性連接至一終端模組匯流排。