CN201163539Y - 内存电性测试器 - Google Patents

Abstract

一种内存电性测试器，用以电性连接内存多测试接脚的任意二者，并供同时短路二个该测试接脚，该电性测试器包括二个电性接头、以及分别电性连接各该电性接头的电路开关，该电路开关并供切换短路与断路的其中一者，由此同时短路任二个接脚以降低单位信号所造成的干扰，进而提高多位元信号电性测试的准确性。

Description

内存电性测试器

技术领域

本实用新型涉及一种电性测试器，尤指一种可任意短路内存的任两组测试接脚的内存电性测试器。

背景技术

内存是用以配合电脑装置中的中央处理单元高速储存正在处理的程序及数据，所以成为电脑系统中的重要元件，因此对于该内存的可靠性及容错能力等电性特性，也成为业界研究的重要课题，有鉴于此，业界大多将错误检查与纠错程序(Error Correcting Code；ECC)应用于伺服器、工作站等电子装置中，用以测试配置于该电子装置中的内存的电性。然而要应用上述错误检查与纠错技术需配合使用一个内存电性测试器，通过该内存电性测试器令一个待测内存产生内存脚位错误(memory single-bit error)，从而供后续通过该错误检查与纠错程序执行内存性能测试，以获得该电子产品的电性数据。

现有内存的电性测试，是通过短路待测内存的测试接脚，触发相对应的电路信号进行该内存的电性判断，于测试单一测试接脚时，将电性接头套设于待测试的接脚上，从而使该测试接脚产生错误信号。于同时测试两组测试接脚时，必须同时短路任二个接脚，方可产生正确的多位信号，然而现有以人工套设的方式不易达到同时短路，容易使多位信号受到干扰而造成误差。

有鉴于上述的缺点，通过预先电性连接待测的内存接脚，由此避免同时套设电性接头所产生的误差，如图1所示，为一个具有多芯片单元1 1的内存1，于该内存1的一侧设置有多个数据接脚12；将至少一个芯片单元11与相对应的数据接脚12电性连接，并于该数据接脚12的另一端，电性连接一个第一传输单元13；于未与芯片单元11电性连接的数据接脚12，电性连接一第二传输单元14，并通过一电路开关1 5电性连接二个第一传输单元13及一个第二传输单元14。

将上述该设置有测试电路的内存插入电子产品的内存插槽中，其余该电子产品的内存插槽内，则插入未电性连接数据接脚及芯片单元的内存，启动该电子产品并进入作业系统，预先将至少二个芯片单元电性连接于相对应的接脚，且通过电路开关使该芯片单元短路，从而使该电子产品内建的错误检查与纠错程序(ECC)，因该内存的芯片单元发生短路现象，而传输一个错误信号至该电子产品，从而使该电子产品显示出脚位错误的信息，而测试人员可通过错误检查与纠错程序所传输的信息判断该内存的脚位，其中，该电性测试可通过电性连接一个第一传输单元及一个第二传输单元触发一个内存脚位错误的信号，或电性连接二个第一传输单元及一个第二传输单元触发一个内存多脚位错误(memory multi-bit error)的信号，通过判断该内存的电位。

前述的内存电性测试虽然可避免同时套设两组测试接脚所产生的误差，然而在测试前需预先电性连接待测试的测试接脚，且无法于测试阶段任意变换测试接脚，并于该内存电性测试后，需进行传输单元及电性接头去除步骤，因此，增加电性测试时的时间，及内存电性测试的成本，如何改善上述内存电性测试的缺失，实为当今亟待思考的课题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种提高内存多位元信号电性测试效果的内存电性测试器。

本实用新型的另一个目的是提供一种可同步短路内存两组测试接脚的内存电性测试器。

本实用新型的再一个目的是提供一种可任意短路内存两组测试接脚的内存电性测试器。

为达上述目的，本实用新型提供一种内存电性测试器，用于测试内存的多测试接脚的任意二者，其特征在于该电性测试器包括二个电性接头，分别用以电性连接其中一个测试接脚；以及电路开关，分别电性连接各该电性接头的一端，以切换短路与断路的其中一者，由此同时短路任二个接脚以降低单位信号电性测试的准确性。

相比于现有技术中的内存电性测试器，本实用新型提供一种可同步短路两组内存接脚的内存电性测试器，提供具有电性连接二个电性接头的电路开关，且该电路开关与该电性接头通过导线电性连接，且每一个电性接头还具有二个电性接脚其中，该电性接头为跳线，通过该电性接头电性连接内存任一组测试接脚，由此同时短路任二个接脚以降低单位元信号电性测试的准确性。

附图说明

图1所示为现有内存电性测试器的示意图；

图2所示为本实用新型的内存电性测试器示意图；以及

图3所示为本实用新型的内存电性测试器测试示意图。

具体实施方式

以下通过特定的具体实施例说明本实用新型的实施方式，以下请配合附图说明本实用新型的具体实施例，以使所属技术中具有通常知识者可轻易地了解本实用新型的技术特征与达成功效。

如图2所示，为本实用新型的内存电性测试器的示意图，如图所示，该内存电性测试器2包括多导线21、电性连接各该导线21的二个电性接头22、以及电性连接于各该导线21相对电性连接各该电性接头22一端的电路开关23，通过电路开关23的作动得以切换短路或断路的其中一者，以达到同时短路二个电性接头22的目的，此外，电性接头22内具有用以电性连接待测接脚的电性接脚22a，并于本实施例中该电性接头22为跳线。

请一并参阅图3，本实用新型中所述的内存电性测试器是依实际应用的产品而定，并无特别限制。本实施例中所示的内存电性测试器包括二电性接头22、及分别电性连接各该电性接头22的电路开关23，并供同时短路各该电性接头22，其中，该电性接头22通过其电性接脚22a电性连接于内存24的任二组测试接脚25，以供同时短路内存24的任二组测试接脚25，可避免测试时产生单位元信号干扰，以提高该内存电性测试器的测试多位元信号的准确性，于本实施例中，该电路开关23为双刀双闸的开关，并通过拨动电路开关23而同时短路任两组测试接脚25。

如图3所示，为本实用新型的内存电性测试器示意图，如图所示，该内存电性测试器2包括二电性接头22及一个电路开关23，其中，该电性接头22与该电路开关23通过导线21电性连接，由此同时短路任二个接脚以降低单位元信号电性测试的准确性。

进行内存电性测试时，可通过该电性接头22弹性选择任两组待测接脚25，并通过该电路开关23同时短路两组待测的测试接脚25，从而使该内存24产生脚位错误的信号，藉以判断该短路的测试接脚25的脚位，当该内存24电性测试时，先将该内存电性测试器2电性连接待测的测试接脚25，于此时该内存24不受该内存电性测试器2影响，无产生任何脚位错误的信号；当该内存24电性测试时，通过该内存电性测试器2电性连接两组待测测试接脚25，在未拨动该内存电性测试器2的电路开关23的情况下，该内存24不受该内存电性测试器2影响，故无任何脚位错误的信号产生；拨动该内存电性测试器2的电路开关23，从而使该内存24同时短路两组待测测试接脚25，通过该电子产品内建的错误检查与纠错程序(ECC)，因该内存24的芯片单元26发生短路现象，而传输一个错误信号至该电子产品，从而使该测试人员可通过错误检查与纠错程序所传输的信息判断该内存的脚位。

但是以上所述的具体实施例，仅用以解释本实用新型的特点及功效，而非用以限定本实用新型的可实施范畴，在未脱离本实用新型上述的精神与技术范畴下，任何运用本实用新型所揭示内容而完成的等效改变及修饰，均仍应为下述的申请专利范围所涵盖。

主要元件符号说明

1、24内存

11、26芯片单元

12数据接脚

13第一传输单元

14第二传输单元

15、23电路开关

2内存电性测试器

21导线

22电性接头

22a电性接脚

25测试接脚

Claims (5)

1.一种内存电性测试器，用于测试内存的多测试接脚的任意二者，其特征在于该电性测试器包括：

二个电性接头，分别用以电性连接其中一个测试接脚；以及

电路开关，分别电性连接各该电性接头的一端，以切换短路与断路的其中一者。

2.根据权利要求1所述的内存电性测试器，其特征在于，每一个电性接头还具有二个电性接脚。

3.根据权利要求1所述的内存电性测试器，其特征在于，该电路开关为双刀双闸开关。

4.根据权利要求1所述的内存电性测试器，其特征在于，该电路开关与该电性接头通过导线电性连接。

5.根据权利要求1所述的内存电性测试器，其特征在于，该电性接头为跳线。

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