TWI248201B

TWI248201B - Semiconductor memory device, semiconductor device and methods of manufacturing them, portable electronic equipment, and IC card

Info

Publication number: TWI248201B
Application number: TW093114032A
Authority: TW
Inventors: Hiroshi Iwata; Takayuki Ogura; Akihide Shibata
Original assignee: Sharp Kk
Priority date: 2003-05-19
Filing date: 2004-05-19
Publication date: 2006-01-21
Also published as: TW200509376A; KR20040101002A; KR100622414B1

Description

1248201 九、發明說明：【發明所屬之技術領域】本發明有關一種半導體記憶體裝置、半導體裝置及其等之製造方法、可攜式電子設備、及ic卡。尤其，本發明非常適合應用於電子可抹除及可程式化半導體記憶體裝置及其製造方法。【先前技術】電子可抹除及可程式化記憶體元件係為，例如，快閃記憶體。一般快閃記憶體元件的結構橫截面圖如圖32所示。此元件具有結構如下：其中會經由第一氧化物膜904將以多晶矽製成的浮動閘極906配置於半導體基板901之上，經由第二氧化物膜905將以多晶矽製成的控制閘極907配置於浮動閘極906之上，及將一對源極擴散區902及汲極擴散區903 配置在半導體基板901表面之中及之上。控制閘極907在快閃記憶體中可當作場效電晶體（FET)的閘電極。此外，第一氧化物膜904、浮動閘極906、及第二氧化物膜905係插入於控制閘極907及半導體基板901之間。亦即，快閃記憶體是如下的記憶體：其中會將記憶體膜（浮動閘極）配置在FET的閘極氧化物膜部分中，藉此根據記憶體膜中儲存的電荷數量執行變更FET定限電壓的功能（請參考，例如，「快閃記憶體手冊（Handbook of Flash Memory Technology)」Fujio Masuoka編輯，Kabushiki Kaisha Science Forum出版，1993 年8月15曰，第55-58頁）。以上結構的快閃記憶體會產生所謂「過度抹除」的問題。 91971.doc 1248201 更明確地說，㈣記憶體的抹除操作是藉由擷取浮動間極中儲存的電子或將電洞注人浮動閘極，以降低快閃記憶體中FET的定限電壓。然而，由於抹除操作執行過度，不用對而的閘電極施加任何電a，在儲存於位在閘電極⑼即，控制閘極）下之浮動閘極中的電荷的影響下，而會開啟，因此電流會流動通過源極擴散區及汲極擴散區。此現象係起因於快閃記憶體以下的結構特性：係為fet之閘電極的控制閘極及係為記憶體之記憶體膜的浮動閘極為垂直堆疊^ 所以不用對控制閘極施加任何電壓，F Ε τ會只因浮動閘極的儲存電荷即可開啟。這會導致非選定之記憶體單元的茂漏電流。因此，因為洩漏電流而無法偵測選定憶體單元的讀取電流時，便會發生此種有缺陷的讀取。【發明内容】本發明已顧及此種狀況，且包含提供一種半導體記憶體

裝置、半導體裝置、及其製造方法、可攜式電子設備及IC 卡’其均已針對過度抹除及與其有關之有缺陷的讀取進行改良。本發明的一項具體實施例可提供一種包括記憶體單元的半導體記憶體裝置，各記憶體單元包含：形成於一半導體基板上之一閘極絕緣膜；形成於該閘極絕緣膜上之一閘電極；位在該閘電極下之一通道區；配置在該通道區對側上之一對源極區及汲極區，該源極區及沒極區的導電型與該通道區的相反；及分別位在該閘電極對侧上之記憶體功能單元，各記憶體功能單元包括：一電荷 91971.doc 1248201 保=部分及一抗消耗絕緣體，該電荷保留部分由用於儲存電荷之材料製成，該抗消耗絕緣體用於將電㈣留部分與 "亥閘電極及該基板二者分開以防止該儲存電荷的消耗，其中可調適該閘電_壁及該電荷保留部分彼此相對之一側間的距離(T2)以與該電荷保留部分底部及該基板表面間的距離（τι)不同。 +根據本發明之一項具體實施例的半導體記憶體裝置，電荷保留部分分別位在閉電極的對側上，而不在場效電晶體的閘極絕緣膜上’因此沒有過度抹除及與其有關之有缺陷的δ買取問題。此外，還有能夠抑制記憶體功能單元之電荷保留部分之電荷消耗的抗消耗絕緣膜，因此可以增加電荷保留的時間。將使上述距離（Τ2)與上述距離（Ti)有所不同，藉以在使距離T1，例如，小於距離丁2時，可以限制從半導體基板所注入的電射牙透3己憶體功能單元而進入閘電極，相反地，當使距離T1大於距離丁2時，可以限制從閘電極所注入的電荷穿透記憶體功能單元而進入半導體基板。因此可以獲得高電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。【實施方式】本發明之一項具體實施例的半導體記憶體裝置包含：主要包括一半導體基板之一半導體記憶體元件，形成於該半導體基板上之一閘極絕緣膜，形成於該閘極絕緣膜上之一閘電極’配置在該閘電極下之一通道區，配置在該通道區兩側上之一對源極擴散區及汲極擴散區，及其導電型與該 91971.doc 1248201 通道Q之導電型相反’及配置在該閘電極兩側上之記憶體功此單元，及各記憶體功能單元包括：以具有儲存電荷功能之材料製成之一電荷保留部分，及具有防止已儲存電荷消散之功能之一抗消耗絕緣體，其中該閘電極側壁及該側壁對面之電荷保留部分間的距離（T2)和位在其半導體基板側面及半導體基板前表面上之電荷保留部分底部間的距離 (T1)不同。本文所用用語「源極區及汲極區」係指可作為源極區或汲極區的擴散區。這些源極區及汲極區有時會個別稱為「源極區」或「汲極區」；然而，應明白，任一區均可根據電路配置成為源極或汲極。本毛明之一項具體貫施例的半導體記憶體裝置基本上最好採用MOS電路，及最好在輩一沾主道取卞在早的+導體基板上黏著包括 MOS電路的電路。在根據本务曰月工員具體貫施例之半導體記憶體裝置的半導體記憶體元件中，路雜w μ , 仟干距離Τ2可隨著與物質的測量距離越遠而增加。在上述的方面中，電荷保留部分的形成將使其上方部名與閘電極的距離比其下方邱八口Ρ刀遂’因此可以抑制多餘電g 注入電何保留部分的上方八 4刀’也可以抑制多餘電流的淨散。還可以有效抑制，例如、抹除挺式中會發生之閘電相的電子注入。再去，. ;下方部分不像上方部分那麼遠，因此可以形成將要保留的 ^何而不必與通道區隔開。由灰上述，因此不用減少讀 a ^在寫入/抹除模式間的差異， 91971.doc -10- 1248201 即可抑制多餘電流的注入及消散。在半導體記憶體元件中，距離了2大於距離T1。在上述的方面中，由於會使距離丁丨相對於距離丁2較小，因此可以抑制抹除模式中閘電極的電子注入，及提供一種已抑制有缺陷之抹除的半導體記憶體裝置。再者，在半導體記憶體元件的一項具體實施例令，可在電荷保留部分及閘電極之間形成氮化氧膜。在上述的方面令，可以顯著抑制抹除模式中閉電極的電子注入，因此可以提供已抑制有缺陷之抹除的半導體記憶或者，在+導體記憶冑元件# 一項具體實施<列中，可名電荷保留部分及閘電極之間形成沉積絕緣膜。在上述的方面中，可以在電荷保留部分及閉電極之間形成具有良好均勻性之沉積絕緣體的厚膜，亦可抑制因閘電極上出現凹凸不平（即粗才造）所引起的退化問題，因此可著抑：=除模式中間電極的電子注入，及提供已抑制有缺 fe之抹除的半導體記憶體裝置。再者’在半導體記憶體元件的_項具體實施例中沉積絕緣體及半導體基板之間配置厚度介於ι nn^。⑽ 之間（包含1與10)的熱絕緣體。 nm ，上述的方面中，可在沉積絕緣體及半導體置屬上均Μ熱處卿成之絕緣膜及厚度介1 腿錢⑽之間（包含的熱絕緣體。因此，熱體及半導體基板之間的介面具有良、· 、’良好的形狀、可以抑制電流 91971.doc 1248201 、及可得到更大的驅動電流，動通過介面的遷移率退化因而能夠提供讀取速度更快的半導體記憶體裝置。此外，由於熱絕緣體的膜厚度至少為i nm，因此可以有效增加介面特性，及由於膜厚度最多為1〇11111，因此可以抑制^生因凹凸不平所造成的退化。在半導體記憶體元件的-項具體實施例中，閘電極的形成材料成分與基板不同，及距離T2與T1不同。當閘電極的形成材料成分與基板不同時，可以使距離仞與距離T1(即，在半導體基板上及閘電極側壁形成之抗消耗絕緣膜的厚度）極為不同，及可提供較高電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。在半導體記憶體元件的一項具體實施例中，也可以藉由抗消耗絕緣體使記憶體功能單元的電荷保留部分與閘^極及基板二者分開，基板及閘電極係以矽製成，及其中基板朝向記憶體功能單元之區域的雜質濃度與閘電極朝向記憶體功能單元之區域的不同，及距離丁2與T1不同。此處，措辭「以矽製成」可詳細表示為「以主要原始材料為矽的物質製成」。具體而言，主要材料也可以是單晶矽、多晶矽、或含有雜質的非晶矽。在上述的方面中，半導體基板及閘電極能以目前通常用作半導體裝置材料的石夕形成，因此可以構成與平常半導體製程極為相似的半導體程序，及提供低製造成本的半導體記憶體裝置。再者，在半導體記憶體元件的一項具體實施例中，閘電 91971.doc -12 - 1248201 極的雜質濃度為1 χ ΙΟ20 cm-3或更多，及基板的雜質濃度比閘電極的低。在上述的方面中，相對於以石夕製成的閘電極及半‘體基板的任一個，另一個具有較低的雜質濃度，及抗消耗絕緣體的膜在其上會變得比較薄。再者，由於較问的雜貝辰度至少為1 X 1 〇2〇 cm-3，將顯著出現雜質強化氧化的效應，及對應區上的膜會變厚。因此，膜厚度的差異會很明顯。因而可以提供顯著良好之電荷注入效率及顯著高寫入/抹除速度的半導體記憶體裝置。然而，由於矽中所含的雜質濃度還是有所限制，也就是取：為，21 cm-3的等級。此外，雜質濃度最好應該至少為 1〇的等級，因為一般半導體基板的雜質濃度為1〇15 cnT3的等級。或者，在半導體記憶體元件的一項具體實施例中，半導體：憶體元件之閘電極的雜質濃度至少也可以為…〇2。 cm *半導體基板的雜質濃度也可以低於閘電極的。在上述的方面中，以碎製成之閘電極的雜質濃度高於| 導體基板的，及問電極側壁的絕緣膜會變得比較厚。再者，由：問電極的_度至少為…〇2。-'將顯著出現雜貝強化氧化的效應’ &閘電極上的膜會變厚，因此膜厚度的差異會顯者出$見。因而可以提供顯著良好之電荷注入效率及顯著高寫人/抹除迷度的半導體記憶體裝置。然而，由於秒中所人 3的雜質濃度返是有所限制，也就是最多為1〇21 cm-3的等绂L L ^ 15 3 寻、、及。此外，雜質濃度最好應該至少為 10 cm·3的等級，去、 U為—般半導體基板的雜質濃度為10i5 91971.doc -13- 1248201 cm"*3的等級。〆者在半導體記憶體元件的一項具體實施例中，閘極絕緣膜的$，卜 ^、夕一部分及記憶體功能單元的至少一部分各以氧化物膜製成，及閘極絕緣膜的氧化物膜等值厚度小於從閘毛極與5己憶體功能單元相對之側壁延伸通過記憶體功能早兀到達位在記憶體功能單元下之基板表面之路徑的氧化物膜等值戶麻、、且序度。此處，「氧化物膜等值厚度」是將絕緣膜厚、氧化物膜介電常數與絕緣膜介電常數比所取得的氧化物膜等值厚度。當絕緣膜包含一些介電層及其中一層並非乂氧化物膜製成，而是以例如，氮化物膜製成時，則在决疋氧化物膜等值厚度時會考慮氮化物膜層的等值厚度。上述結構係指，在閘電極及閘電極下之基板間施加電壓守4文閘電極經由閘極絕緣膜延伸至基板之路徑中的電場強度小於從閘電極與記憶體功能單元相對之側壁延伸通過 §己憶體功能單元到達位在記憶體功能單元下之基板表面之路徑中的電場強度。在上述的方面中，由於閘極絕緣膜的氧化物膜等值厚度小於從閘電極與記憶體功能單元相對之側壁延伸通過記憶體功旎單70到達半導體基板之路徑的，可將在此情況中（例如’在以閘極絕緣膜作為MOSFET之閘極絕緣膜的情況中）的疋限笔遷a免定為低，因而能夠實現低讀取電壓的低電壓驅動。因此，能夠提供低功率消耗的半導體記憶體裝置。再者’在半導體記憶體元件的一項具體實施例中，可調適分別位在閘電極之對側上的電荷保留部分以獨立儲存電 91971.doc -14- 1248201 荷。在上述的方面中，可在兩個彼此獨立的電荷保留部八中保留電荷，因此每個記憶體單元可以儲存四個數值的資 δίΐ ’因而能夠提供加大容量的半導體記憶體袭置。在半導體記憶體元件的一項具體實施例中，閘極絕緣膜的至少一部分及記憶體功能單元的至少一部分各以氧化物膜製成，及閘極絕緣膜的氧化物膜等值厚度大於從閘電極與記憶體功能單元相對之側壁延伸通過記憶體功能單元到達位在記憶體功能單元下之基板表面之路徑的氧化物膜等值厚度。、、在上述的方面中，舉例而言，藉由在閘電極和源極擴散區及汲極擴散區上分別強加10伏特及0伏特的電位即可寫入貝讯，藉由在閘電極和源極擴散區及汲極擴散區上分別強加-10伏特及〇伏特的電位即可抹除資訊，因而汲極電流因為源極擴散區及汲極擴散區其中之一的電位肖另一個相同而不會流動。而且，閘極絕緣膜很厚，目而可以抑制通過閘極絕緣膜㈣漏電流。因此，可以提供降低功率消耗的半導體記憶體裝置。而且，不會產生熱載子，也不會將任何電荷注人閘極絕緣臈，因此可以抑制因電荷注入閑極絕緣膜而導致的定限電壓差，因而能夠提供高可靠性的半導體記憶體裝置。再者在半導體5己憶體元件中，可將源極區及汲極區的至少一部分配置在閘電極下。在上述方面㊅J員|體實施例中，自於可將源極區及汲 91971.doc -15- Ϊ248201 極區的至少一部分配置在閘電極下，因此半導體記憶體— 件具有與平常場效電晶體相同的結構，因而可將立中制= 變成具有至此特定實際結果的平f場效電晶體程序，= 能夠提供低製造成本的半導體記憶體裝置。在半導體記憶體元件的—項具體實施例中，電荷保分的最高位置低於閘電極的最高位置。在上述的方面中’可以將電荷保留部分僅配置在通道附近。結果，可將藉由寫入而注入的電子限制在通道附近：因而可以藉由抹除輕易移除。因Λ，可以防止錯誤抹除。而且假叹庄入电子的數量並不會因為限制電荷保留部分而變更，電子密度提高，致使能夠有效寫人你除電子，因而可以形成高寫人/抹除速度的半導體記憶體裝置。在半導體記憶體元件的_項具體實施例中，電荷保留部分的最高位置低於第一絕緣膜的最高位置。在上述的方面中，由於電荷保留部分的最高位置低於第 -絕緣膜的最高位置，因此閘電極及電荷保留部分間的最短距離會變長。結果，可以阻止閘電極及以具有儲存電荷功此之材料製成的區域在矽化、接線步驟等時發生短路，因而可以形成高可用百分比的半導體記憶體裝置。在半導體記憶體元件的一項具體實施例中，電荷保留部分包含複數個具有儲存電荷功能的晶粒。在上述的方面中，可將電荷保留部分限制在更小的區域，因而可以更有效地防止錯誤抹除。而且，由於將電荷保留部分劃分成晶#，即使發生茂漏，浅漏區也只含有: 91971.doc -16- l2482〇l 夏的曰曰粒因而可以提高保留特性。而且，由於能夠將以具有儲存電荷功能之材料製成的區域形成，例如，奈米點的形狀’因此可以因為庫倫阻斷效應而格外提高記憶體效應，因而能夠形成長期可靠性極高的半導體記憶體元件。在半V體a 體％件的_項具體實施例中，抗消耗絕緣體也可以包含··分開電荷保留部分與閘電極及分開電荷保與何體基板的第-絕緣膜，及在電荷保留部分與 2巴、彖膜相對之叫則的側壁部分形力的側壁絕、緣體；及包何保召部分也可以夾在第一絕緣膜及側壁絕緣體之間。 #在述的方面中’可將藉由寫入而注入的電子限制在電荷保留部分中’因而可以藉由抹除將其輕易移除，因而能夠防止錯誤抹除。而且，電荷保留部分的體積可以減少而不會變更注入電荷的數量，因此可以增加每個單位體積的電荷數量、有效寫入/抹除電子、及提供高寫入/抹除速度的半導體記憶體裝置。再者’在半導體記憶體元件的一項具體實施例中，可以第一絕緣膜及第二側壁絕緣體覆蓋電荷保留部分。在上述的方面中，由於以第二側壁絕緣體覆蓋電荷保留部分，因而可防止電荷保留部分及接觸在形成閘電極接觸的步驟時發生短路。m是可以將接觸部分之尺寸的設計容限變得更小，因而可以製造更精細的半導體裝置。因此，能夠提供縮減成本的半導體記憶體裝置。或者，在半導體記憶體it件的一項具體實施例中，纪憶體功能單元的抗消耗絕緣體也可以氧切膜或氮化氧= 91971.doc -17- 1248201 製成，製成。及記憶體功能單元的電荷保留部分也可以氮化石夕膜在此考量下，由於氮化矽膜 — 、在其中包括許多位準陷獲電何’因而可以獲得很大的滞後。 ^ » 特丨生。而且，氮化發膜的電何保留時間很長，比較不交总 +谷易灸生因洩漏路徑而導致電荷 =的問題，因此可以獲得有利的保留特性。而且，其材序中極常使用的材料’因此可以遷低製造成本。在半導體記憶體元件的-項具體實施例中，電荷保留部分包含：複數個具㈣存電荷功能的晶粒，及位在複數個晶粒與閘電極及在#數個晶粒與半導體基板《間的半導體膜或導體膜。在上述的方面中，藉由插入半導體或導體即可抑制晶粒之位置及尺寸散布對場效電晶體之定限電壓的影響，因而能夠提供比較不容易有讀取錯誤的半導體記憶體裝置。或者，在半導體記憶體元件的一項具體實施例中，可將記憶體功能單元中電荷保留部分的至少一部分配置在源極區或沒極區之上。在上述的方面中，可以顯著提高半導體記憶體襞置之讀取操作的電流值，也可以顯著提高裝置的讀取速度，因此能夠提供高讀取速度的半導體記憶體裝置。再者，在半導體記憶體元件的一項具體實施例中，記憶體功能單元的電荷保留部分具有實質上與閘極絕緣膜表面平行的表面。在上述的方面中，可根據電射保留部分中保留的電荷數 91971.doc • 18- 1248201 量有效控制在偏移區中形成反向層的便利性，因而能夠加強記憶體效應。此外，即使偏移大小有差異時，也可以保持比較小的記憶體效應變更，因而可以抑制記憶體效應的散布。再者，在半導體記憶體元件的一項具體實施例中，記憶體功能單元的電荷保留部分包括延伸實質上與閘電極側面平行的部分。在上述的方面中，注入電荷保留部分的電荷在重寫操作中會增加’因而可以提高重寫速度。再者，在半導體記憶體元件的一項具體實施例中，半導體記憶體裝置也可以包含在記憶體功能單元中分開電荷保留部分與基板的絕緣膜，及絕緣膜比閘極絕緣膜厚且厚度為0.8 nm或更多。在上述的方面中，有助於將電荷注入電荷保留部分，並能降低寫入操作及抹除操作的電壓或提高其速度。另外，在電荷保留部分中保留電荷時在通道區或井區中造成的電荷數篁會增加，因而能夠加強記憶體效應。而且，由於分開電荷保留部分及半導體基板之絕緣膜的厚度為至少0.8 nm，因而可以抑制保留特性的極度退化。或者，根據本發明之一方面的半導體記憶體裝置也可以包含分開記憶體功能單元中電荷保留部分及基板的絕緣膜，此絕緣比閘極絕緣膜厚及厚度為20 nm或更少。在上述的方面中，由於分開電荷保留部分及半導體基板之緣膜的厚度大於閘極絕緣膜的厚度及最多為2〇腿，因 91971.doc -19- 1248201 此可以提高記憶體的保留特性且不會惡化其通道效應。而且，由於分開電荷保留部分及半導體基板之絕緣膜的厚度最多為20 nm，因此可以抑制重寫速度的降低。本發明的一項具體實施例進一步提供本發明的半導體裝置，該裝置包括：一半導體記憶體單元及一半導體元件，該半導體記憶體單元及該半導體元件各包含：形成於一半導體基板上之一閘極絕緣膜；形成於該閘極絕緣膜上之一閘電極；位在該閘電極下之一通道區；配置在該通道區對側上之一對源極區及汲極區，該源極區及没極區的導電型與该通道區的相反；及分別位在該閘電極對側上之記憶體功月b單元，各記憶體功能單元包括：一電荷保留部分及一抗消耗絕緣體，該電荷保留部分由用於儲存電荷之材料製成，該抗消耗絕緣體用於防止該儲存電荷的消耗，其中可調適該閘電極側壁及該電荷保留部分彼此相對之一側間的距離以與該第__電荷保留部分底部及該基板表面間的距離不同，其中該源極區及汲極區在該記憶體單元中可配置在該記憶體單元之閘電極下的區域之外，及該源極區及没極區的-部分在該半導體元件中可配置在該半導體元件之間電極下。因此，未就閘電極的末端部分偏移源極擴散區及沒㈣政區的半導體％件，及其已偏移的半導體記憶體元件，^ 以共存在相同的基板上， … 將具有儲存電荷功能的記ΐ ^匕早70配置在各半導體元件及半導體記憶體元件之， '虽的側壁。然而，由於這兩種元件的製程差異不大，g 91971.doc -20- 1248201 =易即可實現，例如’以半導體記憶體元件形成的非 m憶體及以半導體元件形成的邏輯電路的共存。而 =’由於並未限制閘極、絕緣膜的厚度，因此能夠提供可輕易應用最先進之M0SFET製程的半導體裝置。再者，在本發明之半導體裝置的—項具體實施例中，非依電性記憶體部分包括半導體記憶體元件。在上述的方面中，非依電性記憶體部分係以複數個此種半¥體記憶體元件構成’及邏輯電路部分係以此種半導體疋件構成。因此可以實現包括容易黏著共存在相同基板上之非依電性記憶體部分及邏輯電路部分的半導體裝置。再者，本發明之一項具體實施例的半導體裝置1括以低於提供給非依電性記憶體部分之供應電壓驅動的邏輯部分。在上述的方面中，可將高供應電壓提供給非依電性記憶體邛刀’舉例而言’因而能夠顯著提高寫入/抹除速度。再者，可將低供應電壓提供給邏輯電路部分，因而能夠抑制因閘極絕緣膜錢而導致電晶體特性的退化，騎低功率消耗。因此可以實現包括容易黏著共存在相同基板上之高可靠性之邏輯電路部分及寫人/抹除速度特別高之非依電性記憶體部分的半導體裝置。而且，本發明之一項具體實施例的半導體裝置進一步包括/、毛5Μ系卩此種ijL導體凡件構成的靜態隨機存取記憶在上述的方面中，邏輯電路部分及靜態隨機存取記憶體 91971.doc -21 - 1248201 係以半‘體元件構成， - ,, 生。己饫體部分係以半導體其=凡件構成。因此可以實現包括容易勘著共存在相同 ς ^輯電路部分、靜態隨機存取記㈣、及非依電部分的半導體裝置。再者，靜態隨機存取記憶體共存為高速操作記憶體或暫時錯存記憶咼更多效能。本發明，本發明的1c卡包括上述半導體記憶體裝置或+導體裝置。、因此，扣卡可以包括非依電性記憶體及其週邊電路部 X邏料電路部分、SRAM部分等容易黏著共存及可降低其成本的+導體裝置，因而能夠提供低成本的ic卡。再者，本發明之—項具體實施例的可攜式電子設備包括上述半導體記憶體裝置或半導體裝置。、因此’例如’可攜式電話可以包括非依電性記憶體及其週邊電路部分、邏輯電路部分、SRAM部分等容易黏著共存及可降低其成本的半導體裝置’因而能夠提供低成本攜式電話。另方面，本發明提供一種半導體記憶體裝置的生產方法，該方法包竹列㈣：在該半導縣板上形成-閘極絕緣^及在該閘極絕緣膜上形成—間電極；在該閘電極及该半導體基板上形成―第—絕緣膜；部分移除該第—絕緣膜致使該第—絕緣膜至少留在該閉電極之側壁上；藉由氧用耘序或氮化氧作用程序在該基板及該閘電極側壁上形成第一絕緣膜，致使覆蓋該閘電極侧壁之該第二絕緣 91971.doc -22- 1248201 膜的邠分比覆盍該基板之該第二絕緣膜的部分厚；經由談第二絕緣膜在該閘電極側壁上形成電荷儲存區；及藉由使用該閘電極、存在於該閘電極側壁上之該第一絕緣膜及第二絕緣膜、及該電荷儲存區作為植入遮罩將雜質植入基板以形成源極區及汲極區。因此，可以使半導體記憶體之元件絕緣膜與閘電極接觸部分的厚度和其與半導體基板接觸的厚度極為不同，藉以抑制抹除模式之有缺陷的抹除或提高寫入/抹除速度。更明確地說，在將絕緣膜與半導體基板接觸的部分形成相對於絶緣膜與閘電極接觸的部分較薄的情況中，可以抑制抹除杈式的有缺陷的抹除，或阻止從半導體基板注入的電荷穿透絕緣膜到達閘電極，因而能夠提供良好電荷注入效率及南寫入/抹除速度的半導體記憶體裝置。相反地，在將第一緣膜與半導體基板接觸的部分形成相對於第一絕緣膜與間電極接觸的部分較厚的情況中，可以阻止從閘電極注入的電荷穿透第一絕緣膜到達半導體基板，因而能夠提供良好电荷注入效率及高寫入/抹除速度的半導體記憶體裝置。而且’半導體記憶體元件的源極擴散區及汲極擴散區的形成可就閘電極進行偏移及可與電荷儲存區重疊，因而記憶體效應會很有利，且比在源極擴散區及汲極擴散區不與電荷儲存區重疊的情況顯著提高半導體記憶體裝置之讀取細作的電流值。結果，還可以顯著提高讀取速度，因而可以提供高讀取速度的半導體記憶體裝置。另一方面’本發明進一步提供半導體記憶體裝置的生產 9197l.d〇, -23- 1248201 方法，該方法包含下列步驟：在一半導體基板上形成一閘極絕緣膜及在㈣極絕緣膜上形成—閘電極，該閘電極的製成材料成分與該基板不同；使用熱處理在該基板及該閑包極側壁上形成一絕緣膜，致使該絕緣膜覆蓋該基板的部分在厚度上與該絕緣膜覆蓋該閘電極側壁的部分不同；經由該絕緣膜在該閘電極側壁上形《電荷儲存區；及藉由使用該閘電極、存在於該閘電極側壁上的該絕緣膜、及該電荷儲存區料植人料將植人該基板㈣成源極區及沒極區。因此，由於半導體基板及半導體記憶體元件的閘電極的形成使用不同成分的材料，因此可以使絕緣膜與閘電極接觸部分的厚度和絕緣膜與半導體基板接觸部分的厚度極為不同，猎以抑制抹除模式之有缺陷的抹除，或提高寫入/抹除速度。而且，不用採用蝕刻步驟或其類似物，只要藉由平常的絕緣膜形成步驟，即可執行形成第一半導體記憶體元件之絶緣膜致使與閘電極接觸的部分及與半導體基板接觸的部刀八有不同膜厚度的步驟，因而能夠提供不需要任何複雜步驟及其製造成本很低的半導體記憶體裝置。而且，半導體記憶體元件的源極擴散區及汲極擴散區的形成可就閘電極進行偏移及可與電荷儲存區重疊，因而記隐體效應會很有利，且比在源極擴散區及汲極擴散區不與電荷儲存區重叠的情況顯著提高半導體記憶體裝置之讀取才呆作的電流值。結果，還可以顯著提高讀取速度，因而可 9197i.doc •24· 1248201 以提供高讀取速度的半導體記憶體裝置。另方φ，本發明提供一種I導體記憶體裝i的生產方法β方法包含下列步驟：在以矽製成的一半導體基板上士成閘極I巴緣膜；形成以石夕製成之一間電極，該閉電極、丁隹貝/辰度大於位置接近其表面之基板之區域的雜質濃度 X if或更多；使用熱處理在該基板及。亥閘電極側壁上形成一絕緣膜，致使該絕緣膜覆蓋該基板的部分在厚度上與其覆蓋該閉電極側壁的部分不同；經由$亥、纟巴緣膜在該間雷托^丨閣電極側壁上形成電荷儲存區；及藉由使用$亥閑電極、·日日 ;该閘電極側壁上的該絕緣膜、及該電荷儲存區作為植人料將雜f植人該基板以形成源極區及 >及極區。 α 2於半導體記憶體元件之閘電極的雜質濃度至少為 0 cm ，因此雜質強化氧化的效應會顯著出現。此外’、半導體基板以雜質濃度低於閘電極之雜質濃度的區域形成根據熱處理的絕緣膜係在半導體基板及閉電極上形成’猎以使第—絕緣膜與閘電極接觸部分的厚度和絕 Ή半導體基板接觸部分的厚度極為不同，因而能夠提 i、不而要任何複雜步驟(如蝕刻)及其體記憶體裝置。似千等而且，在將第―絕緣膜與半導體記憶體板接觸的部分形成相對於千¥體基較薄的情況中，疋、電極接觸的部分〇以阻止從半導體基板注入一絕緣膜到達閘雷杬η 电灯牙遝弟 ’电極’因而能夠提供良好電荷注入效率及 91971.doc -25- 1248201 高寫入/抹除速度的半導體記憶體裝置。另一方面，本發明提供一種半導體記憶體裝置的生產方法，該方法包含下列步驟：在以矽製成的一半導體基板上形成一閘極絕緣膜，該基板具有一雜質區在接近該基板表面含有雜質激度為5 X 1〇19 cm_3或更多；形成以石夕製成的一閘電極’該閘電極的雜質濃度小於接近該基板表面之雜質區的雜質濃度及雜質濃度為丨x 1〇2〇 cm·3或更少；使用熱處理在該基板及該閘電極側壁上形成一絕緣膜，致使該絶緣膜覆蓋該基板的部分在厚度上與其覆蓋該閘電極側壁的部分不同；經由該絕緣膜在該閘電極側壁上形成電荷儲存區，及藉由使用該閘電極、存在於該閘電極側壁上的該絕緣膜、及該電荷儲存區作為植入遮罩將雜質植入該基板以形成源極區及汲極區。因此，由於半導體記憶體元件之閘電極的雜質濃度最多為1 X l〇2G cm·3且低半導體基板於的雜質濃度，因此可為 7電極設定不會出現雜質強化氧化之效應的條件，而當半導體基板的雜質濃度高於閘電極的雜質濃度及至少為$ > 1〇 Cm扦，半導體基板中會開始顯著出現雜質強化氧化的效應。因此’當根據熱處理的絕緣膜係形成於半導體基板及閘電極上時’必然可以使第一絕緣膜與閘電極接觸部分的厚度和第__絕緣膜與半導體基板接觸部分的厚度極為不同’因而能夠提供不需要任何複雜步驟及其製造成本很低的半導體記憶體裝置…卜，第一絕緣膜與閘電極接觸部分的厚度和第—絕緣膜與半導體基板接觸部分的厚度極 91971.doc -26 · 1248201 為不同’因而能夠提供顯著高寫入/抹除速度的半導體記憶體裝置。而且’半導體記憶體元件的第一絕緣膜與接觸半導體基板的部分比與閘電極接觸的部分厚，因此，可以阻止從閘電極注入的電荷穿透第一絕緣膜到達半導體基板，因而能多句提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。再者’在使第一絕緣膜與半導體記憶體元件之半導體基板接觸部分的厚度小於第一絕緣膜與元件之閘電極接觸部分的厚度的情況中，可以阻止從半導體基板注入的電荷穿透第一絕緣膜到達閘電極，因而能夠提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。在本發明之一項具體實施例的半導體記憶體裝置中，提供包括記憶體單元的半導體記憶體裝置，各記憶體單元包含·一半導體基板；形成於該基板上及以一通道區分開的一對源極區及汲極區；形成於該通道區上之一閘極絕緣膜；形成於該閘極絕緣膜上之一閘電極；及位在該閘電極對側上之記憶體功能單元，各記憶體功能單元包括：一電荷保留部分及一抗消耗絕緣體，其中該電荷保留區以一第一距離（T1)與該基板分開及以不等於該第一距離（T1)之一第二距離（Τ2)與該閘電極分開。在上述的半導體記憶體裝置中，第二距離（Τ2)可隨著與物質的測量距離越遠而增加。再者，第二距離（Τ2)大於該第一距離（Τ1)。 91971.doc -27- 1248201 在上述的一項具體實施例中，半導體記憶體裝置、閘電極的形成材料成分與基板不同。再者，閘電極的雜質濃度大於等於丨x l〇2〇 cm·3 ,及基板的雜質濃度低於該閘極雜質濃度。在上述的半導體記憶體裝置中，抗消耗絕緣體包含氧化矽膜或氮化氧矽膜，及該電荷保留部分包含氮化矽膜。在本發明的另一方面，提供一種半導體記憶體裝置，其包含·具有經由一閘極絕緣膜形成於一半導體基板上之一間電極的一場效電晶體及形成於一半導體基板表面上對應於該閘電極兩側範圍中之一對源極擴散區及汲極擴散區，其中會在該閘電極兩側部分及該半導體基板表面之間形成凹處以在橫截面中從旁邊分別逐漸加寬；及記憶體功能單元’各包含：依照藉此掩藏凹處的方式形成於該閘電極兩側上之一電荷保留部分（以具有儲存電荷功能之材料製成）及一抗消耗絕緣體（具有防止已儲存電荷消耗功能）。在上述的半導體記憶體裝置中，半導體基板表面具有：經由閘極絕緣膜與閘電極底面相對的平坦部分、靠近相對於問極長度方向之平坦部分兩側以形成部分凹處的傾斜部分、及各靠近傾斜部分外側的底面部分。再者’在半導體記憶體裝置的一項具體實施例中，可在問電極底面和相對於閘極長度方向的源極擴散區及汲極擴散區之間設置間隔。在上述的半導體記憶體裝置中，閘電極之一側面具有：通常與閘極絕緣膜一表面垂直的平坦部分，及靠近此平坦 91971.doc -28- 1248201 部^底側以形成部分凹處的傾斜部分；及抗消耗絕緣體包括貝貝上均勻之膜厚度的第一介電質，其依照電荷保留部分及閘電極和電荷保留部分及半導縣板分別藉此彼此隔離的方式，覆蓋閘電極侧面之平坦部分及傾斜部分以及半導體基板表面之傾斜部分及底面部分。再者，在上述的半導體記憶體裝置，至少部分的電荷保留部为與部分的源極擴散區及汲極擴散區重疊。而且，電何保留部分具有通常與閘極絕緣膜表面平行的一部分。在上述的半導體記憶體裝置中，閘電極的一側面具有：通常與閘極絕緣膜一表面垂直的平坦部分，及靠近此平坦部分底側以形成部分凹處的傾斜部分，及電荷保留部分包括延伸通常與閘電極側面之平坦部分平行的一部分。再者，抗消耗絕緣體將電荷保留部分與半導體基板彼此隔離之部分的厚度比閘極絕緣膜的膜厚度厚及大於〇8 nm ° 而且，抗消耗絕緣體將電荷保留部分與半導體基板彼此隔離之部分的厚度比閘極絕緣膜的膜厚度薄及小於2〇 nm。在上述半導體記憶體裝置的一項具體實施例中，至少部分源極擴散區及汲極擴散區可配置在半導體基板表面的傾斜部分中。再者’在邊對源極擴散區及沒極擴散區内，捧雜濃度高於位在閘電極底面正下方之通道區的相反區域可以與源極擴散區及汲極擴散區之導電型相反的導電型形成。 91971.doc -29- 1248201 而且’源極擴散區及汲極擴散區各在其一側(其上存在通道區）上具有-延伸部分，及延伸部分的接合深度比延伸部分以外之部分的接合深度淺。在上述半導體記憶體裝置的一項具體實施例中，延伸部分的雜質濃度低於延伸部分以外之源極擴散區及没極擴散區部分的雜質濃度。再者，在上述的半導體記憶體裝置中，記憶體功能單元的電荷保留部分可安裝在凹處。 #在本發明的另-具體實施例中，提供—種半導體記憶體裝置’其包含：具有一半導體記憶體元件之一記憶體區域及具有一半導體交換元件之-邏輯電路區域，該記憶體區域及該邏輯電路區域均設置在一半導體基板上，其中會藉 =各具有-閘電極及形成於-半導體基板表面對應於該 $極兩側之部分上之一對源極擴散區及汲極擴散區的場效電晶體，分別實施該半導體記憶體元件及該半導體交換元件，在該半導體記憶體元件及半導體交換元件其中之一，會形成凹處以在橫截面中從旁邊分別逐漸加寬，及記憶體力月b單元，各包含.依照藉此掩藏凹處的方式形成於該閘電極兩側上之一電荷保留部分（以具有儲存電荷功能之材料製成）及一抗消耗絕緣體（具有防止已儲存電荷消耗功能）’該半導體記憶體元件的構成是為了能夠：在將電壓施加於該閘電極時，根據該電荷保留部分中保留的電荷位準，變更從該源極擴散區及汲極擴散區的其中之一流動到該源極擴散區及汲極擴散區之另一個的電流量，及該半導 91971.doc -30- 1248201 邱換7G件的構成是為了執行交換操作，無論該電部分中保留的電荷位準為何。裝置的1C卡本毛月的另-方面’提供配備上述半導體記憶體者還提供配傷上述半導體記憶體裝置設備。电卞 :發明更進一步的另一方面是提供一種製造半導體記憶 -、置的方法’在形成以場效電晶體構成的半導體記憬體元件中，該方法包含下列步驟：在一半導體基板表面：經由一閘極絕緣膜形成-閉電極；分別在該閘電極兩側部分及半導體基板表面之間’形成在橫截面中從旁邊逐漸加宽的鳥缘形介電膜；移除該鳥缘形介電媒以藉此在已經移除該鳥彖形介電膜之處形成在橫截面中從旁邊逐漸加寬的凹處；依照藉此掩藏凹處的方式在該閘電極兩側上形成記憶體功能單元，各該記憶體功能單元包含：以具有儲存電^ 功能之材料製成之-電荷保留部分及具有防止已儲存電荷消耗功能之-抗消耗絕緣體；及以該間電極及該記憶體功能單元作為遮罩，將雜質植入該半導體基板表面對應於該遮罩兩側的部分以藉此形成一對源極擴散區及汲極擴散區。八在上述的半導體記憶體裝置製造方法中，形成記憶體功能單元的步驟包括下列步驟：沿著其間形成凹處之該閘電極及該半導體基板之暴露表面’以實質上均句的膜厚度形成可形成至少部分該抗消耗絕緣體之—第一介電膜；依照 91971.doc -31 - 1248201 藉此掩藏凹處的方切成氮化料為該第—介制之暴露表面上該電荷保留部分的材料；及在該閘電極兩側上蝕刻該氮化♦及該第-介電膜，致使該記憶體功能單元分別留在該閘電極兩側上。再者，在蝕刻氮化矽及第一介電膜的步驟中，可以移除凹處以外之氮化矽的部分以留下存在凹處之氮化矽的部分。在本發明的另一方面，提供一種半導體裝置製造方法如下··在設於半導體基板上之記憶體區域中形成各以場效電晶體構成的半導體記憶體元件，同時在設於半導體基板上之邏輯電路區域中形成各以場效電晶體構成的半導體交換元件，該方法包含下列步驟：在一半導體基板表面對應於各經由一閘極絕緣膜之該記憶體區域及該邏輯電路區域的部分上形成一閘電極；在該記憶體區域及該邏輯電路區域中，分別在該閘電極兩側部分及半導體基板表面之間，形成在橫截面中從旁邊逐漸加寬的鳥喙形介電膜；移除該鳥喙形介電膜以藉此在已經移除該鳥喙形介電膜之處形成在橫截面中從旁邊逐漸加寬的凹處；以該閘電極作為遮罩將雜質植入該邏輯電路區域，而提供遮罩是為了不讓雜質植入該記憶體區域，藉此在該邏輯電路中形成可形成部分源極擴散區及汲極擴散區之一第一摻雜區；在該記憶體區域及該邏輯電路區域中，依照藉此掩藏凹處的方式在該閘電極兩側上形成記憶體功能單元，各該記憶體功能單元包含·以具有儲存電荷功能之材料製成之一電荷保留部分及 91971.doc -32- 1248201 具有防止已儲存電荷消耗功能之一抗消耗絕緣體；及以該閘私極及该記憶體功能單元作為遮罩，將導電型與先前步驟相同的雜質植入各該記憶體區域及該邏輯電路區域以藉此形成至少部分該源極擴散區及汲極擴散區之一第二摻雜區〇以下將參考附圖並藉由本發明之具體實施例來詳細說明本發明。順便一提，本發明不應受到具體實施例的限制。 (第一具體實施例）如圖1 (a)所示，此具體實施例之半導體記憶體裝置的特徵為主要包含：經由閘極絕緣膜2在半導體基板1上形成的閘電極3，配置在該閘電極3下之一通道區19，分別配置在通道區19兩側上及其導電型與通道區19的相反的一對源極擴散區及汲極擴散區13,及分別形成於閘電極3兩側上及各具有儲存電荷功能的記憶體功能單元3〇，其中各記憶體功能單疋30包括··能夠保留電荷的電荷保留部分31，及能夠抑制電荷消散的抗消耗絕緣體32 ,電荷保留部分31藉由抗消耗絕緣體32與閘電極3及半導體基板丨分開，半導體基板i 及閘電極3係以不同成分的材料形成，及電荷保留部分3i 及閘電極3之間的距離T2與電荷保留部分31及半導體基板i 之間的距離T1不同。此處，在閘電極3及電荷保留部分” 之間的距離T2不固定的情況中，將最接近電荷保留部分3 i 之部分的距離設定為距離丁2。再者，本發明的一方面對應於閘電極3及半導體基板i以矽製成及其雜質濃度彼此不同的情況。在此情況中，不需 91971.doc -33· 1248201 要任何特殊步驟，如蝕刻，只要利用膜生成率受形成於矽上之氧化物膜之矽雜質濃度的影響的事實（所謂的「雜質強化氧化」）’报容易即可形成提供不同距離丁丨及丁]的厚度膜。此處，圮憶體功能單元的命名及其構成的定義如下所述。圖（a)所示，圮憶體功能單元30」代表具有儲存電荷功能的區域，及其分別形成於閘電極3的側面。再者，各記 :體功能單元30含有屬於能夠保留電荷之部分的電荷保留部分31及屬於抑制電荷消散之部分的抗消耗絕緣體32。順便一提，圖1⑷中的數字8代表包括閘極絕緣膜2及間電極3的閘極堆@。數字2()代表偏移區。符號扣代表閑極絕緣膜2的厚度。此^、，如圖1(b)所*，各記憶體功能單元30的—方面碧

耗絕緣體32可分成第—絕緣體仏及第二絕緣谱 3 2b的情況。此虛，-I # 為了方便之故，記憶體功能單元30除了絕緣體32&以外的區域，亦即，含有電荷保 f^^32b的區域應稱為「電荷儲存區33」。然而，電何儲存區33有時只含有電荷保留部分η，如下所述。及=(?所示，各記憶體功能單元30包含第-絕緣體瓜 ;分31，並不包括第二絕緣_。在此種情況何儲存區33只含有電荷保留部分31。電==，電荷儲存區並未如先前技術所述形成於場效因而實質上汀々、°刀中’而是形成於閘電極的側面，而^上可$料前技術中有關過度抹除的問題。，列如，特別賦予不同厚度之膜的蝕刻步 91971.doc -34- !248201 步驟形成不同膜厚度的第一絕緣體驟，即可以非常簡單的 32a ° 元之可變的電阻效應，半電晶體及記憶體電晶體功此外，由於根據記憶體功能單導體記憶體裝置可作為具有選擇月b的§己憶體单元。在二兄Γ!基板及閘電極最好”組成的材料形成。為半二m於半導體基板及間電極係以目前經常採用為半導體裝置材料的石々制 π 半導體譽程古卜门此可以構成與先前技術之 =ΐΐ:的半導體程序，因此能夠提供低製造成本的半導體記憶體襞置。 *卜_在本♦明之半導體記憶體裝置的具體實施例中，、田個疋件在其中儲存2或多個位元的資訊時’其也可以作為儲存四個或更多數值之f訊的記憶體元件。此外，圖1所示的半導體記憶體元件的形狀是距離T2隨著和半導體基板的距離而加寬。因此，會形成電荷保留部分的^方部分距離閘電極比其下方部分遠，@而可以抑制多餘电机注入電荷保留部分的上方部分。舉例而t，可以強二抑制會在抹除模式中發生的電子注入閘電極。再者，由於I方部分不像上方部分那麼遠，因而不需要距離通道區 /这P可形成要保留的電荷，因此可以有效保持保留電荷二數量提供驅動電流數量的效應。由於上述，因此不用減少貝取電流在寫入/抹除模式間的差異，即可抑制多餘電流的入及肩散。同時，在圖1中，為了詳細說明距離T2而清楚頌不不同距離的狀態，但還有在其他的具體實施例中，即 91971.doc -35- 1248201 使未特別顯示，不言可喻也是採用相同的方面，因而同樣可以達到附帶的好處。此外，本發明之一項具體實施例的半導體記憶體裝置的構成如下所述。半導體記憶體元件可作為依照在一個記憶體功能單元中儲存兩個或更多數值之資訊的方式在其中儲存四個或更多數值之貝Λ的半‘體e憶體it件。而1，由於根據記憶體功能皁7L之可變的電阻效應，半導體記憶體元件可作為具有選擇電晶體及記憶體電晶體功能的記憶體單元。然而，半導體記憶體元件不一定總是當作儲存四個或更多數值之資訊，而是也可以當作儲存，例如，兩個數值的資訊。本發明的半導體記憶體裝置最好形成於半導體基板上，或導電型與半導體基板内形成之通道區相同的井區上。只要是用於半導體裝置，半導體基板並沒有特別限制。所提的半導體基板是，例如，以如矽或鍺之元素半導體或如矽鍺、GaAs、InGaAs、ZnSe或GaN之複合半導體製成的半導體基板。也可以採用在其前表面具有半導體層的半導體基板，例如，諸如soi(絕緣體上矽）基板或多層s〇I基板、或與半導體層重疊之玻璃基板或塑膠基板之不同基板其中任一個。在這些基板中，在其前表面以矽層形成的矽基板或SOI基板為佳。半導體基板或半導體層可以是單晶（根據，例如，蠢晶生長）、多晶及非晶物質其中任一個，雖然流動其中的電流數量有些差異。採用S0I基板時，可限制源極擴散區及汲極擴散區和半導體基板的容量為最低，因而 91971.doc -36· 1248201 可以提供能夠高速操作的半導體裝置。最好將元件隔離區形成於半導體基板或半導體層上。再者，也可以結合半導體基板或半導體層與如電晶體、電容器及電阻器、以元件形成之電路、其他半導體裝置、及層間絕緣膜之元件，以單層或多層結構形成半導體裝置。順便一提，元件隔離區可以如^〇〇〇3膜、渠溝式氧化物膜及 STI膜之不同元件隔離膜其中任一個形成。半導體基板可具有P-型或N-型的導電型，及至少第一導電型（p_型或…型）的井區最好形成於半導體基板中。半導體基板及井區的雜貝浪度係介於有關領域已知的範圍之間。另外，在採用s〇i 基板作為半導體基板的情況中，井區可形成於表面半導體層及本體區可以保留在通道區下。依此方式，形成於半導體基板及表φ半導體層中之井區及本體區的導電型與源極擴政區及汲極擴散區之雜質的相反，及其可調整為適當的雜質濃度。更明確地說，藉由形成井區及本體區，即可減 >、彳之源極擴散區及汲極擴散區之一洩漏到另一區的電流。因此，也可以解除採用SOI基板時會造成問題的基板浮動效應。 ;、、；而為了讓閘電極的絕緣膜及半導體基板上的絕緣膜 y成/、有不同的厚度，建議在形成絕緣膜時，將絕緣膜形成區中井區的雜質濃度設定為與閘電極的雜質濃度不同。取好在雜質濃度設定為較低時，其最多為1 X 1〇20 cnT3，及在其設定為較高時，其至少為5 χ 1()19⑽' 在此情況中閘私極的絕緣膜及半導體基板上的絕緣膜可以有效形 91971.doc -37- 1248201 成為具有不同的厚度。在此考量下，形成在基板其用於通道植入或其類似物度可符合以上條件。如表面附近形成的雜質區及將之定限電壓調整時，雜質區濃 ”要通常是用於半導體裝置，閘極絕緣膜或絕緣膜並沒 =特別限制。其可以使用含有如氧切膜及氮切膜之絕緣膜及如氧化銘膜、氧化鈦膜、氧化叙膜及氧化給膜之高度介電膜其中任一個的單層膜或疊層膜。在這些膜中，氧化石夕膜為佳。閘極絕緣職形成合適的厚度，例如1㈣厂最好約“議。此閘極絕緣膜可以只直接形成於閘電玉I或也可以形成為大於（寬於）閘電才亟。根據結構及程序而疋，比較寬的閘極絕緣膜也可以當作電荷儲存區下的絕緣膜目而可以簡化半導體記憶體裝置的製程。、幵/成於閘極絕緣膜上之閘電極或電極的形狀通常是用於半：體裝置的形狀，或是在下端部分具有凹處的形狀。順便一提，「單一閘電極」代表形成為整體形狀且未被單層或多層導電膜分開的閘電極。此外，閘電極在側壁上會:有側:{緣膜。再者’閘電極係形成於閘極絕緣膜上。另外，閘^極的形成係使用通常用於半導體裝置之導電膜的材料’例如’以多晶矽、如銅或鋁之金屬、如鎢、鈦或鈕之 \、、=屬及含耐火金屬之矽化物其中任一個製成的單層 $或®層膜。尤其，可以選擇與半導體基板材料不同的^ :極材料。通常，半導體基板會採用矽基板。因此，在二 f月況中’閑電極材料最好是以如銅或铭之金屬、如鎮、欽 91971.doc -38- 1248201

驭矩之而矿X金屬、万各+ +入M π 及3耐火金屬之矽化物其中任一個製的單層膜或疊層膜。在此情況中，又體基板上的絕緣膜可以步成…極的絕緣膜及半導來胰了以形成為具有極不相同的厚度。閘電極應該形成為且古入、& 成為具有合適的厚度，例如，約50-400 細。順便一提，通道區可形成於間電極下。通道區最好形 ^於不二包括閘電極而且還包括間極長度方向中閘極末端夕側的&域下。在通道區不為閘電極所覆蓋的這些部分依 11：：^ =重要的是，在形成第一絕緣體32a期間，閉電極的革/、+導體基板的不同。更明確地說，閘電極材料及半導體基板材料的決定會致使在形成料臈的處所需的時間長度時，形成於半導體基板上之絕緣膜的料丁 T1會與形成於閘電極侧壁部分上之此絕緣臈的厚度”不 2因此，稭由簡單的步驟可以按照自我對準方式使膜厚 ’因而能夠提供不需要複雜步驟及其製造成本报低的半‘體記憶體裝置。 — 者、巴緣體32a可以是：與半導體基板接觸之部分的尸度T1相對於與閘電極3接觸之部分的厚度τ2較小。因此，= 以阻止攸半導體基板注人的電荷穿透絕緣體到達閘電極，因而能夠提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。丰、料’在本發明的第一具體實施例中，絕緣體仏，咖可以疋.與半導體基板接觸之部分的厚度T1相對於與閘電極3 91971.doc -39- 1248201 接觸之部分的厚度T2較大。因此，可以阻止從閘電極注入的電荷穿透絕緣體到達半導體基板，因而能夠提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。各記憶體功能單元的構成包括，至少，具有保留電荷或儲存及保留電荷功能或者具有陷獲電荷或保留電荷偏振狀悲功能的膜或區域。所提之執行此種功能的材料是氮化石夕；石夕；含有如磷或硼之雜質的矽酸鹽玻璃；碳化石夕；馨土，如氧化銓、氧化鍅或氧化鈕之高度介電物質；氧化鋅；鐵電物質H g其類似物。記憶、體功能單元例如可以單層或璺層結構形成，該結構則以下列其中任一個膜製成·包括氮化矽膜的絕緣體膜；其中包括導電膜或半導體層的絕緣體膜；包括至少-導體點或半導體點的絕緣體膜，及包括以電場偏振内部電荷及保留偏振狀態之鐵電物質膜的絕緣膜。在這些膜中，氮切膜由於存在許多位準陷獲電荷而可以獲得很大的滞後特性n，其可呈現很長的電荷保留時間長度且沒有因出現洩漏路徑所造成的電問題’因而具有良好的保留特性。而且，由於其為 LSI程序中常用的材料，因此很有利。在《己憶體功能單元中採用其中包括具有電荷保留功能之、氮^石夕膜之絕緣膜的絕緣膜時，可以提高有關儲存保留的可罪性。其理由是氮化矽膜是一種絕緣體，因此即使其 P刀毛生包荷洩漏時，也不會馬上損失整個氮化矽膜的電恭。品 ^ ，在配置複數個半導體記憶體元件時，即使半導體5己fe體凡件間的距離以使相鄰記憶體功能單元 91971.doc -40- 1248201 接觸％，在以導體製成記憶體功能單元時，也不會遺失各 2記憶體功能h中儲存的資訊項目。而且，可將接觸插塞配置比較接近記憶體功能單元及有時可配置以重疊記憶體功能單元，因此有助於半導體記憶體裝置的微製造。再者，為了提高有關儲存保留的可靠性，並非總是需要使用具有電荷保留功能之絕緣「膜」’但絕緣臈中最好分散存在具有電荷保留功能之絕緣體。具體而言，難以保留電荷之材料⑽如，氧切）的絕緣體最好能散布成點狀。② ，此外’也可以採用導體或半導體作為電荷儲存區的材枓。因此，即可自由控制注入導體或半導體的電荷數量，因而產生容易構成多值之半導體記憶體裝置的好處。. 緣體膜作I八中知用包括至少一個導體點或半導體點的絕、、膜作為電荷储存區的材料時，藉由直接穿随，很容易即可寫人/抹除f荷’因而產生降低功率消耗的好處。此外，還可以採用如奶机打的係藉由電場變更）作為雨荇栓六广貝胰（偏振方向 —/ 為㈣儲存區的材料。在此情況中，雷何貫際上係#由偏振產生於留充電狀態im: 的别表面，及會保- 能及其”二膜可以獲得與具有記憶體功滞後特：了而一供應以陷獲電荷之膜之滞後特性相同的斤後特性。而且，鐵電物質膜還可以的外部的電荷注入，及其可只藉由膜内的不需要從 “ 屋生同速寫入/抹除資訊的好處。 ’各記憶體功能單元最好進_步包括 — 流出的區域，或具有使電荷難以流出的“电何難以力月b的膜。所提可 9I971.doc -41 . 1248201 執=電荷難以流出之功能的膜為氧化石夕膜或其類似物。讀體功能單元中包括的電荷保留部分係直接或經由絕 =成於閉電極的兩側上’及其可經由間極絕緣膜或絕 =直接配置在半導體基板（純、本體區或源極區及沒極 :”、擴散區)之上。在閘電極兩側上的電荷保留部分的形成最好可完全或部分、直接或經由絕緣臈覆蓋閘電極的側壁。作為應用範例，在閘電極在其下端部分具有凹處的情況中，電荷保留部分的形成可完全或部分、直接或經由絕緣膜填滿凹處。閘電極最好只形絲記憶體功能單元的側壁上或最好不要覆蓋記憶體功能單元的上方部分。由於此種配置’接觸插塞因而可以比較接近閘電極，因此有助於半導體記憶體裝置的微製造。而且，具有此種簡單配置的 +導體記憶體裝置很容易製造，因而能夠提高可用百分比。在採用導電膜作為各電荷保留部分時，最好經由絕緣膜來配置電荷保留部分，以免與半導體基板（井區、本體區、 =源極區及沒極區或擴散區）或閘電極直接接觸。所提的電荷保留部分是’例如：含有導電膜及絕緣膜的堆疊结構、絕緣膜中的導電膜散布成點狀或其類似物的結構、或將導電膜配置於形成於閘極側壁上之側壁絕緣膜部分中的結構0 源極擴散區及沒極擴散㈣分別配置在相對於閘電極之電荷儲存區的對側上，以作為導電型與何體基板或井區的導電型相反的擴散區。在各源極擴散區及汲極擴散區和半導體基板或井區之間的接合最好具有陡哨的雜質梯度。 9l97l.doc -42- 1248201 /、理由疋在低電壓中可有效由比鲈徊a + r 玍熟電子或熱電洞，因此藉由比車乂低的電壓可以實現高速 ^ ^ A 乍各源極擴散區及汲極微政區的接合深度並沒有特道挪… 特別限制，但能根據要獲得之半導體圯憶體裝置的效能等進行適

^ ^ ^ 叮迥田5周整。另外，在採用SOI 二乍為半導體基板時，各源極擴散區及難擴散區的接 ::::小於S0I基板之表面半導體層的厚度，但接合深度攻子貝質上等於表面半導體層的厚度。源極區及汲極區可配置成與閘電極的末端重疊、與閘電極末端對齊、或相對於閘電極末端為偏移。尤其在偏移配置的情況中，在將電壓施加於閘電極時，根據儲存於記憶體功能單元中的電荷數量，電荷保留部分下的偏移區反向便利性改變極大。因此，最好增加記憶體效應，因而減少短通道效應。然而，在源極區及汲極區偏移過度時，源極及沒極間的驅動電流會顯著變小。因此，偏移的強度，亦即，彳文閘極長度方向來看，閘電極末端到源極區及汲極區之較近末端的距離最好短於閘極長度方向中電荷保留部分的厚度。特別重要的是記憶體功能單元中電荷保留部分的至少一部分重疊為擴散區的源極區及汲極區。這是因為構成本發明此具體實施例之半導體記憶體裝置的半導體記憶體元件本質是，藉由根據只存在於記憶體功能單元之側壁部分及源極區及汲極區之閘電極間的電壓差橫跨記憶體功能單元的電場重寫儲存。各源極區及汲極區可部分延伸至高於通道區前表面的位置，亦即，閘極絕緣膜的下表面。在此情況中，應在半導 91971.doc -43 - 1248201 體基板中形成的源極區及汲極區上適當堆疊及形成與源極區及汲極區成為整體的導電膜。所提導電膜的材料是，例如，多晶石夕或非晶石夕的半導體、上述石夕化物金屬。在這些材料之中，多晶石夕為佳。其理由是屬=多火晶石夕的雜質擴散率與半導體基板相比高出許多，因此半導體基板中源極區及沒極區的接合深度很容易變淺，所以很容易即可抑制短通道效應。另外，在此情況中，源極區及 =極區部分的位置最好可以將至少部分記憶體功能單元與閘電極夾在一起。 /、本：明的半導體記憶體裝置可以藉由平常的半導體程序 ::，例如，與其中在間電極側壁上形成單層結二：：側壁隔離物之方法相同的方法。具體所提方法如留’在形成間電極或電極後，會形成：包括電荷伴 :;二單層膜、或包括電荷保留部分的疊層膜，例： “了保〇分/絕緣膜、絕緣電荷保留部分/絕緣膜，铁後合才人刀、或絕緣獏/ 留下側壁隔離物的形狀：還有曰=的條件下回敍膜，以成絕緣膜或電荷保留部& 方法如下：其中會形. 钱，以留下側壁隔離物的形狀，曰再在者=的條件下進行回荷保留部分，然後 #者’會形成絕緣膜或電狀。還有可以使用的二= 導體基板上塗上或、择口，、中會在包括閘電極的半材料，然後在合適的條件二:粒狀電荷保留材料的絕緣膜‘ 的形狀。還有可行的方· σ蝕以留下側壁隔離物 /疋·其中，在形成閘電極後，會 91971.doc 1248201 形成上述早層膜或疊層膜，然後使遮罩用進行圖案化。另一個具體时法是：其中，在形賴電極或電極前，先形 •包括電荷保留部分的膜、或包括電荷保留部分的此種、、^作為電荷保留部分/絕緣膜、絕緣膜/電荷保留部分、 :緣膜/電荷保留部分/絕緣膜，在膜區域中形成開口以成在所形成結構的整個區域上形成閘電極材料膜，然後將閉電極材料膜圖案化為包括開口及大於開口的形狀。在藉由配置本發明之半導體記憶體元件以構成記憶體單兀陣列的情況中，半導體記憶體裝置的最佳模式可符合以下要求，例如··⑴複數個半導體記憶體元件閘電極係為整體’及具有字線的功K2)記憶體功能單的兩側上。嶋絕緣體，特別是可以在記憶體中保留電荷的氮化石夕膜。⑷記憶體功能單元係以0N0(氧化物氮化物氧化物）膜製成’及氮化石夕膜的表面實質上與閉極絕緣膜表面平行。（5)記憶體功能單元中的氮切膜藉由氧化石夕膜而與字線及通道區分開。⑹記憶體功能單元;的氣化石夕膜會與擴散層重疊。⑺分開通道區或半導體層及氮1 矽膜（表面實質上與閘極絕緣膜表面平行）之絕緣膜的厚度與閘極絕緣膜的厚度不同。（8)—個半導體記憶體元件的= 入操作及抹除操作係由單-字線執行。⑼具有協助寫入操作及抹除操作之功能的電極（字線）並不存在於記憶體功能單元之上。（10)導電型與擴散區導電型相反之高雜質濃度= 區域係存在於直接位在記憶體功能單元下及與擴散區接觸 -45- 91971.doc 1248201 的邵分雖然符合所有要求可以提供最佳要永遠達成所有要求。 X -田然並不-定 ^符合兩個或更多要求的情況中，還是會有特別有利的組a。組合範例可對應於以下情 H > · (3)其為絕緣體’特別疋可以在自己憶體功能單元中保留。私何的氮化矽膜，（9)具有協助寫入#作及抹除操作之功 . 刀此的电極（字線）並不存在於嶋…之上，及⑹記憶體功能單元中的絕緣膜(氮 ^ ^ 在，、為可保留記憶體功能單元中包何之絕緣體及具有協助寫入操作及技昤y 诛作及抹除刼作之功能的電極亚不存在於記憶體功能單元之上的情況中，已知最好只在記憶體功能單元中絕緣膜（氮化石夕膜）與擴散層重疊的情 ^^寫人操作。亦即’在符合要求（3)及⑼的情況中， =付5要求⑹會特別有利。另一方面，在其為可以在記 =功能單元保留電荷之導體或具有協助寫人操作及抹除术功成之電極存在於記憶體功能單元之上的情況令，即使在記憶體功能單元中的絕緣膜未與擴散層重疊的情況中』也可以執订寫入操作。然而，在其為絕緣體而非可以在。己憶體功能單元中保留電荷之導體或具有協助寫入操作抹除操作功能之電極不存在於記憶體功能單元之況中，將可i 1月口屋生極大的好處，如下所述。接觸插塞的位 ^ 車又接近远憶體功能單元，即使在複數個記憶體能單元因丰道鹏_ & 等體冗fe體元件間的距離縮短而發生干擾時，也可以保留儲左& •欠> 者存的貧訊，因而有助於半導體記憶體裝置的 91971.doc -46- 1248201 微製造。而且，由於元件結構很簡單，因此可以減少步驟數量’及提高可用百分比，致使半導體記憶體裝置报容易與可構成邏輯電路或類比電路的電晶體共存。而且，已證貫寫入操作及抹除操作可在5 V或以下的低電壓下操作。有鑑於上述，因此能夠符合要求（3)、（9)及（6)會特別有利。本發明的半導體記憶體裝置或結合邏輯元件的半導體記憶體裝置適用於電池驅動的可攜式電子設備，尤其適用於可攜式資訊終端。可攜式資訊終端、可攜式電話、遊戲機器、或其類似物均稱為可攜式電子設備。五現在將詳細解釋及㈣本發明的數個具體實施例。不言 ΰ喻本U並不文限於以下說明的具體實施例。接下來的具體實施例中，將解說採用Ν· 為記憶體的情況，但也可以、g #別兀件作躲^ j以知用P-通道型元件作為記悄; 體。在此情況中，所右齙所从、兹 u 所有雜貝的導電型都可以颠倒。此外’在顯示本於日月同斗 n 毛月圖式呀，會以相同符號指定採用相同材料及物質的部分，古狀。 k二邛分並非永遠代表相同的形 W即，奉發明圖尺寸門㈣為概要圖解，請注意，厚度及平尺寸間的關係、個別層或個際的並不相同。因此刀寺之$度及尺寸比與接下來的說明考量中進行:厚度或大小的尺寸應係或比率在其間丁片斷。當然，圖式包含尺寸之、门㈢有不同的部分。 (第一具體實施例）本發明的第二且將參考W2⑷·圖2(d)進行1 91971.doc -47- 1248201 月。如圖2(d)所示，在具體實施例中，構成半導體記憶體裝 =的記憶體元件如下：間電極3經由閘極絕緣臈⑽成於半 ¥體基板1上’各具有至少兩種膜厚度的第-絕緣體32a係形：於半導體基板1及含有間極絕緣膜2及閘電極3之間極堆：e 8的側面上，及側壁形狀的電荷儲存區分別經由各具有至少兩種膜厚度的第—絕緣體仏形成於閘電極3的兩側上。此外，會在電荷儲存區33下方形成一對源極擴散區及沒極擴散區13。不需要特別增加，例如，用於運作兩種或多種膜厚度的蝕刻步驟，即可藉由非常簡單的步驟賦予各具有至少兩種膜厚度的第一絕緣體32a兩種或多種膜厚度。再者，會將源極擴散區及汲極擴散區13相對於閘電極3 的末端部分進行偏移。亦即，在半導體基板丨的前表面中，源極擴政區及沒極擴散區1 3並不位於閘電極3下，而是各與閘電極3隔開對應之偏移區2〇的寬度。也就是說，在半導體基板1的前表面中，源極擴散區及汲極擴散區13間的通道區 19配置在電荷儲存區33下為偏移區2〇寬度的數量。因此，可以將電子及電洞有效注入電荷儲存區33，因而可以形成高寫入及抹除速度的記憶體元件。此外’由於源極擴散區及汲極擴散區13在記憶體元件中會從閘電極3偏移，在對閘電極3施加電壓時，根據儲存於電荷儲存區33中的電荷數量，電荷保留部分33下之偏移區 20部分的反向便利性變化極大，因而可以增加記憶體效應。再者，與平常結構的MOSFET相比，記憶體元件可以 91971.doc -48- 1248201 有效防止短通道效應，及閘極長度還可以進一步縮短。而且由於§己憶體元件因其結構而適於，抑制短通道效應，因此其可採用比邏輯電晶體之閘極絕緣膜厚的閘極絕緣膜，因而可以提高其可靠性。此外’記憶體電晶體的電荷儲存區33的形成獨立於閘極絕緣膜2之外。因此，電荷儲存區33所產生的記憶體功能及閘極絕緣膜2所產生的電晶體操作功能可以彼此分開。而且，電荷儲存區33可以藉由選擇適於記憶體功能的材料來形成。記憶體元件可以經由與平常邏輯電晶體之步驟相同的步驟來形成。現在將順著圖2(a)-圖2(d)的適當程序說明製程。如圖2(a)所示，具有M〇s(金屬_氧化物_半導體）結構及具有MOS生成程序的閘極絕緣膜2及閘電極3(亦即，閘極堆疊 8)係形成於具有p-導電型的半導體基板1上。典型的MOS生成程序如下所述。首先，在以矽製成及具有p-型半導體區域的半導體基板1 中，會利用已知方法形成元件隔離區。元件隔離區可以防止洩漏電流通過基板在相鄰元件之間流動。然而，不需要在相鄰元件間共享源極擴散區及汲極擴散區的裝置中形成此種元件隔離區。「形成元件隔離區的已知方法」可以是採用LOCOS氧化物膜的已知方法、採用渠溝式隔離區的已知方法、或任何其他的已知方法，只要可以達到隔離元件的目的即可。圖中並未特別顯示元件隔離區。 91971.doc -49- 1248201 八後，雖然未特別顯示，但雜質擴散區係形成於半導體 :板1之裸路部分的前表面附近。雜質擴散區可調整定限電壓及提高通道區的雜質濃度。此外，作為特別重要的理由， 2 了讓閘電極的絕緣膜及半導體基板1上的絕緣膜可形成具有不同的厚度，會在形成絕緣膜時，將絕緣膜形成區中半導體基板表面的雜質濃度設定與閘電極3的雜質濃度不同3最好在雜質濃度設定為較低時，其最多為1 X 1 〇2〇 CHT3，及在其設定為較高時，其至少為5 χ 1〇19 CW3。在此情況中，W電極3的絕緣膜及半導體基板1上的絕緣膜可以有效形成為具有不同的厚度。其後，會在半導體區域的整個裸露表面上形成絕緣膜。由於絕緣膜能夠抑_，因此其也可以採用以下其中任個·氧化物膜、氮化物膜、含有氧化物膜及氮化物膜的合成膜、如氧化铪膜或氧化鍅膜的高度介電絕緣膜、及含有高度介電絕緣膜及氧化物膜的合成膜。再者，由於絕緣膜會成為MOSFET的閘極絕緣膜，因此最好能採用包括^^2〇氧化、NO氧化、氧化後氮化、或其類似物的步驟來形成提供如閘極絕緣膜之良好效能的膜。「提供如閘極絕緣膜之良好效能的膜」代表以下的絕緣膜··能夠抑制促進m〇sfet 之微製造及提高效能中所有不利因素的絕緣膜，及能夠抑制，例如，MOSFET的短通道效應、屬於不必要流動通過閘極、纟巴緣膜之電流的戌漏電流、及閘電極雜質擴散至 MOSFET的通道區，同時抑制閘電極雜質之空泛的絕緣膜。典型的膜及其居度範例是’介於1至6 的厚度對於如 91971.doc -50- !248201 熱氧化物膜、ΝΑ氧化物合膜或NO氧化物膜之氧化物膜很適雜質是為了提古暮Γ 形成換雜雜質的多晶石夕。加入 % ^㈤導電率以讓多晶矽可以當作閘電極，及重功疋’為了獲得所謂的「雜質強化氧石夕的氧化率增加)效應二t雜雜貝之 ΒΒ φ ^ 更月確地祝，利用半導體基板1及之雜㈣化氧化效應間的差異，即可賦予要形成於同的戶二板1及閘電極3上之第—絕緣體MM參考圖Μ》不丨口J的厚度。因此，還必佰袖工夕r 、曲危定須賦予多晶矽和半導體基板1之雜質 t同的雜f濃度。在此’與半導體基板！的雜質濃度相曲冑極3的雜貝》辰度比較高0在與半導體基板1的雜質喊相比’閘電極3_f漢度比較高的條件下，半導體基雜/濃度最好最多為1 X 1〇2° cm_3，及閘電極3的雜辰度取好至少為5 χ 1〇19cm.3。因此，由於閘電極3的雜 «度至少為5 x⑽cm'因此雜質強化氧化的效應開始曰3很顯著。此外，由於通道區的雜質濃度最多為1 X 1〇20 m因此在氧化時間長度等某些條件下不會出現雜質強化氧化的效應。而且，由於與半導體基板1的雜質濃度相比’、閘電極3的雜質濃度比較高，因此可以按照自我對準的方式，使上述絕緣膜與閘電極3接觸之部分的厚度Τ2不同於其與半‘體基板1接觸之部分的厚度T1，及可以使前者丁2 大於後者T1。因此，可以阻止從半導體基板丨注入的電荷穿透絕緣膜到達閘電極3，因而不需要任何複雜步驟，便能夠以低成本提供良好電荷注入效率及高寫入/抹除速度的半 91971.doc -51 - 1248201 導體記憶體裝置。此處，多晶矽膜的厚度最好約為5〇-4〇〇 nm。此外’雖然此處採用摻雜的多晶石夕作為閘電極3的材料，但還可以使用以未摻雜之多晶矽製成的膜、以如丁丨或w 之金屬製成的膜、或以上述金屬及矽之複合物製成的膜覆蓋摻雜的多晶矽。未摻雜的多晶矽也可以堆疊及形成於摻雜的多晶矽上。其後，會藉由微影步驟在閘電極材料上形成所需的光阻劑圖案，然後會使用光阻劑圖案作為遮罩來執行閘極蝕刻，以蝕刻閘電極材料及閘極絕緣膜，藉此形成圖2(a)所示的結構。亦即，會形成閘極絕緣膜2及閘電極3，因此形成含有此二者的閘極堆疊8。雖然圖中未顯示，但此時並不需要蝕刻閘極絕緣膜。在利用閘極絕緣膜作為下一個步驟之雜貝植入之植入保護膜且未進行蝕刻的情況中，可以省略形成植入保護膜的步驟。順便提，閘極絕緣膜2及閘電極3的材料可以是符合時間比例規則之邏輯程序中所用的材料，如上所述，及本發明並不受限於這些材料。、此外閘極堆豎8可以藉由以下說明的方法來形成。與上述相同的閘極絕緣膜會形成於具有型+導體區域之半導體基板1的整個裸露表面上。其後，與上述相同的閘電極材㈣：成於閘極絕緣膜上。其後，氧化物膜、氮化物膜或氮化氧膜的遮罩絕緣膜會形成於閘電極材料上。其後，與述相同的光阻劑圖案會形成於遮罩絕緣膜上，然後餘刻 91971.doc -52- 1248201 遮罩絕緣膜。其後，會移除光阻劑圖案，然後使用遮罩絕緣膜作為姓刻遮罩以蝕刻閘電極材料。其後，會钱刻遮罩絕緣膜及閘極絕緣膜的裸露部分，藉此形成圖3(句所示的結構。在依此方式形成閘極堆疊8的情況中，蝕刻的選擇比，亦即，閘電極材料及閘極絕緣膜材料之間的選擇比可以設定得很大，及不用蝕刻基板1即可蝕刻為膜的閘極絕緣膜。雖然圖中未顯示，但此時為了相同理由並不必银刻閉極絕緣膜。其後，如圖2(b)所不，會在閘極堆疊8及半導體基板工的裸露表面上形成第一絕緣體32a的膜。此處，會採用根據加熱爐的熱步驟作為膜形成方法，藉以形成第一絕緣體32a，致使在上述的雜質濃度條件下，其形成於半導體基板1上之部分的厚度71與其形成於閘電極3 上之部分的厚度T2不同，及致使厚度T1小於厚度丁2。這些事實均利用採用熱步驟之絕緣膜厚度生成率可藉由雜質變更的效應，及不需要任何特別的步驟，如，蝕刻，即可以簡單的步驟賦予膜厚度差異。因此，不用增加製造成本即可執行本發明。此外，由於第一絕緣體32a能夠抑制洩漏，因此其可以下列膜製成：氧化物膜、氮化物膜、含有氧化物膜及氮化物膜的合成膜、或如氧化铪膜或氧化锆膜的高度介電絕緣膜。再者，由於第一絕緣體32&成為電子通過的絕緣臈，其最好是高财受電壓、低浪漏電流及高可靠性的膜。舉例= 言，第—絕緣體32a可以下列氧化物膜製成：熱氧化物膜、 91971.doc -53- 1248201 n2〇氧化物膜或N0氧化物膜’和閉極絕緣膜2的材料—樣。如果是氧化物膜，建議其厚度約為丨至加nm。再者，在用於注入/抹除電荷之部分（亦即，與半導體基^接觸之部分) 的厚度η可以小到穿隨電流流動通過絕緣膜的程度的情況中’可以降低注入/抹除電荷所需的電壓，藉以降低功率消耗。此情況中的典型厚度最好約為1-6 _。此處，由於第一絕緣體32a的形成，各記憶體功能單元包括絕緣膜而未愈半導體基板丨及閘電極3直接接觸，因此可以藉由絕緣膜抑難留電荷的茂漏。結果，可以形成良好電荷保留特性及南長期可靠性的記憶體元件。其後’可實質上均句沉積為可形成電荷儲存區Μ之材料的多晶石夕。在此，電荷儲存區33的材料可以是：能夠保留或產生電荷的材料，例如，如能夠保留電子及電洞之氮化 ;膜或氮化氧膜的材料、或具有電荷陷胖的氧化物膜；如此夠猎由偏振或其類似現象在電荷儲存區表面產生電荷之 =物質（包括PZT或PLZT)的材料；或其結構具有能夠保邊氧化物臈中電荷之物質（如浮動多晶石夕或石夕點）的材料。如果採用氮化物膜或多晶石夕，則形成電荷儲存區33之材料的膜厚度約為2_1G()nm。膜厚度對於形成相對於閘電極3偏移之源極擴散區及沒極擴散區13是重要的參數。因此，可在二述考慮偏移大小及考慮第一絕緣體仏之膜厚度的内調整膜厚度。 ^後，如圖2⑷所示’會各向異性敍刻形成電荷儲存㈣、枓，藉此在閘極堆疊8的側壁上形成電荷儲存區Μ。蝕 91971.d0< -54- 1248201 刻能夠選擇性蝕刻形成電荷儲存區33的材料，及可在提供相於第一絕緣體32a之較大的蝕刻選擇比的條件下執行。此蛉，元成蝕刻將致使各電荷儲存區33的最高部分與閘電極3 的最高部分齊平或比其低。其理由是，雖然閘電極3及電荷儲存區33會因在稍後步驟蝕刻第一絕緣體32a而會短路，但閘電極3及電荷儲存區33之間的最短距離會因上述的先前蝕刻而變大，因此可以抑制短路。此處用語「短路」還包括閘電極3之矽化物步驟及接觸步驟的短路。此外，當執行各向異性蝕刻致使電荷儲存區33的最高部分低於閘電極3的最高部分時，會只在通道附近配置電荷儲存區33。可以執行更多各向異性蝕刻讓電荷儲存區33變得更小。由於此一方面，會將藉由寫入而注入的電子限制在通道附近，致使電子更容易藉由抹除而移除。因此，可以防止錯誤抹除。此外，假設注入電子的數量不會因為各電荷保留部分的限制而改變，則可提高電荷保留部分中的電子密度，因此可以有效寫入/抹除電子，因而可以形成高寫入/抹除速度的半導體記憶體裝置。然而，在閘電極3及源極擴散區及汲極擴散區13之間的偏移大小因為上述配置而保留不足的情況中，必須進一步執行形成側壁隔離物的步驟。在此考量下，在採用具有導電率之物質（典型範例如導體或半導體、或多晶矽）作為電荷儲存區33之材料的情況中，在形成電荷儲存區3 3後，其右邊及左邊必須進行電子絕緣。因此，如圖28(a)所示，會藉由蝕刻移除電荷儲存區33 91971.doc -55- 1248201 的邛刀（私除區）。移除方法是，會藉由已知的微影步驟將光阻劑圖案化’以覆蓋區域33除了其移除區21之外的部分。之後，會執行各向異性蝕刻以移除屬於電荷儲存區Μ之裸路^刀的移除區。只要電荷儲存區33可以進行選擇性韻刻及可在提供相對於第—絕緣體32a之較大㈣選擇比的條牛下執行钱刻不必總是各向異性韻刻，也可以採用濕式蝕刻然而’移除區21最好位在元件隔離區之上，以件因為♦虫刻而受損。从其後’如圖2(d)所示，會各向異性㈣第_絕緣體仏， :此僅選擇性蝕刻其裸露部分以完成第一絕緣體”蝕刻能夠選擇性餘刻第一绍络、心緣體32a，及可在對閘電極3的材料 y導體基w的材料提供相對於形成電荷儲存㈣之材枓之較大蝕刻選擇比的條件下執行。驟中’會藉由_移除第—絕緣體32a對應於未以 :何子Q 33覆蓋之部分的部分(與半導體基板味觸的部 rR八，先前步财對應於電荷儲存㈣之移除區21的口P刀。相反地，留下沾、口卜刀（與閘極側壁接觸的部分）之狀態如圖28(b)所示。此處，第一 p 、、，巴緣體32a的部分會留在圖28〇)) 的狀您及復蓋閘電極3 極接鎚4叫卜圍因而可以抑制源極接觸及汲極接觸和閘電極3之間記憶體的高密度封裝。口此，有助於微製造及實現此外’形成電荷儲在的步驟可…二的步驟及形成第-絕緣體32a 異性姓刻:驟來執行。更明確地說，可執行各向 …下.可以選擇性蝕刻第-絕緣體32a及形成電荷 91971.doc _ 56 - 1248201 2㈣的材料’及採用提供相對於閘電極& =板1之材料之較大物擇比的條件，藉以利用 =執:平常所需的兩個步驟，因此可以減少步驟數 …、而在此情財，當採用含有導電物半導體刪作為電荷儲存區33的材料時 = 荷健存區33衫㈣行電子絕緣。因此，如圖28(b)=電會藉由蝕刻移除電荷儲在F 1 、與上述相同。 ^33的部分（移除區）。移除方法可「其後’會使用含有閘電極3、第-絕緣體32a及電荷館存區33的源極及汲極植入遮罩區作為遮罩以執行源極及沒極 '、貝植入然後執仃習知的熱處理，藉此形成源極擴散區及没極擴散區如果事先植人離子，在半導體基…的裸露部分上形成植入保護膜（未顯示）時，最好可以阻止半導體基板表面因為離子植人而變粗糖，以抑制不必要的深植入。觸之部分的膜厚度T2不同，及使前者T1小於後者T2。再者，这些事貫均利用採用熱步驟之絕緣膜厚度生成率可藉由雜貝變更的效應’及不需要任何特別的步驟，如，蚀刻，即可以簡單的步驟賦予膜厚度差異。因此，不用增加製造成本即可執行本發明。而且，根據此半導體記憶體裝置，可以具體實現每個電晶體儲存2位元。此處，可具體實現每個電晶體儲存2位元的寫入/抹除及讀取方法將詳細說明如下。此處將說明記憶根據此半導體記憶體裝置，第—絕緣體❿的形成將使形成於半導體基板1上之部分的膜厚度T1和形成與閘電極3接 91971.doc -57- 1248201 體7G件屬於N-通道型的情況。在記憶體元件屬於p_通道型的情況中，同樣藉由顛倒電壓符號來進行說明。順便一提，可在未特別指定施加電壓的節點（源極及汲極，閘極及基板）上強加接地電位。如果寫入貧訊至記憶體元件，則會將正電壓施加於閘極及正电壓幾乎大於等於施加汲極於的閘極電壓。此時從源極供應的電荷（電子）會纽極末端附近加速，以變成注入汲極側上電荷儲存區的熱電子。此時，沒有電子注入存 :於源極側上的電荷儲存區。依此方式，可將資訊寫入指疋側上的電荷儲存區。此外，㈣極取代⑦極寫入2位元。 I j罕二约除寫入記憶體元件中的資訊，會利用熱電洞》' ^可將正電壓施加於要抹除之電荷儲存區所在側上㈣域（源極或沒極），同時將負電㈣加於閘極。此時 :由在半導體基板及施加正電壓之擴散層區域 Γ能帶間穿隨，即可產生電洞。電洞會被吸引至具有ί … 要抹除之電荷館存區。依此方式，即可抹除指定側上的資訊。 ^ 卜為了抹除寫入相對側之電 = Γ:Γ會將正電壓施加於相對侧的電荷儲存區。電荷儲疒區/取寫入記憶體元件的資訊，會將要讀取之散區設:為的：區設定為源極，及將上相對側的擴大於箄二」、即’可將正電壓施加於閘極，同時將電遷的正電屢施加於汲極(在疋為源極）。然而，π 士、飞τ δ又此¥，電遷必須夠小以免資訊寫入。沒 9197l.d0< -58- 1248201 極電流會隨著儲存於電荷儲存區中的電荷數量變更，因而可以㈣儲存的資訊。另外，為了讀取寫人相對側上電荷儲存區的資讯’源極及汲極可以彼此取代。上述寫入/抹除及讀取方法為各電荷儲存區使用氮化物膜時的範例，但也可以採用其他方法。再者，即使採用任何其他材料，還是可以採用上述方法或不同的寫人/抹除方法。由於上述，根據此半導體記憶體裝置，可以具體實現每個電晶體儲存2位元，因此可以減少每位元之記憶體元件的佔用面積，因而可以形成大容量的非依電性記憶體。此外’根據此半導體記憶體裝置，電荷儲存區係配置在閘電極兩側上，而非閘電極下。因此，閘極絕緣膜不必作為电何儲存區，及其可與電荷儲存區分開及僅用^簡單閉極絕緣膜的功能’因而可以進行符合職例規則的設計。因此，不必和在快閃記憶體中—樣，在通道及控制間極之間插入浮動閘極，也不必像閘極絕緣膜一樣，採用賦予記憶體功能的⑽◦膜，因而可以採用符合微製造的閘極絕緣膜同N·，閘電極電場對通道的影響會變強，因而可以具體貝現/又有短通道效應之具有記憶體功能的半導體記憶體裝置°因&’藉由微製造可以提高積合密度，因而能夠提供價錢低廉的半導體記憶體裝置。此外，在將電荷保留在電部分會受到電荷的強烈影響因此，形成可辨別電荷之有此外，由於各電荷儲存區荷儲存區的情況中，通道區的 ’因此’汲極電流值會改變。無的半導體記憶體裝置。會經由絕緣膜而與半導體基板 91971.doc -59- 1248201 間电極接觸，因此能夠漏。因此，T 由、，、巴緣《抑制保留電荷的洩 u此’可以形成良好電荷保半導體記憶體裝置。π保遠特性及间長期可靠性的 <卜才艮據形成半導體記憶體裝置的方法，不用採用任何硬雜步驟（如餘刻、或不用知用任成如下之裳_ ” χ虱化），猎由間單步驟即可形相比，半導體32a:與閘電極側壁部分的膜厚度(Τ2) > 一 ^耻基板上的膜厚度（T1)比較小。 (第三具體實施例）明本; 具體實此且體二同臈厚度之第—絕緣體仏的方法而言， 2 :::採用的步驟與第二具體實施例的不同。因牛驟：步驟而言，藉由採用第二具體實施例中所述的步驟，即可形成半導體明鱼第μw置。主要按照適當程序說 f—具體貫施例不同之第三具體實施例的重點。上护成P1曾圖3(a)所不’會經由間極絕緣膜2在半導體基板1 有二 1電極3,亦即，會形成間極堆疊8。之後，會形成厚度的初始絕緣膜34以覆蓋半導體基板1 . 料隹登8的前表面。形成各自構成的方法如下所述。、”二由^極絶緣膜2在半導體基板ι上形成間電極3(亦即，的方法，與第二具體實施例之圖2⑷中的形成方三、而纟此具體實施例中’即使閉電極3未含有任何雜貝仍可以達到含有雜質時的效應，因此該方法會比較簡單。在半導基板1及閘極堆疊8的裸露表面上形成初 91971.doc -60- 1248201 始絕緣膜34的方法可以是平成方法。此處，在採用氧化物膜摻雜氮:膜形作為絕緣膜34的情況令，斤明虱化氧膜」而且，由於採用熱處理，與採用= ㈣，漏的效應。似物之膜的介面特性相比化予2沉積）或其類此η , 干^體基板1的介面特性t卜妒好。因此，驅動電流會比較大。 Η比車乂或^物猎由知用⑽’即可形成實質上均句的氧化物膜或鼠化物膜。在此者晉丁、初ϋ絶緣膜34最後會在形成於閘電極3各侧壁部分的第一、 ^ ^ . / 、邑緣胰中，成為該厚度的絕緣版，及其必須抑制儲存電荷的茂漏。因此，在採用盥第二具體實施例之閉極絕緣膜形成方法相同的形成方法時，可以提制效應。此處，在形成，例如，Ν颇作為初始絕緣膜34的情況中’其厚度最好實質上-致介於㈣咖之間。就氧化物膜的等值厚度而言，任何其他材料的膜厚度也可以調整約為1至20 nm。其後，如圖3(b)所示，會在半導體基板丨及閘極堆疊8之、路表面上开7成將成為第一絕緣體3 2 a的膜，亦即，會形成與閘電極3各側壁部分的厚度（T2)相比較小之半導體基板1 上膜厚度（T1)的絕緣膜。絕緣膜的形成如下所述。初始絕緣膜34的|虫刻係藉由採用各向異性蝕刻方法，藉此運作初始絕緣膜3 4致使閘極堆疊8之側壁部分的膜厚度貫質上小於等於初始絕緣膜34的厚度，及致使半導體基板1 的膜厚度小於初始絕緣膜34的厚度或被完全移除。因此，可形成半導體基板1之膜厚度（T1)小於閘電極3側壁部分之 91971.doc -61 - 1248201 厚度（丁2)的第一絕緣體32 ^ ^ d在此考里下，可在此再次加上、、巴緣膜的步驟。因此，可以減少因上述㈣而導致的導體基板1損壞，因而可形成能夠解咖的第一絕緣體 32a在此情況中，可藉由採用與間極絕緣膜形成方法的相时法，如第二具體實施财所述，執行附加之形成絕緣脑的步驟。按照上述方式，即可# 士、丄Μ，μ /成如圖3(b)所示的結構。該結構 =第二具體實施例之圖2⑻的結構具有相同的外觀，及採用弟二具體實施例所示的步驟作為後續步驟，即可形成半導體記憶體裝置。因此’由於此半導體記憶體元件或此製造方法，可達到與第二具體實施例的相同好處。然而，有關形成第一絕緣膜的方法’還可以達到不同的好處。更明確地說，根據第三具體實施例，閘電極不必事先含有任何雜質，因而此方法就這點會變成比較簡單的步驟。而且，還可以採用平常 CMOS生成程序中通常採用的雙閘極〇刪步驟，亦即，與形成源極擴散區及’擴散區之雜f植人步驟同時進行之植入雜質閘電極的步驟’因此’可以應用f用的c m 〇 s生成程序’因而形成高可靠性的半導體記憶體裝置。而且，可以形成容易和CMOS裝置共存的|導體記憶體装置。 (第四具體實施例）本發明的第四具體實施例將參考圖4⑷_4⑷進行說明。此具體實施例㈣的新型結構及形成方法就各上述具體實施例中所述半導體記憶體裝置，有關形成於閘電極側壁部 91971.doc -62 - 1248201 能夠因解決凹凸不平所導致的問分之絕緣膜的形成方法超而達成新的好處。，圖叫)顯7TT以第二具體實施例所述形成方法所形成的半導體it體7G件’及其中第—絕緣體…係特別以熱處理形成、卜圖4(b)顯不的模型圖是圖4(a)以虛線圓圈表示的區域。從圖4(b)可見閘電極3的側面以凹凸不平糾形成。如圖4(b)所v，多晶秒表面出現「凹凸不平」的情況是，例如，閘電極3係以多晶⑪製成，及抗；肖耗絕緣體或第—絕緣體係 2乳化步驟形成。更明確地說，可將「凹凸不平」視為二曰曰石夕表面m為多晶⑪表面的氧化便利性差異所出現的粗糙’發生差異的理由諸如多晶矽的晶粒間界歷經多晶矽熱氧化中的強化氧化。圖4⑷中已省略的凹凸不平的圖解。雖然圖4以外的圖式中未顯示凹凸不平，但並不代表未形成凹凸不[而是和圖4⑷-樣省略凹凸不平4凹凸不平可能因上述原因而出現的隋况中，無論圖中顯示與否，均應顧及凹凸不平的形成0 在凹凸不平已因第二具體實施例的形成方法而出現的情況中，會比在未出ί見凹凸不平的情況中，更容易將電荷從閘電極3 /主入電荷保留部分3丨。因此，在半導體記憶體元件的抹除模式中比較容易發生比較差的。更明確地說，在以下情況中：在抹除模式中施加電位的情況是施加負電位於閘電極3及施加正電位於源極擴散區及汲極擴散區 Π，藉以將電荷保留部分31中保留的電子發射到源極擴散 9l971.doc -63- 1248201 區及汲極擴散區13之一侧，容易發生洩漏·電子會與從電荷保留部分31發射電子同時從閘電極3注入電荷保留^ 31。因此’抹除效率惡化.，报容易發生比較差的抹除。相反地，當形成如圖4(c)或圖4⑷所*的結構時，可以解决合易叙生比較差的抹除的上述問題。以下將詳細說明此結構。圃⑹mu冓如下：沉積絕緣體41係形成於閘電極3各側面上；第三絕緣體42係形成於半導體基板丨在沉積絕緣體以外的前表面上；及電荷保留部分31及第二I緣體奶係形成於沉積絕緣體41及第三絕緣體42表面上。因此，絕緣體與閘電極3接觸㈣分是根據⑽的沉積絕緣體Ο，不像圖4(b)顯示的第-絕緣體32a及根據採用熱處理的絕緣體形成方法。因此，圖4(c)的絕緣體41不會有如圖·)所示之因以熱處理形成絕緣體而導致的凹凸不平。因此，可以抑制由凹凸不平所造成的洩漏’因而可以抑制比較差的抹除。然而，由於第三絕緣體42係以熱處理形成，因此會出現一些凹凸不平’但比圖4(b)所示的情況更能抑制凹：不平。結果，可以抑制比較差的抹除。圖4(d)的結構包括在圖4((〇中$電極3各側面形成的沉積絕緣體41 Μ旦其與圖4(c)結構特別不同之處在於：為根據孰處理之絕緣體的熱絕緣體43係形成於沉積絕緣體Μ及閘電極3之間以及沉積絕緣體41及半導體基板丨之間。此處，圖 4(d)結構比圖4⑷結構更加有利的重點是，熱絕緣體可抑制導致通道遷移率因半導體基板丨及沉積絕緣體41之間比 91971.doc •64- 1248201 較差的,,面特性而退化之現象之驅動電㈣降低。為了解除凹凸不平的影響，應使熱絕緣體43的膜厚度比較小。在形成熱乳化物膜作為熱絕緣體43時，其厚度最好約為約為1Gnm則特別理想。因此，熱絕緣體43及半導體基板1間之介面的形狀會很有利，因而可以抑制流動通過介面之電流的遷移率退化，致使可以獲得驅動電流，及能夠提速二更快的半導體記憶體裝置。尤其，由於熱氧化 nm，因此可以有效增加介面特性，及當且最多為…m厚時’則可抑制發生因凹凸不平所造成的退化。接耆，將說明形成圖4⑷令結構的方法。部分程序採用的製造方法與第二具體實施例所述的部分製造方法相同。首先’使用第二具體實施例中的相同方法，含有間極絕緣膜2及閘電極3 4 5 6 7的間極堆疊8係形成於半導體基板i上’如圖2(a)所示。其後，使用CVD，形成竇皙μ仏a a , 小成μ貝上均勻的絕緣膜。就氧化物膜而言’絕緣膜的厚度可以幾乎等於第二具體實施例的第 -絕緣體32a。此外，會執行各向異性㈣直到半導體基板 -65- 1 已經裸露’藉以在閉極側壁形成沉積絕緣體41。有關絕緣 2 膜的材料’則可以使用以下絕緣臈：間電極3之側壁經常採 3 用的氧化物膜或氮化氧膜。 4 其後’會形成熱氧化物膜以形成第三絕緣體42。此時， 5 由於沉積絕緣體41已在閘電極3側面上形成，因此不像在裸 6 露的半導體基板表面那樣在閘極側面上形成很厚的熱氧化 7 物膜。因此，在圖式t，將熱氧化物膜顯示為形成於半導 8 91971.doc 1248201 體基板i在沉積絕緣體41之外的部分上，但卻略過閉極側面此外，由於知用熱氧化步驟作為形成絕緣體的步驟，因此閘極側面上之閘電極3的熱氧化係與絕緣膜厚度的增加致然:而’由於熱氧化的厚度與第二具體實施例中第 -絕緣體32a的厚度相比小很多，因此可以顯著抑制凹凸不平的形成。此處’第三絕緣體42的膜厚度幾乎等於第一絕緣體32a的’及其形成方法可以是CVD或熱處理。在此考量下，當以熱處理形成絕緣膜時，半導體基板丨及絕緣膜之間的介面特性會變得很有利，因此可以提高遷移率及增加驅動電流。、接著形成圖4(d)之結構的方法可和圖4⑷結構的形成方法相同’但不同之處是，會在形成沉積絕緣體41之前先形成熱絕緣體43。此差異產生好處如下：可提高絕緣膜及半導體基板1之間的介面特性以增加驅動m此，熱絕緣體43可以根據採用熱處理的氧化或氮化氧作用（氮化氧膜）’含N20氣體或N0氣體的氮化氧作用特別有利，因為可以抑制Λ漏。就氧化物膜而言，熱絕緣體43的膜厚度最好約為1至2〇咖，約為1〇·則特別理想。因此，熱絕緣體43 及半V體基板1間之介面的形狀會很有利，因而可以抑制流動通過介面之電流的遷移率退化，致使可以獲得驅動電流’及能夠提供讀取速度更快的半導體記憶體裝置。尤艾，由於熱氧化物膜至少厚1咖’因此可以有效増加介面特 :生及田其取多為10 nm厚時，貝可抑制發生因凹凸不平所造成的退化。 91971.doc -66- 1248201 再者，除了上述結構及方法之外，藉由抑制因凹凸不平所造成的洩漏來抑制比較差之抹除的方法如下所述。採用 _氣體或N〇氣體作為氧化氣體，即可形成第二具體實施财的第-絕緣體32_為熱氧化物膜。因此，即可形成氮化氧膜，亦即含有氮的氧化物膜’藉以抑制絕緣臈的泡漏 (第五具體實施例）本發明的第五具體實施例將參考圖5進行說明。此且體實施例採用實質上與第二具體實施例之步驟相同的步驟。特別不同之處為下列兩項：第—是形成電荷儲存區33的步驟，可以使各電荷儲存區比第二具體實施例高。第二是姓刻第一絕緣體仏以形成L_形第—絕緣體構件％的步驟， =移⑽刻第-絕緣體32a直到半導體基板以開電極緣路的步驟。在考慮上述兩點的情況下執行第二具體實施例所述步驟，藉以形成圖5顯示的結構。如圖5所示，可以使各電荷儲存區33的最高位置與第一絕緣體32a的齊平或比其低。 :二形成第一絕緣體32叫步驟可以是第三或第四具體 =例中戶 =的方法。在此情況中，不言可喻，可以達到對應之具體貫施例中所述好處。此外，藉由稍後的接觸步驟來韻刻第一絕緣體仏，可讓 Z電極3和源極擴散區錢_散㈣可以和接線連接。此 :膜=:一絕緣體323容“刻，會使用主要與層間絕所用材料成分相同的材料成分。舉例而言，通當會採 91971.doc -67- 1248201 用氧化物膜作為層間絕緣膜，因此可以使用氧化物膜作為第一絕緣體32a的材料。可以執行接觸蝕刻的條件如下··其中會蝕刻氧化物膜，及其中氧化物膜對於基板1之石夕及閘電極3之多晶石夕的選擇比很高。此外，即使在第一絕緣體32a 以，例如，氮化矽膜製成的情況中，其仍可當作接觸蝕刻步驟的钱刻停止層，以避免無意義蝕刻以源極擴散區及汲極擴散區13形成的半導體基板丨，藉以有利防止源極擴散區及沒極擴散區13及半導體基板丨發生短路。另外，可以使用第一絕緣體32a作為源極擴散區及汲極擴政區13之雜質植入的植入保護膜，因此可以省掉形成植入保護膜的步驟。再者，即使在源極擴散區及汲極擴散區13的接觸因未對月而配置在閘電極3上的情況中，仍可由於第—絕緣體处的不同膜厚度而保持源極擴散區及沒極擴散區13和間電極 3之間的絕緣。更明確地說，與源極擴散區及汲極擴散區13 上的絕緣膜相比，會形成士* 風比車又厚之閘電極3的絕緣膜。因此雖然接觸電洞係形成於诉托4 风於，原極擴散區及汲極擴散區13上，但並未形成於閘電極3上，因舲 u此，仍可以保持絕緣。因此，可將對齊容差設計得比較+，致使微製造及高封裝密度成為可仃。 (第六具體實施例）本發明的第六具體實始、列將參考圖6(a)及圖6(b)進行明。此具體實施例在圖6(a) 筮-目μ 一 η )肀頌不的結構可以使用實質上弟一具體貫施例的相同步驟來形成。此外，在圖6(b)中顯 91971.doc '68- 1248201 的結構可以使用實質上與第二具體實施例的相同步驟來形成。特別不同之處如下：就氧化物膜的等值厚度而言，可以使閘極氧化物膜2的厚度TG比較大，切第一絕緣體％與半導體基板1接觸之部分的厚度T1及其與閘電極3接觸之部分的厚度T2之間的總數。再者，源極擴散區及汲極擴散區 13的雜質植入可在形成閘電極3後執行。由於上述步驟，可以藉由穿隧操作方案來驅動此具體實施例的半導體記憶體元件，如下所述。此外，形成第一絕緣體32a的步驟可以是第三或第四具體實施例中所示的方法。在此情況十’不言可喻，可以達到對應之具體實施例中所述好處。然而，當在此步驟中採用第二具體實施例中所述之第一絕緣體32a的形成方法時，均可藉由簡單步驟賦予圖6(a)所示的第一絕緣體32a或圖6(b)所示的第一絕緣體32a不同的膜厚度，而不需要任何特殊步驟，如蝕刻，其理由與第二具體實施例中所述的相同。因此，可以藉由比較少的製造步驟來製造半導體記憶體元件，因而能夠提供較低成本的半導體記憶體元件。再者’第一絕緣體32a與半導體基板丨接觸之部分的膜厚度T1和其與閘電極3接觸之部分的膜厚度丁^可以不同，及任個可以比較厚。此處，將會說明在厚度T1小於厚度T2之月兄中的驅動方法，但在相反的情況中，可以颠倒施加於閘私極3和源極擴散區及汲極擴散區13之電壓的條件以注 91971.doc -69- 1248201 入/移除較薄側的電荷。因此，可以產生如下所述的好處。在使絕緣膜與半導體基板1接觸之部分的厚度小於絕緣膜與閘電極3接觸之部分的厚度的情況中，可以阻止從半導體基板1注入的電荷穿透第一絕緣體32a到達閘電極3，因此能夠提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。相反的，在使絕緣膜與半導體基板丨接觸之部分的厚度大於絕緣膜與閘電極3接觸之部分的厚度的情況中，可以阻止從閘電極3注入的電荷穿透第一絕緣體32&到達半導體基板1，因此能夠提供良好電荷注入效率及高寫入 /抹除速度的半導體記憶體裝置。 … 再者，源極擴散區及汲極擴散區13可部分配置在閘電極3 下’因此不需要形成偏移區的步驟即可形成半導體記憶體裝置。還有’再者’由於結構與平常場效電晶體的結構相同，因此可以採用具有至此特定實際結果的習用場效電曰體程序，因而能夠提供低製造成本的半導體記憶體裝置曰。曰而且’在源極擴散區及沒極擴散區13之形成相對於間電極3 為偏移的情況中’可以達到第二具體實施例中所述的相同衍疋荈偁的平導〃向八/银除條件第-至第五具體實施射所述之元件的條件不同其會採用穿隧驅動方法’其中執行寫入/抹除的方式是: 用源極擴散區及沒極擴散區13和閘電極3之間的電位^ 電荷穿隧通過第一絕緣體32a與半導體基板作觸⑦: 分。以下將說明特定結構之半導體記憶體元件之寫入 = 91971.doc -70- 1248201 /項取方法的範例。首先，將說明寫入操作。會將1〇伏特及〇伏特的電位分別強加於閘電極3和源極擴散區及汲極擴散區13上。然後，相對於源極擴散區及沒極擴散區13之閘電極3的電位會上升至10伏特。電荷儲存區33的電位會因其與間電極⑽電容輕合而增加至穿隨電流產生所需的位準。具體而言，當閘恭極3的電位在約，例如，⑴奈秒的上升時間，㈣伏特: 升至10伏特時，電荷料區33的電位㈣「過衝」而暫時上升至約15伏特。結果，源極擴散區及絲擴龍13的電 :會分別穿随通過第一絕緣體32a與半導體基板冰觸的較缚部分’及這些電子會注入位在閘電極3兩侧上的電荷儲存區33即使在將電子注入電荷儲存區33後使間電極3的電位低於職特，注入電子也會保留在電荷儲存區別，因位各區域33為絕緣膜所圍繞。根據此寫入方法，源極擴散區及汲極擴散區13其中一個及其中另-個的電位相等，因此沒極電流不會流動。因此，可以提供降低功率消耗的半導體記憶體元件。再者，不會產生熱載子，及不會將電荷注入閘極絕緣膜2，因此可以抑制因將電荷注入閘極絕緣膜2所導致的定限電壓差，因而可以提供高可靠性的半導體記憶體元件。 10伏特的電位係選擇性強加於複數個記憶體單元中任何特定記憶體單元的閘電極3，及0伏特的電位係強加於未受選之記憶體單元的閘電極3。因此，可以只將電子儲存在2 定憶體單元的電荷儲存區33。 91971.doc -71- 1248201 接著’將說明讀取操作。分別將5伏特、〇伏特及1伏特的電位強加於閘電極3、源極擴散區及汲極擴散區13之一（為了方便之故，假設是源極區）、及其中的另一個（為了方便之故，假設是汲極區）。在此具體實施例中，會將半導體記憶體元件的定限電壓設定在低於5伏特的值（例如，丨伏特），因此，可以在源極區及汲極區之間形成導電通道。結果，電子會從源極區遷移至汲極區，因而可獲得特定強度的汲極電流。在此具體實施例中，電荷儲存區33係位在通道區19之外，因此在電荷儲存區33不會儲存電子的情況中，半導體記憶體it件的定限電壓實f ±等於電荷儲存區财儲存電子之情況的定限電壓。因此，在這兩種情況中，會在源極區及沒極區之間形成相同的導電通道，及電子會從源極區遷移至汲極區，因而可獲得汲極電流。然而，在電荷儲存區33會储存電子的情況中’儲存電子的存在會增加源極擴散區及汲極擴散區13的擴散層電阻(寄生電阻)。結果，在電荷儲存區3 3會儲存電子之衿、π 士 ^ 卞之if况中的汲極電流變成低於電荷儲存㈣不會儲存電子之情況中的汲極電流。 4述在根據本之側壁儲存型非依電性記憶體單凡中，根據半導體記憶體元件的定限電壓強度，並不會儲存1位元的資訊。在本發明由.^ 〇σ 月令’根據直接位在各記憶體功能單元下之源極擴散區及沒極擴散區13的寄生電阻強度，會儲存1位元的資訊。當雷共烛士曰田电何儲存區儲存大量電子時，會考慮到電荷健存區33附近之源極擴散區及汲極擴散區13中的i 91971.doc -72- 1248201 子在電子所建立之電場的影響下會減少，因而會增加此區域的電阻。由於沒極電流強度會隨著源極擴散區及没極擴政區的寄生電阻強度而變更，因此可以利用汲極電流的強度來識別貧料。為了在實際使用中能夠讀取資料，在寫人資料狀態中的、β电/;,L必y頁具有未寫入資料狀態中最多8〇%之沒極電流的強度。此外，為了能夠毫無錯誤地讀取資料，在寫入資料狀悲中的汲極電流最好具有未寫人資料狀態中最多川％之汲極電流的強度。為了放大汲極電流隨著電荷儲存區33中電荷之累積/非累積的，更’建議’舉例而言’增加電荷儲存區Μ的寬度及減少第-絕緣體32a與半導體基板i接觸之部分的膜厚度接著’將說明抹除操作。會將_1()伏特及Q伏特的電位別強加於問電極3和源極擴散區及沒極擴散區13上。然後由於其電容輕合開電極3,因此電荷儲存㈣的電位可降至夠低的位準。結果，電荷儲存區33中料的電子會從』 ^33遷移（發射）至源極擴散區核極擴散區13。 =此抹除方法’源極擴散區核極擴散區13 =二電位相等，因此沒極電流不會流動。因此，: :牛低功率消耗的半導體記憶體元件。再合_ 生熱載子，及不合# f #、、# “兔因m 電何庄入閘極絕緣膜2,因此可以㈣提供r=u域㈣2所導致的定限電㈣，因而可r 、阿可罪性的半導體記憶體元件。 91971.doc -73- !248201 由於上述，根據此具體實施例的半導體記憶體元件，可提供降低功率消耗及高可靠性的半導體記憶體元件。半導體記憶體元件的製造步驟比採❹刻程序或其類似物來形成元件的製造步驟更少，因此能夠提供較低成本的半導體記憶體元件。 (第七具體實施例）本發明的第七具體實施例將參考圖7(a)_7(d)進行說明。 ^具體實施例中圖7⑷及圖7⑻顯示的各結構可以使用實質上與第二具體實施例的相同步驟來形成，其都具有同樣的好處。此外，圖7⑷及圖7⑷所示結構可以分別使用實質上與第六具體實施例中圖6(a)及圖6(b)所示結構的相同步驟來形成，其都具有同樣的好處。 ^ 此外，形成第一絕緣體32a的步驟可以是第三或第四具體實施例中所示的方法。在此情況中，不言可资，可以達到對應之具體實施例中所述好處。特別不同之處在於，在形成源極擴散區及沒極擴散區13 的雜質離子植入後’會進一步蝕刻電荷儲存區33,藉以將能夠保留電荷的範圍限制在半導體基板丨之側。亦I7 k進步電荷儲存區3 3，藉此使電荷儲存區 33變得非常小’如圖7所示。圖7(a)或圖州中，電荷儲存區33最好可屋在偏移區2G上，致使可以藉由橫㈣刻盘源極及汲極植人區13之橫向擴散寬度-致的電荷儲存區33來縮減結構的尺寸。由於上述可將藉由寫入而注入的電子限制在通道附 91971.doc -74- 1248201 近’因而可以藉由抹除將電子輕易移除及防止錯誤抹除。而且’不用變更注入電荷數量，即可減少保留電荷之各電荷儲存區的體積，因此，可以增加每個單位體積的電荷數量，因而能夠有效寫入/抹除電子，及形成高寫入/抹除速度的半導體記憶體裝置。 (弟八具體實施例）圖29(a)顯示為本發明之半導體裝置具體實施例之記憶體單兀200的平面配置。在記憶體單元2〇〇中，包括半導體記憶體元件的記憶體單元陣列201及包括半導體交換元件的週邊電路202係配置在相同的半導體基板丨上。記憶體單元陣列201如下：稍後說明的半導體記憶體元件係配置為陣列狀。週邊電路202係以各以平常MOSFET(場效電晶體）構成的週邊電路形成，如解碼器2〇3, 2〇7、寫入/抹除電路別今、讀取電路208、類比電路2〇6、控制電路205、及數個1/〇電路 204 〇再者為了讓資訊處理系統（如個人電腦或可攜式電話）的圮彳思體裝置300能以單一晶片構成，如圖29(b)所示，除了記憶體單元200以外，還必須將MPU(微處理單元、快取SRAM(靜態RAM)302、邏輯電路3〇3、類比電路（未顯㈤等邏輯電路區域配置在相同的半導體基板1上。至此，為了能使記憶體單元陣列201、週邊電路2〇2、共存，已比形成標準CMOS增加許多製造成本。在此考量下，利用本發明接下來的清楚說明，即可抑制製造成本: 增加。 91971.doc -75- 1248201 從第二具體實施例中所述步驟的程序可以瞭解，形成本發明之半導體記憶體元件的步驟程序與已知的一般 MOSFET生成程序高度雷同。如圖2清楚可見，記憶體元件的構造接近已知的一般MOSFET。為了將一般MOSFET修改為記憶體元件，例如，採用一般MOSFET的側壁隔離物作為記憶體功能早元及不形成LDD區域即已足夠。即使構成記憶體週邊電路部分、邏輯電路部分、SRAM部分或其類似物之一般MOSFET的側壁隔離物具有記憶體功能單元的功能，只要側壁隔離物寬度合適，就不會破壞電晶體效能，此外，MOSFET可在不會發生重寫操作的電壓範圍内操作。因此，一般MOSFET及記憶體元件可以使用共同的側壁隔離物。此外，藉由只在記憶體週邊電路部分、邏輯電路部分、SRAM部分或其類似物中進一步形成LDD結構，記憶體元件即可與構成記憶體週邊電路部分、邏輯電路部分、SRAM部分或其類似物的一般MOSFET共存。為了形成 LDD結構，可在形成閘電極後及構成電荷儲存區的沉積材料前執行形成LDD區域的雜質植入。因此，只要在執行LDD 形成的雜質植入時，以光阻劑僅遮罩記憶體區域，很容易即可讓記憶體元件及構成記憶體週邊電路部分、邏輯電路部分、SRAM部分或其類似物的平常-結構MOSFET共存。再者，當SRAM係以記憶體元件及構成記憶體週邊電路部分、邏輯電路部分、SRAM部分等的平常·結構MOSFET構成時，很容易即可使半導體記憶體裝置、邏輯電路及SRAM 共存。 91971.doc •76- 1248201 同時，在電壓高於邏輯電路部分之容許電壓的情況中，必須在圮憶體元件中實施SRAM部分或其類似物，可以只將形成遮罩的高耐受電壓井及形成遮罩的高耐受電壓閘極_ 絕緣膜加入標準MOSFET形成遮罩。至此，使EEpR〇M(電子可抹除及可程式化ROM)及邏輯電路部分在單一晶片上共存的程序已與標準的MOSFET程序極為不同，及其顯著增加必要遮罩的數量及處理步驟的數量。因此與先前技術之EEPROM及記憶體週邊電路部分、邏輯電路部分、sram 部分或其類似物之電路共存的情況相比，可以大幅減少遮罩的數篁及處理步驟的數量。因而可以縮減半導體記憶體裝置和記憶體週邊電路部分、邏輯電路部分、Sram部分或其類似物之一般M0SFET共存之晶片的成本。再者，由於可將尚供應電壓提供給記憶體元件，因此可以顯著提高寫入/抹除速度。而且，由於可將低供應電壓提供給邏輯電路部为、SRAM部分或其類似物，因此可以抑制因閘極絕緣膜或其類似物崩潰導致的電晶體特性退化，及達成更低的功率消耗。因而可以實現高可靠性的邏輯電路部分及具有特別高寫入/抹除速度之記憶體元件的半導體裝置，及很容易使該邏輯電路部分及半導體裝置能夠共存於相同的基板上。本發明的第八具體實施例將參考圖8(a)_圖9(e)進行詳細說明。在此具體實施例中，將會說明不需要任何複雜程序，很容易即可同時在相同的基板上分別形成週邊電路的一般 91971.doc •77- 1248201 MOSFET或其類似物及半導體記憶體裝置。還會詳細說明會在第二具體實施例中所述之形成半導體記憶體裝置的步驟中加入微影步驟，以分開形成LDD擴散區及不形成ldd 擴散區的區域，藉以能夠在相同的基板上自動製造一般 MOSFET及半導體記憶體元件。現在將參考圖式按照適當程序說明製造步驟。各圖式的左邊及右邊顯示分開的裝置，左邊顯示週邊電路區域4的一般M〇贿，右邊顯示記憶體區域5的記憶體元件。㈣成LDD區域之步驟前的程序可採用與第二具體實施 ^同的v驟。亦即，如圖8(勾所示，會在各週邊電路區域 4及記憶體區域5形成圖2(a)中顯示的結構。娃Γ。後士如圖8(b)所示，只在週邊電路區域4中形成LDD區 lddf*!了會在§己憶體區域5中形成光阻劑7，但並未形成 .^ 此處，[DD區域6已成功形成於週邊電路區域4 中以形成平當社致 LDD[Fa 、、、°的一般電晶體，但未在記憶體區域5形成除物，例如，防止植入，其可是任何選擇性可去二具體1化物膜的絕緣冑。只彳這個步驟是與第第二且體實J的步驟不同的特別步驟，之後，可以使用與其^體貫施例的相同步驟。的相同步驟所不，會使用和第二具體實施例中圖2⑻ >成第—絕緣體32a。冉者，如圖9(d)m _ _ 的相同步驗^ 、不，會使用和第二具體實施例中圖2(c) ^成笔荷儲存區33。 91971.doc -78- 1248201 還有，再者，如圖9(e)所示，會使用和第二具體實施例中圖2(d)的相同步驟形成源極擴散區及汲極擴散區13。由於上述，可在第二具體實施例所述之形成半導體記憶體裝置的步驟中加入微影步驟，及形成Ldd擴散區6的區域會與未形成LDD擴散區6的區域分開，藉以不需要任何複雜程序’輕易即可在相同的基板丨上成功自動製造一般 MOSFET及半導體記憶體元件。與上述半導體裝置不同之此具體實施例的半導體裝置製程將參考圖27(a)-27(d)詳細說明如下。此製程的半導體裝置舉例如圖ll(a)-ll(d)所示。在此具體實施例中，顯示不需要任何複雜程序，即可同時在相同的基板上簡單形成邏輯電路或其類似物及半導體儲存元件中半導體交換元件的個別裝置。更明確地說，其中顯示藉由在第十一具體實施例中所述之半導體儲存裝置形成的生成程序中加入微影步驟，即可同時在一個基板上製造半導體交換元件及半導體儲存元件，藉此設置形成 LDD擴散區的-個區域及未形成LDD擴散區的另一個區域。以下根據圖27⑷-27(d)依序說明此製程。請注意，在圖 27(a)-27(d)中，左邊對應於邏輯電路區域4的半導體交換元件，右邊對應於記憶體區域5的半導體儲存元件。就^/成第；ί電膜9的步驟而言，可以使用和第十一具體實施例的相同步驟。亦即，如圖27⑷所示，可為邏輯電路區域4及記憶體區域5形成圖12⑷中所述的結構。 91971.doc -79- 1248201 接著，如圖27(b)所示，會以光阻劑7覆蓋記憶體區域5以作為植入遮罩，同時離子植入雜質，藉此只在邏輯電路區域4中形成LDD區域6。在此情況中，會在記憶體區域5中形成光阻劑7但未形成LDD區域。就此程予而言，最好以大於如圖14(a)所述延伸部分6之植入角的植入角執行雜質植入，因為LDD區域可以安全形成以在閘電極下延伸及與其重疊。還有，利用此步驟可以在形成一般半導體交換元件的邏輯電路區域4中形成LDD區域，而未在記憶體區域5中形成LDD區域6。此光阻劑是要阻擋植入，必須只能是可以選擇性移除的光阻劑，及其可以是如氮化矽的介電膜。只有此步驟是與第十一具體實施例不同的特殊步驟，以下的後來步驟可以是和第十一具體實施例相同的步驟。亦即，如圖27(c)所示，可藉由使用如帛十一具體實施例之圖12(d)的相同步驟來形成氮化矽17。或者，可在形成ldd 品域的植人$或執行分開後的側壁形成步驟中完成此步驟中的形成。任一種情況，都可以產生相同的效應。再者，如圖27(d)所示，會藉由使用和第十一具體實施例之圖13的相同步驟來形成記憶體功能單元11。再者，可以使用相同步驟直到形成源極擴散區及沒極擴散區13。由於上述步騾，可在第十一具體實施例所述之形成半導體儲存裝置的步驟中加入微影步驟，因此可將區域分成形成LDD擴散區的區域4及未形成LDD擴散區的另一個區域 5 口此不而要任何複雜程序，即可簡單在相同的基板上同時製造半導體交換元件及半導㈣存元件。 91971.doc -80 - 1248201 當電荷保留在記憶體功能單干70〒吩’部分通道區會受到電荷的強烈影響，使汲極電流、、沮乂生、交更。因此，可以形成可根據沒極電流值的變更區分又匕刀電何之有無的半導體儲存元件。與標準刪^程序相比，將間極堆疊8及記憶體功能單』的配置彼此分開，方能不用牽涉任何很大的程序變更心呈序人力卫時增加，即可在-個晶片上合成黏著半導體父換π件及半導體儲存元件。因此，可m縮減在一個晶片上合成黏著記憶體區域及記憶體邏輯電路部分的製造成本。藉由在-個相㈣基板上以自我對準類似程序形成其中閘電極末端和源極區及祕區為偏移的铸體儲存元件及邏輯電路區域中閘電極末端和源極區及汲極區未偏移的半導體交換元件，方能完全不需要任何複雜程序，即可合成黏著具有高記憶體效應的半導體儲存元件及設置在邏輯電路區域中及具有高電流驅動功率的半導體交換元件。再者，根據此半導體儲存元件，由於能夠實現每個電晶體的2-位元儲存，因此可以縮減每位元的半導體儲存元件佔用面積，因而可以形成大容量的半導體儲存元件。 (弟九具體貫施例）本發明苐九具體貫施例將參考圖10(a)-1 〇(丨）進行說明。此具體實施例顯示所有上述具體實施例其中任一個之各電荷儲存區33構造的方面。除了對應之具體實施例的好處以外，還具有如下所述的好處。 91971.doc -81 - 1248201 圖10(a)所示的電荷儲存區如下：第二絕緣體32b中含有一層的矽點1 〇。裝4方法疋’在形成第一絕緣體32a後會形成碎點1 〇，隨之會形成沉積絕緣膜及進行回蝕步驟及殘餘物移除步驟，藉以製造所示的結構。現在詳細說明個別步驟。形成矽點1 〇的方法如下所述。使用CVD，藉由採用乙矽、兀作為原始材料氣體及在壓力工及基板溫度。c的條件下生長矽點10持續2分鐘。各矽點的尺寸約為5 nm。在此考量下，此時各矽點的尺寸最好約為1-50 urn。約為M5 nm、可調適以呈現如庫倫阻斷之量子效應的尺寸更好。此處CVD中原始材料氣體、壓力、基板溫度、生長時間長度等各自條件均可進行適當修改及調整，藉以最佳化尺寸、您度等來形成矽點1 〇。上此外，為顧及點直徑會因為下一個步驟的氧化而變得比 J的事貫，會事先將矽點10適當形成為比較大的尺寸，藉以形成最佳形狀的矽點10。再者，雖#然圖中未顯示，但應將所形成石夕點10的表面肩效氧化。氧化的步驟可以是熱氧化。在此情況中，由於名矽點的尺寸會變得比較小，因此氧化率會變得比較低，、^ …抑制石夕點10之尺寸的散布。此外，由於石夕點表面以乳化物膜可當作電子從中通過的絕緣膜，因此其可以是高 :党電壓、低洩漏電流及高可靠性的膜。此氧化物膜可: =中例如’ N2〇氧化物膜或肋氧化物膜。在氧化物膜的惰况，就包括第一絕緣體32a的等值氧化物膜厚度而言， 91971.doc -82- 1248201 議其中最後形狀的膜厚度約為丄至川nm。在各矽點尺寸約為1-15 nm的情況中，膜厚度最好應該約為M〇。在依此方式將矽點10氧化為較小尺寸的情況中，不言可喻，為顧及各矽點在形成時的尺寸減少，必須事先形成有點大的矽點10。再者，在形成很薄的絕緣膜以讓穿隧電流流動通過其中的情況中，及在藉由根據雙穿隧接合之庫倫阻斷效應以保留電荷的情況中，可以使注入/抹除電荷所需的電壓變得很低，因而可以降低功率消耗。在此情況中的典型氧化物膜厚度約為1-3 nm。此外，矽點10的沉積可以不均勻且不呈現均勻的高度，如圖所示。接著，利用HTO(高溫氧化物）或LPCVD(低壓力化學氣相沉積）以CVD形成沉積絕緣膜的方法可以採用良好階梯覆蓋率的膜。採用HTO膜時，其厚度約為2〇_1〇〇nm。順便一提，後續步驟會將沉積絕緣膜15回蝕成側壁隔離物的形狀，及其可作為植入雜質以形成源極擴散區及汲極擴散區時的植入遮罩。亦即，沉積絕緣膜會變成定義各源極擴散區及汲極擴散區之形狀的重要因素，尤其是定義其相對於閘電極末端的偏移寬度。因此，獲得最佳偏移寬度的方式是’適當調整及修改沉積絕緣膜的厚度，藉此形成最佳形狀的各源極擴散區及汲極擴散區。其後，會各向異性蝕刻沉積絕緣膜及矽點10，藉以在閘 f堆疊8的侧壁形成含有矽點1〇及為側壁隔離物形狀的電荷儲存區。此時，會選擇不同的材料作為第一絕緣體Ua及此積絕緣膜的材料，藉以提高這些膜之間的選擇比，及以 91971.doc -83- 1248201 舉例而言，可以採用氮化及採用氧化物膜作為沉積有效又容易的方式來執行步驟。物膜作為第一絕緣體32a的材料，絕緣膜的材料。然而’在此情況中，通常會採用石夕基板作為半導體基板卜及會&时作為點的材料，因此有時會無法㈣梦點及產±__物m兄中’残餘物的錄方式是，在上述各向異性蝕刻後’利用氫氟酸或其類似物以濕式蝕刻各向異性#刻其餘的絕緣^再者，在殘餘物殘留的情況中可以執订氧化以氧化殘餘物的表面或整個殘餘物，通《利用氫氟酉夂或其類似物以濕式姓刻來移除殘餘物。依此方式即可採用能夠利时點保留電荷的結構，因此即使發生絕緣膜的洩漏退化記憶體的保留特性時，所有保留電何：不會洩漏’只有絕緣膜洩漏部分附近的矽點所保留的電荷會洩漏。因此，可以提供良好保留特性記憶體裝置。再者’由於㈣表面的氧化’因此可以抑制㈣尺寸的散布-因而可讀供電特性差異極少的半導體記憶體裝置。接著，圖10(b)顯示的電荷館存區具有結構如下·第緣體32b中含有兩層㈣1G。製造方法是，在形成第—絕緣體3城會以圖1G⑷所示的方法形成㈣iq，然__ :〇的表面。之後，再利用相同方法進-步形成矽點10。t 後’會形成沉㈣緣膜’然後進行回歸驟及殘餘物移^ 步驟。然後，即可製造所示結構。個別步驟可以是來考巴 10(a)說明的方法。 ^号圖 91971.doc -84 - 1248201 由於此結構，矽點10可在垂直方向中構成兩個或多個多重’占□此比單層點時更能提高記憶體保留效能。再者，由於。己隐體功能膜中的矽點1〇的數量變得比單層點時還大：因此保留電荷會增加。因此，寫入及抹除中的定限電 '及驅動1 &差會增加’因而可以形成大電壓容限及提高可靠性的半導體記憶體元件。接著，圖10⑷顯示的電荷儲存區具有結構如下：第二絕緣體32b中含有三層梦點1()。製造方法是，在形成第一絕緣體32a後會以圖10⑷所示的方法形成石夕點10,然後氧化石夕點 10的表面。再者’會形成矽點10,及氧化其表面。之後，會再進-步形成㈣1G。其後，會形成沉積絕緣膜，然後進灯回餘步驟及殘餘物移除步驟。然後，即可製造所示結構。個別步驟可以是參考圖10⑷說明的方法。由於此結構，矽點10可在垂直方向中構成三個或多個多重點’因此比單層點或兩層點時更能提高記憶體保留效能。再者，由於記憶體功能臈中的矽點10的數量變得比單層點或兩層點時還大’因此保留電荷會增加。因此，會增加寫入及抹除中的定限電壓差及驅動電流差，目而可二: 成大電壓容限及提高可純的半導體域體元件。 y 圖10⑷所#為堆疊石夕點1〇至可實質上填滿記憶體功能膜之膜厚度的電荷儲存區。製造方法是，會再進—步重複圖10⑷]〇⑷之方法之形成及氧化石夕點10的步驟合適的次數。會比單層點、兩層點或三層點更能提高記憶體保留效能。再者，由於記憶體功能膜中的矽點10的數量變得比單 91971.doc -85- 1248201 曰點或兩層點或二層點時還大，因此保留電荷會增加。因此，寫^及抹除中的定限電壓差及驅動電流差會增加，因而可以形成大電應容限及提高可靠性的非依電性記憶體。圖1 〇(e)所不結構如T :在第二絕緣體32b接近電荷注入部刀中含有形狀為極小側壁的沉積絕緣膜15。製造方法是，在形成第-絕緣體32a後，會以良好階梯覆蓋率的方法(如 LPCVD)沉積多晶石夕，然後再進行㈣，藉以只在電荷健存區之注入電荷的角落部分形成沉積絕緣膜15,如圖所示。之後’會形成沉積、絕緣膜及進行回#步冑，即可製造所示結構。、由於此結構，可將藉由寫人而^人的電子限制在通道附、因而可以藉由抹除將電子輕易移除及防止錯誤抹除。再者’不用雙更注入電荷數量，即可減少保留電荷之電荷健存區的體積，因此此了以增加母個單位體積的電荷數量，口而犯夠有效寫人/抹除電子，及提供高寫人/抹除速度的半導體圮憶體裝置。此好處和第五具體實施例的一樣。然而，利用以上所述結構，第二絕緣體奶可進—步覆蓋沉積絕緣膜15因此可以防止沉積絕緣膜丨$及接觸在閘電極和源極擴散區及汲極擴散區的接觸步驟發生短路。此處，重要的是，層間絕緣膜及側壁絕緣體係以不同材料製成，例如，分別以氧化物膜及氮化物職成H設計的接觸容限很小且很有利，因而使裝置更加精細。因A，可以提供降低成本的半導體記憶體裝置。圖10⑴所示結構如下：在第二絕緣體32b接近電荷注入部 91971.doc -86 - 1248201 /刀中含有形狀為窄侧壁的沉積絕緣膜15。形成方法可盘圖 10⑷相同，及可藉由調整沉積膜厚度及多晶石夕的钱刻量來形成結構。還有，好處和圖1〇(e)相同。圖10(g)所示結構如下：電荷儲存區含有第二絕緣體奶及L-形沉積絕緣膜15。形成方法i在形成第—絕緣體❿ 後’會U良好階梯覆蓋率的方法（如LPCVD)沉積多晶石夕，然後再形成沉積絕緣膜。之後，㈣刻多晶♦及沉積絕緣膜。然後，即可形成所示結構。由於此結構，可以達成和圖10(e)的相同好處。此外，在具有圖10(g)所示結構之電荷儲存區的半導體記憶體裝置中’在如圖Π)⑴所示之第—絕緣體32a以氧化石夕膜或氮化氧㈣製成的情況中，及在將沉龍緣膜15改為氣化石夕膜的m由於如下料各點可獲得較佳半導體記憶體裝置。由於存在許多位準陷獲電荷，因此可以獲得很大的滯後特性。此外，電荷保留時間很長，不會發生因洩漏路徑出現所造成的電荷茂漏問題，因此保留特性很有利。再者，由於材料在則呈序中極為常用，因此可以降低製造成本。形成個別膜的方法可和第二具體實施例或此具體實施例中料的形成方法-致。然而，氮化石夕膜最好以良好階梯覆蓋率的方法（如LPC VD)來沉積。圖10(h)所示結構如了：電荷健存區含有第二絕緣體 32b、L-形沉積絕緣膜15及矽點1〇。形成方法是，在形成第一絕緣體32a後，會以良好階梯覆蓋率的方法（如LpcvD)來 91971.doc -87- 1248201 沉積多晶矽，及將其表面氧化，然後形成矽點，之後再形成沉積絕緣膜。此結構的形成係使用圖10(a)及圖i〇(h)的步驟。由於此結構，半導體或導體膜會存在於半導體基板及複數個晶粒之間，藉以抑制晶粒之位置或尺寸散布對場效電晶體之定限電壓的影響。因此，能夠提供抑制錯誤讀取的半導體記憶體裝置。此外，還可以採用如下所述的步驟。在形成第 32a後，會以良好階梯覆蓋率的方法（如LpcvD)來沉積多晶石夕，及將其表面氧化。之後，t在和沉積多晶石夕的相同條件下執行程序。由於下方氧化物膜在第—多晶⑦沉積步驟及此時之步驟之粗糙的差異，會在此時的步驟形成矽點。執行此種矽點形成時，如果矽點太小，庫倫阻斷效應會太強烈並使電荷很難注入’如果矽點太大，矽點又會變得很薄。因此，多晶矽膜的最佳厚度約為丨至2〇 nm。如典型範例’和上述多晶矽膜一樣，可以藉由低壓化學氣相沉積 (LPCVD)在62〇。_邱環境中形成5⑽的多晶石夕膜及石夕圖⑷圖ίο⑻所示的電荷儲存區需要移除如圖28⑷及圖28(b)所示之閘極（移除區21)的周圍部分，以防止右邊及左邊電荷儲存區之間發生短路。此外，有關圖H)⑷-圖10⑻所示之電荷儲存區的多矽，多晶石夕以外的任何物質只要具有保留電荷功能都可達到相同的好處。其可以是，例如，筒虱化矽膜、導體或 PZT或PLZT之鐵電物質。 91971.doc -88 - 1248201 (第十具體實施例）本發明之第十具體實施例的半導體儲存裝置將參考圖 ll(a)-ll(d)來說明。此具體實施例的半導體儲存裝置是，如圖11(a)所示，包括：具有經由閘極絕緣膜2形成於半導體基板1上之閘電極3 的FET，及一對源極擴散區及汲極擴散區13,丨3係形成於對應於閘電極3之兩側的半導體基板表面上。在一對源極擴散區及沒極擴散區13，13之間的一區域對應於通道區19。閘極絕緣膜2及閘電極3可構成閘極堆疊8。在閘電極3的兩側部分及半導體基板表面之間會形成在橫截面中分別從旁邊逐漸加寬的凹處5〇, 5〇。閘電極3的側面具有··通常與閘極絕緣膜2之表面垂直的平坦部分3a，及靠近此平坦部分底側以形成部分凹處5〇的傾斜部分3b。半導體基板表面具有··經由閘極絕緣膜2與閘電極3底面相對的平坦部分la，分別靠近相對於閘極長度方向之平坦 4分兩側以形成部分凹處5〇的傾斜部分lb，lb，及靠近傾斜部分lb之外側各的底面部分ic，lc。纪憶體功能單元丨丨，u係依照藉此掩藏凹處5〇, 5〇的方式形成於閘甩極3的兩側上。記憶體功能單元丨丨包含：以具有儲存電荷功能之材料製成的電荷保留部分31，及具有防止已儲存電荷消耗功能的抗消耗絕緣體（為了方便，一般指定為數字32)。在此範例中，抗消耗絕緣體32包含第一介電質32a，其在 91971.doc -89 - 1248201 膜厚度為實質上均勻，及依照藉此分別使電荷保留部分31 及閘電極3以及電荷保留部分3丨及半導體基板！彼此隔離的方式’覆蓋閘電極側面之平坦部分3a及傾斜部分3b以及半導體基板表面之傾斜部分lb及底面部分ic。間隔（偏移區）20係設置在閘電極3底面及相對於閘極長度方向之源極擴散區及汲極擴散區丨3之間。各間隔2〇均為記憶體功能單元11所覆蓋。亦即，在此含有FET的半導體儲存裝置中，會在半導體基板1表面中形成膨脹部分，及閘電極3側面的下方部分相反會成錐狀。通道區丨9係形成於閘電極3及導電型和形成於通道區19兩側上之通道區的導電型相反的一對源極擴散區及汲極擴散區丨3，丨3之下。在閘電極3的側壁上會形成記憶體功能單元11，u ’各含有：以具有儲存電荷功能之氮化石夕 /成的電荷保留部分3 J，及具有防止已儲存電荷消耗功能的抗消耗絕緣體32。由於偏移區20分別為記憶體功能單元11所覆蓋，因此η Τ隨著記Μ功能單Μ’π所#留的電荷4，變更在將電壓細加於閘電極3時從源極擴散區及汲極擴散區η之一流動到源極擴散區及汲極擴散區13之另一個的電流量。 =圖所示，由於未在FET執行如先前技術所示之閉極絕 =功能的部分形成電荷保留部分，而是在㈣極以外的二=成’因此可以解決先前技術中已知的過度抹除問題。 ’源極擴散區及没極擴散區13, 13係配置在半導體基、的底面部分le，le，而閘極堆疊8則位在半導體基板表 91971.doc •90- I248201 7的平坦部分la，其中這些構件均經由傾斜部㈣而彼此 ^開因此，由於實質偏移寬度變得比設計（橫向）偏移寬度 A因此可以縮小裝置，同時又維持足夠的偏移寬度。還有’因為結構的理由對源極擴散區及汲極擴散區13, 13 之間的/巨離變得實質上大於設計基礎的距離，藉此可以抑 J因縮j、所k成的電晶體操作惡化，如衝穿及短通道效 …因此，旎夠提供適合縮小及允許壓低製造成本的半導體儲存裝置。 -雖然未將源極擴散區及沒極擴散區13形成延伸到如圖所不之半導體基板表面的傾斜部分lb，但這並沒有限制性。亦即如果要形成以延伸至傾斜部分，只要將源極擴散區及汲極擴散區13形成使得源極擴散區及沒極擴散區13仍可偏移至在半導體基板表面上形成閘極堆疊8之閘電極）的底面部分。再者，藉由這麼做，即可提高將在寫入時發生的熱電子注入記憶體功能單元的效率。還有，利用此種構成，由於可形成偏移區2〇以為閘電極所覆蓋，因此可以抑制短通道效應，致使能夠達成縮小。而且，在藉由閘電極3的電壓注入或排出電荷時，由於閘電極3位在偏移區2〇之上，因此可以更有效率地注入或排出電荷。因此，可以提高寫入速度。 ’ 再者，由於結構的理由，閘電極3的電壓會有效影響記憶體功能皁70 11’ 11的通道附近，因此更容易注入及抹除電荷。因此，能夠提供可以抑制寫入/抹除或讀取失敗及高= 罪性的半導體儲存裳置。再者，由於閘電極3的㈣可以有 91971.doc •91 - 1248201 效影響通道的偏移部分，因此_提供抹除操作中的驅動電流大到可以抑制誤讀及高讀取速度的半導體鍺存裝置。再者，由於記憶體功能單元u之可變的電阻效應，導體儲存裝置可以作為具有選擇性電晶體及記憶體電晶體之功能的記憶體單元。曰半導體基板1及間電極3最好利用以梦製成的材料來形成。在此情況中，由於半導體基板以閘電極3係以時下常用為半導體裝置材料的石夕形成，因此可以建立與習用半導體製程高度相容的半導體程序H能夠提供低製造成本的半導體儲存裝置。再者’在本發明之半導體儲存裝置的一項具體實施例中，在一個元件中會儲存兩個或多個位元資訊，藉此可以使半導體儲存裝置成為儲存四個或更多值之資訊的記憶體元件。本發明的半導體儲存裝置也可以具有如下所示的構造。現在定義記憶體功能單元的命名及其個別部分如下。假設記憶體功能單元u，如圖u⑷至圖u⑷所示，包含：-電荷保留部分3卜其係形成於閘電極3的旁邊及其係以具有儲存電荷功能之材料製成；及—抗消耗絕緣體仏其具有防正已儲存電荷消耗的功能。在此情況中，抗消耗絕緣體32可具有第—介電質…及第：介t f 32b( 11 (b)’11 (C)) ’或具有第一介電質但沒有第二介電質（圖 11(a))。、第一介電質32a的形成可使電荷保留部分3 i和閉電極认 91971.doc -92- 1248201 半導體基板1隔離，而第二介電質32b可形成作為電荷保留部分31外的側壁隔離物，第一介電質32a及第二介電質32b 都具有防止已儲存電荷消耗的功能。結果，可以提高電荷保留特性。還有’如圖ll(a)-l 1(d)所示，源極擴散區及汲極擴散區 13會與半導體基板1表面上通道方向的閘電極3隔開。更明確地說，包含閘電極3及閘極絕緣膜2的閘極堆疊8，及源極擴散區及汲極擴散區13會在半導體基板表面部分中彼此隔開亦即’在半導體基板1的表面上，在閘電極3底面正下方並沒有源極擴散區及汲極擴散區13(經由閘極絕緣膜2)，及隔開為偏移區20之寬度的範圍。也就是說，源極區及汲極區之間的通道區19可配置在記憶體功能單元丨丨下超過半導體基板1表面之偏移區20的寬度。結果，可以有效注入電子及注入電洞至記憶體功能單元，因此可以形成快速寫入及抹除速度的半導體儲存裝置。因此’在半導體儲存裝置中，由於源極擴散區及汲極擴散區13會與閘電極3偏移，可以記憶體功能單元11中儲存的電荷量大幅變更記憶體功能單元1丨下的偏移區在電壓施加於閘電極3時的可逆性程度，因而可以增加記憶體效應。再者，與一般結構的MOSFET相比，可以抑制短通道效應，因而可以縮小閘極長度。與毫無偏移配置的邏輯電晶體相比’上述理由之短通道效應抑制的結構合適性可以採用膜厚度比較大的閘極絕緣膜，因而可以提高可靠性。再者，半導體儲存裝置的記憶體功能單元1丨的形成係獨 91971.doc -93- 1248201 立於閘極絕緣膜2之外。因此，記憶體功能單元丨丨所提供的 «己1*思體功肖b及閘極絕緣膜2所提供的電晶體操作功能可以彼此分開。還有’ & 了某些理由，可以選擇適於記憶體功能的材料來形成記憶體功能單元丨i。在此情況中，如圖11(c)所示，記憶體功能單元u的電荷保留部分31的形成可沿著半導體基板i之閘電極3的配置彎曲。雖然此圖式以曲線顯示電荷保留部分31，但為了簡單明瞭，此後的部分圖式會省略彎曲部分。因此，必須考量個別具體實施例對配置進行適當解讀。再者，如圖11(d)所示，可以在一對源極擴散區及汲極擴散區13, 13内（即偏移區），形成導電型與源極擴散區及汲極擴散區相同及接合深度比源極區及汲極區淺的延伸部分6, 6。藉由形成包括延伸部分6的源極區及汲極區（一般指定為多考數子18) ’即可形成包括延伸部分的源極擴散區及汲極擴散區18以延伸至傾斜部分lb，同時抑制短通道效應。因此，可以提高將熱電子注入記憶體功能單元的效率，因而可以有效達成寫入。還有，由於可形成偏移區的上方部分以為閘電極3所覆蓋，因此可以抑制短通道效應，致使能夠達成縮小。再者，由於閘電極3位在偏移區之上，因此可以更有效地以閘電極3的電壓注入及排出電荷，因而可以提高寫入速度。在此情況中，如果延伸部分6的摻雜濃度比源極擴散區及汲極擴散區18的另一個部分13低，則更能抑制短通返效應，相反地，如果延伸部分的摻雜濃度比較高，則可以進一步提高熱載子產生效率。 91971.doc -94- 1248201 再者在以下情況中··在包括延伸部分6之源極擴散區及 /核政區1 8内，可以與源極擴散區及汲極擴散區的相反導电型形成摻雜濃度比位在閘電極底面正下方之通道區高

的相反區域22，則可推_本上日山A 、進乂知:鬲熱電子的產生效率，因而可以大幅提高寫入效率。口還1 ’即使在源極擴散區及汲極擴散區13, 13内形成相反區域b’亦即在圖u⑷·u⑷所述之半導體儲存裝置的偏移區中，同樣可以提高寫入效率。再者，此半導體儲存裝置也可以下列模式來實現。形成本I明之半導體儲存裝置之記憶體的半導體儲存元件主要L 3 ·閘極絕緣膜、形成於閘極絕緣膜上的閘電極、形成於半導體儲存元件之閘電極兩側上的記憶體功能單元、形成於閘電極下的通道區、及形成於上通道區兩側及導電型與通道區相反的源極擴散區及汲極擴散區。半V體儲存7C件可以在一個記憶體功能單元中儲存兩個或更夕值的資讯，藉此作為儲存四個或更多值之資訊的半導體儲存元件。由於記憶體功能單元之可變的電阻效應功月b此半導體儲存元件也可以當作同時具有選擇器電晶體及記憶體電晶體之功能的記憶體單元。然而，此半導體儲存元件不見得必須形成可以儲存四個或更多值的資訊並當作此種元件而疋也可以形成儲存兩個值之資訊的功能。構成本發明之半導體裝置的半導體儲存元件最好形成於半導體基板上或於形成於半導體基板中及導電型與半導體基板之通道區相同之井區中。 91971.doc -95- 1248201 半導體基板並不限於目前半導體裝置所用的特定一種，而是可以使用不同的基板，如··以包括矽及鍺之元素半導體製成的基板，以包括SiGe、GaAs、InGaAs、ZnSe、及GaN 之複合半導體製成的基板，SOI(絕緣體上矽）基板及多層 SOI基板，及在玻璃或塑膠基板上具有半導體層的基板。在這些基板中，矽基板或具有矽表面層的SOI基板較佳。半導體基板或半導體層可以是單晶（如，以蠢晶生長所得到的單晶）、多晶、或非晶，雖然其中内部流動的電流量有點不同。裝置隔離區最好形成在半導體基板或半導體層中，更好的是結合如電晶體、電容器及電阻器、以其組成之電路、半導體裝置、及層間絕緣膜或膜等元件以形成單層或多層結構。請注意，裝置隔離區可以不同裝置隔離膜的其中任一個來形成，包括：LOCOS(局部矽氧化）膜、渠溝氧化物膜、及STI(淺渠溝隔離）膜。半導體基板可以是p型或N型導卷型’及最好在半導體基板中形成至少一第一導電型（P型或N型）井區。半導體基板及井區的理想雜質濃度係在本技術中已知的範圍内。請注意，在使用s〇I基板作為半導體基板的情況中，可在表面半導體層中形成井區，也可以在通道區下設置本體區。閘極絶緣膜的範例並未特別限制，可包括典型半導體裝置中所用的，如：包括氧化矽膜及氮化矽膜的絕緣膜；及包括單層膜或多層膜形式之氧化銘膜、氧化鈦膜、氧化组膜、氧化铪膜的高介電膜。在這些膜中，氧化矽膜較佳。閘極絕緣膜的合適厚度是，例如，約等值絕緣體厚度的丄 91971.doc -96- 1248201 至20 nm，1至6 nm較佳。閘極絕緣膜可以只形成在閘電極的正下方，或可以形成得比閘電極（寬度）大。形成於閘極絕緣膜上之閘電極或電極為可用於半導體裝置中的形狀或為在下方末端部分有凹面部分的形狀。在此，可將「單一閘電極」定義為含有單層或多層導電膜及幵y成為單不可分開的閘電極。閘電極在各側面上可具有側壁絕緣膜。只要可用於半導體裝置，閘電極一般並無任何特別限制，及其中可具有導電膜如下··多晶％;包括銅，鋁的金屬；包括鎢、鈦、及鈕的高熔化金屬；及單層或夕層形式之南熔化金屬的矽化物。閘電極應適當地以，例如，約50至400 nm的膜厚度來形成。請注意，通道區係形成於閘電極下。記憶體功能單元至少包含具有保留電荷功能、儲存及保留電荷功能、陷獲電荷功能或保留電荷偏振狀態功能的膜或區域。實現這些功能的材料包括：氮切；梦；包括如構或硼之雜質㈣酸鹽玻璃；碳切；馨土；如氧化給、氧化錯、或氧化组的高介電質物質；氧化辞；及金屬。記憶體功能單元可以形成為以下的單層或多層結構：例如，含有氮切膜的絕緣膜；内部併人導電膜或半導體層的絕緣膜；及含有-或多個導體點或半導體點的絕緣膜。奴些結構中，氮切為佳，因其可崎由—錢獲電荷位準的存在而達到很大的滞後特性’及具有以下良好保留特性：電荷保留時間很長及幾乎不會發生因洩漏路徑產生所造成的電荷茂漏，及進一步因為其為LSI程序中常用的材 91971.doc -97- 1248201 料。使用絕緣膜内部含有具有電荷保留功能的絕緣膜，如氮化矽膜，可以增加有關記憶體保留的可靠性。由於氮化矽膜疋絶緣體，因此即使部分電荷洩漏，也不會馬上損失整個氮化矽膜的電荷。再者，在配置複數個儲存裝置的情況中，即使儲存裝置之間的距離縮短及相鄰記憶體功能單元彼此接觸，也不會像以導體製成記憶體功能單元的情況會損失各記憶體功能單元中儲存的資訊。還有，可以配置比較接近記憶體功能單元的接觸插塞，或在某些情況中，可以將接觸插塞配置與記憶體功能單元重疊，因而有助於縮小健存裝置。為了進步增加有關記憶體保留的可靠性，具有保留電荷功能的絕緣體不一定要是膜形&，及具有保留電荷功能的絕緣體最好以分散的方式存在於絕緣膜中。更明確地說，絕緣體最好在難以保留電荷的材料（如氧化石夕）上分散成點狀。還有使内。P含有導電媒或半導體層的絕緣體膜作為憶體功能單元，可以免於控制注人導體或半導體的電荷數量，藉此產生有助於達成多位準單元的效應。再者，使用含有-或多個導體點或半導體點的絕緣體膜作為記憶體功能單元有助於執行因電荷直接穿隨所造成的寫入及抹除，藉此產生降低功率消耗的效應。而且’很適合使用如PZT(錯酸鈦酸敍ePLZT(錯酸欽酸錯鋼）的鐵電膜作為記憶體功能單元，因其偏振方向可以電 91971.doc -98- 1248201 場變更。在此情況中，電荷實質上藉由偏振在鐵電膜表面上產生及會保留在該狀態中。因此，電荷可從具有記憶體功能的膜外供應，及可獲得與陷獲電荷之膜相同的滯後特性。另外’由於不必從膜外注入電荷，因此只藉由偏振膜中的電荷即可獲得滞後特性，因而可以達到高速寫入及抹除。記憶體功能單元最好進—步含有阻止電荷流出的區域或具有阻止電何流出功能的膜。可執行阻止電荷流出功能的材料包括氧化碎。記憶體功能單元中所含的電荷保留部分係直接或經由絕緣膜形成於間電極兩側上，及其係直接經由閉極絕緣膜或絕緣膜配置在半導體基板上（井區、本體區或源極擴散區及汲，散區或擴散層區域)。在閘電極兩側上的電荷保留部刀最好$成可直接或透過絕緣膜覆蓋閘電極所有或部分側壁。在閘電極在下方邊緣側具有凹處部分的應用中，電荷保留部分可形成直接或經由絕緣膜填滿整個凹處部分或部分凹處部分。閘4電極最好只在記憶體功能單元的側壁上形成或形成不會覆盍記憶體功能單元的上方部分。在此種配置中，可以將接觸插基配置比較接近閘電極，因而有助於縮小半導體儲存7G件。還有’具有此種簡單配置的半導體錯存元件很容易製造，因而可以增加產量。如果使用導電膜作為電荷保留部分，最好將電荷保留部分配置有絕緣膜插入，使得電荷保留膜不會與半導體基板 91971.doc -99- !248201 (井區、本體區或源極擴散區及汲極擴散區或擴散層區域）或閘電極直接接觸。這可藉由以下結構來實施，例如：含有導電膜及絕緣膜的多層結構、在絕緣膜中將導電膜分散成點狀的結構、及在部分形成於閘極側壁上之側壁絕緣膜内配置導電膜的結構。源極擴散區及汲極擴散區可配置在記憶體功能單元與作為擴散區（導電型和半導體基板或井區的相反）之閘電極的相對側上。在源極擴散區及汲極擴散區與半導體基板或井區接合的部分中，雜質濃度最好比較高。這是因為高雜質濃度可以有效產生低電壓的熱電子及熱電洞，因而可以利用較低電壓進行高速操作。源極擴散區及汲極擴散區的接合深度並沒有特別限制，因此可視需要根據製造之記憶體裝置的效能及其類似物進行調整。請注意，如果使用s〇i 基板作為半導體基板，則源極擴散區及汲極擴散區的接合深度可以小於表面半導體層的膜厚度，不過接合深度最好幾乎等於表面半導體層的膜厚度。源極擴散區及汲極擴散區的配置可與閘電極邊緣重疊或與閘電極邊緣交會，或與閘電極邊緣偏移。尤其，源極擴散區及汲極擴散區最好相對於閘電極邊緣為偏移。這是因為在此情況中，在將電壓施加於閘電極時，電荷保留部分下之偏移區的反向容易性會因為記憶體功能單元中儲存的電荷而大幅變更，因而增加記憶體效應及減少短通道效應。然而，請注意，過度偏移會大幅減少源極及汲極之間的驅動電流。因此，偏移量（從閘電極一邊緣至源極區或汲 91971.doc -100- 1248201 極區在閘極長度方向中比較接近閘電極的距離）最好比閘極長度方向中電荷保留部分的厚度短。尤其重要的是，記隐體功靶單兀中至少部分電荷保留部分和當作擴散層區域的源極擴散區及汲極擴散區重疊。這是因為構成本發明之半導體波置之半導體儲存元件的特性是，利用只存在於記 it體功此翠元側壁部分和源極擴散區及汲極擴散區上之閘電極之間的電壓差而越過記憶體功能單元的電場重寫記憶體。〜邛刀源極擴散區及沒極擴散區可延伸至高於通道區表面的位置，亦即，閘極絕緣膜的下層表面。在此情況中，很適合將導電膜配置在形成於與源極擴散區及汲極擴散區整合之半導體基板中的源極擴散區及汲極擴散區上。導電膜的範例包括：如多晶矽及非晶矽的半導體、矽化物、及上述金屬與高熔化金屬。在這些導電膜中，多晶矽為佳。由於夕sa發的雜質擴散速度比半導體基板大很多，因此很容易即可使半導體基板中源極擴散區及汲極擴散區的接合深度變淺，及很容易即可控制短通道效應。在此情況中，源極擴散區及汲極擴散區的配置最好使得至少部分電荷保留膜夾在一對源極擴散區及汲極擴散區和閘電極之間。根據與在閘電極或字線側壁上形成單層或疊層結構之側壁隔離物的相同方法，本發明的半導體儲存元件可以利用平常半導體程序來形成。具體而言，這些方法如下所列：包含以下步驟的一方法：形成一閘電極或一字線，之後形成一單層膜或多層膜，該膜包括：一電荷保留部分，如一 91971.doc • 101 - 1248201 保“，、一電荷保留部分/絕緣膜—絕二=膜/電荷保留部分，絕緣膜，及在合適心 =猎由細在留下側壁隔離物形狀的膜，包含以下 ^方形成-絕緣膜或—電荷保留部分，在合適下糟由細在留下側壁隔離物形狀的膜，進-步形成\ 何保留部分或i緣膜’及在合適的條件下藉由細; 側壁隔離物形狀的膜，包含以下步驟的一方法：在 ^電極的_半導體晶圓上塗佈或沉積其中分散特定電荷保遠材料的絕緣膜材料’及在合適的條件下藉由敍回在留下側壁隔離物形狀的絕緣膜材料；包含以下步驟的一方法： :成閘電極’之後形成單層膜或多層膜，及藉由使用遮罩執行圖案化等等。而且，這些方法如下所列：包含以下步驟的一方法：在形成-閑電極或-電極之前形成一電荷保留部分、一電荷保留部分/絕緣膜、-絕緣膜/電荷保留部分或^絕緣膜/電荷保留部分/絕緣膜，形成一開口通過會成為通道區之區域中的膜，在該晶圓整個上表面上形成一閘包極材料膜’及圖案化此閘電極材料膜成為尺寸上大於該開口及包圍該開口的一形狀。在藉由配置本發明的半導體儲存元件構成記憶體單元陣 i T半‘體儲存元件的最佳模式是要符合，例如，以下必要條件： (I) 複數個半導體儲存元件之間電極的整合本體具有字線的功能； (II) 記Μ功能單元係、形成於字線之各對侧上； 9l971.d〇( 1248201 (iii) 保留記憶體功能單元中電荷的材料是一絕緣體，尤其，是氮化矽膜； (iv) 記憶體功能單元係以〇N〇(氧化物氮化物氧化物）膜構成，及此氮化矽膜的表面大約與閘極絕緣膜的表面平行； (v) 各記憶體功能單元中的氮化矽膜藉由氧化矽膜與字線及通道區分開； (vi) 各A憶體功能單元中的氮化石夕膜與對應的擴散區重疊；㈤）分開氮化石夕膜（表面大約與閘極絕緣膜的表面平行）及通道區或半導體層之絕緣膜的厚度與閘極絕緣膜的厚度不同； (viii)半導體儲存元件的寫人及抹除操作係藉由單一字線來執行； (IX) 各記憶體功能單元上沒有具有協助寫人及抹除操作功能的電極（字線）；及 (X) 與各記憶體功能單元正下方之擴散區接觸的部分具有，電型與擴散區的導電型相反之雜f濃度很高的區域。最佳模式是符合所有這些要求的模式，但不一定要狖人所有的要求。付σ 曰在符合一些上述要求時，也會有最佳的要求組合。例如，最佳的、’且。在於.(U1)保留記憶體功能單元中電荷的材料是、”巴’、豪體’尤其，是氮化石夕膜；（ix)各記憶體功能單元上沒有具有協助寫人及抹除操作功能的電極（字線）；及二憶體功能單元中的絕緣體（氣切膜）與對應的擴散區重己 91971.doc 1248201 璺。根據發明人的發現，當絕緣體保留記憶體功能單元中 2電荷及其中沒有電極時，在具有協助寫人及抹除操作功月匕的各記憶體功能單元上’唯有各記憶體功能單元中的絕緣體（氮化石夕膜）與對應的擴散區重疊，才能良好執行寫入^ :。亦即，當符合要求㈣及⑻時，尤其能符合要求㈤最好。另-方面，如果導體可以保留記憶體功能單元中的電荷或如果有電極，則在具有協助寫入及抹除操作功能的各記憶體功能單元上，即使各記憶體功能單元中的絕緣體 ^與對應的擴散區重疊，寫入操作仍能生效。然而，如果、，、巴緣體可以保留記憶體功能單元巾的電荷或如果其中沒有 :極’則在具有協助寫入及抹除操作功能的各記憶體功能 ^上’可以獲得以下很大的好處。亦即，可以將接觸插基配置比較接近記憶體功能單元。或者，即使設置半導體儲存元件在距離上彼此接近，複數個記憶體功能單元也不會彼此干擾，因而可以保留儲存資訊。因此，有助於半導體儲存元件。而1，由於元件結構很簡$，因此可以減少製造程序步驟數量，因而提高產量。還有，有助於結合構成邏輯電路及類比電路的電晶體。而且，吾人已確定可以在不高於5 V的低電壓下執行寫人及抹除操作。此即為什麼要符合要求（iii)、（ix)及（vi)尤其最好。結合半導體儲存元件與邏輯元件之本發明的半導體裝置可用於電池驅動的可攜式電子設備，尤其是行動資^終端。除了行動貧訊終端以外，彳攜式電子設備的範例為行動電話及遊戲機器。 Q1071 dnr. 1248201 第十具體實施例說明N-通道裝置。然而，該裝置也可以屬於P-通道，其中應將雜質的導電型顛倒。而且，在圖式中，相同的參考數字代表使用相同材料及物質但不一定代表相同形狀的部分。而且，凊注意，圖式為概要圖解，厚度及平面間的尺寸關係、各層及部分間的厚度及尺寸比等等與實際的並不相同。因此，應就以下說明考量來決定厚度及大小的具體尺寸。而且，當然還有包括其相互尺寸關係及比率在圖式間為不同的部分。而且，除非特別說明，否則本專利說明說中所述之各層及部分的厚度及尺寸為完成形成半導體裝置之階段中最後形狀的尺寸。因此，請注意，與形成膜、雜質區等等後立即的尺寸相比，最後形狀的尺寸會隨著後續程序的熱歷程等等而有些變更。 (第十一具體實施例）本發明第十一具體實施例的半導體儲存裝置將參考圖 12(a)-12(d)及圖13進行說明。以下沿著圖12(a)-12(d)依序說明其製程。如圖12(a)所示，具有M0S結構及已進行m〇S(金屬-氧化物-半導體）生成程序的閘極絕緣膜2及閘電極3，即閘極堆疊 8 ’係形成於P導電型之矽基板1上。典型的MOS生成程序如下。首先’視需要，藉由已知方法在半導體基板1上形成以石夕製成及具有p-型半導體區域的裝置隔離區。裝置隔離區可 91971.doc -105- 1248201 防止洩漏電流流動通過互相相鄰裝置之間的基板。然而，即使互相相鄰的裝置’如果與共同的源極擴散區及=極擴散區13關連’則不必形成此種裝置隔離區。形成裝置隔離區可以防止洩漏電流在相鄰裝置之間流動通過基板。請注意，其間共享源極擴散區及汲極擴散區的相鄰裝置不必形成此種裝置隔離區。上述已知裝置隔離區域形成方法只要是可以使裝置彼此隔離的方法即可，無論哪個是已知使用 LOCOS氧化物的方法或已知使用渠溝隔離區的方法或其他已知方法。在此具體實_巾’將說明未形成裝置隔離區的方法，圖式中也不會顯示裝置隔離區。接者，雖然未特別顯示，但是雜質擴散區係形成於半導體基板的暴露表面上及附近。此雜f擴散區並非用於控制定限電壓，而是用來增加通道區的雜f濃度。#由獲^合適定限電壓之已知方法可形成合適的雜質擴散區。接著，會完全在半導體區域的暴露表面上形成介電膜。此介電膜’只要能夠抑制洩漏即可’可以形成為氧化物膜、氮化物膜、氧化物膜及氮化物膜的合結或其類似物的高介電膜、或高介電膜及氧化物L:成膜。再者，由於膜可形成M0SFET的閘極絕緣體，最好使用包括N2〇氧化、NO氧化、氧化後氮化、及其他步驟的程序形成具有如閘極絕緣體之良好效能的膜。具有如問極絕緣體之良好效能的膜是指介電膜如下：能夠在促進 MOSFET的縮小及效能提高上，抑制每—個不利因素，例如，抑制MOSFET短通道效應、抑制為不必流動通過間極 91971.doc •106- 1248201 二邑緣臈之電流的鴻漏電流、及抑制閘電極雜二SFET通道區同時抑制空泛閘電極的雜質…般而$， = T = =厚=…―心。氧联与度介於1 nm至6 nm之間。任會在介電臈上形成閉電極材料。至於閘電極材料，任何材料都可以# t ，，、要能夠呈現如MOSFET的效能即 4如夕晶矽、摻雜的多晶矽或其他半導體、义、m 或其他金屬、這此全屬況中的多晶石夕料Γ合物。例如，在形成此情朴、卞夕日日矽膜厚度最好為50 nm至4〇〇 nm。接者，會藉由微影程序在間電極材料上形成所需的光阻劑圖案，及以所形成的光阻劑圖案作為遮罩，執行閑極餘 ^因此可姓刻閘電極材料及間極絕緣膜以形成圖Η⑷的結構。亦即，可形成閘極絕緣膜2及閘電極3及以其構成的閘極堆疊8。雖然圖中未顯示，但在此程序令，可以不姓刻閘極絕緣膜。在後續步驟雜質植入中利用未姓刻的間極絕緣^作$植人保護料，可以簡化形成植人保護膜的步驟。月、〜閘極絶緣膜2及閘電極3的材料可以是符合時下比例定律之邏輯程序中使用的材料，並不限於上述材料。再者，閘極堆疊8也可以藉由以下程序來形成。如上述構成的閘極絕緣膜可完全在具有？型半導體區域之半導體基板1的暴露表面上形成。接著，會在閘極絕緣膜上形成如上述構f的間電極材料。接著，會在閑電極材料上形成氧化物、鼠化物、氮化氧或其類似物的遮罩介電膜。接著，會在遮罩"電膜上形成如上述構成的光阻劑圖案，然後蝕刻 91971.doc -107- 1248201 2罩介電膜。接著，移除光阻劑圖案，及以遮罩介電為蝕刻遮罩，蝕刻閘電極包、刊丁寸鞍者，蝕刻遮罩介雷閘極絕緣膜的曝露部分，、刀猎以形成圖12(a)的結構。如里分此方式形成閘極堆疊，蝕刻的、登果依閘極絕緣膜材料的㈣x、擇亦即閘電極材料對厂位、、、巴緣艇材枓的選擇比，即，膜間極絕緣體。在此二大::不用峨板但為了上述的相同理由，不:=雖然圖中未顯示，个义Μ刻閘極絕緣膜。極Γ及著半導 =Γ所示，會執行熱氧化，藉此分別在間電及h體基板i表面的兩側部分之間形成烏嗓形介電膜，/、係以減”成及具有在橫載面中從旁邊逐漸加宽的部=，l8a。此種鳥嚎形（在橫截面中逐漸加寬的部分 =8a)的形成可以藉由執行厚氧化以形成伸人閘電極3 及半‘體基板1間之介面的氣化4 ^ 氧化物膜。在此情況中必須形成氧化物的厚膜，如果在以《·ρ停 _ 保件下執仃虱化，即使是薄氧化，也可以形成鳥缘形。亦即，應該執行氧化的條件如下：反應性種類（氧或氧化）會充分擴政至間電極及半導體基板，亦即，比起-般的氧化條件，反應性種類在較高壓力或較高溫度下或在較高壓力或較高溫度以交局部壓力下。雖然使用氧化物的膜作為鳥缘形介電膜18: ，也可以使用氣化物的膜，甚且也可以混合氮化物及氧化物的版取代。猎由此步驟，可在半導體基板i的表面膨服部分，及進—步可形成倒錐形之閘電極3的側面下方部分。接者，如圖12(c)所不，會移除鳥嗓形介電膜μ，藉此在 91971.doc -108- 1248201 =移除鳥嗓形介電膜18之處’即在閘電極3之兩侧部分及半導體基板1表面間之處，形成在橫截面中從旁邊逐漸加寬的凹處彻。其後，通常均句沿著其中已形成凹處5〇,5〇的間三隹且8及半‘體基板}的暴露表面，形成以氧化物製成的第一介電膜9。此第一介電膜9可形成部分抗消耗絕緣邮柏後說明)。此第一介電膜9,在此情況令會使用氧化物，由=其會變成電子從中通過的介電膜，因此最好以具有高耐又电廢、小茂漏電流及高可靠性的膜來提供。例如，和閘極絕緣膜2的材料-樣，會使用如熱氧化物膜、n⑷氧化㈣’化物膜及其類似物的氧化物膜。其氧化物膜厚度最好是1 nm至20 nm。爯去，a啦：山人^ 丹者在將此介電膜形成得很薄致使穿隨电/7“IL動日卞，注入或抹除電荷所需的電麼可以比較低/而可以減少功率消耗。在此情況中的典型膜厚度最好是3 nm至8 nm。在此程序中’在-次形成烏料介電膜後，會移除介電膜’然後再次形成更薄的介電膜1而，除了此程序之外， ^知用如下所不的此種程序。亦即，在圖12(a)所述的閘電極生成程序中’會按照閘電極側面下方部分成為倒錐 =方式執行敍刻程序。在此步驟中，在將沉積物設置在 : 上之此種條件下，會敍刻到閘極氧化物表面附近。這些沉積物在上方部分中越向上方越厚。接著行完全移除氧化物的蝕刻，在二積物很薄或未机署夕f印同日守蝕刻在沉檟物很厚次未5又置之閘電極側面的下方部分。結形成在閘電極兩側之下方卜万口口刀〇又置凹處的結構。然後，藉 91971.doc 1248201 由執行平常氧化，或在如圖l2(b)說明所述形成較薄氧化物膜的此種條件下，形成以氧化物製成的鳥喙形氧化物膜。因此’可以形成與圖12(c)所示的相同結構、或半導體基板很平坦及至此只有閘電極相同的結構。即使半導體基板很平坦’以下步驟可使用與半導體基板不平坦之情況的相同步驟。如果半導體基板很平坦，與半導體基板不平坦相比，將無法產生非平坦半導體基板可以產生的運作效應，但可以產生增加驅動電流的運作效應。接著，如圖12(d)所示，會依照藉此掩藏凹處5〇的方式通常均勻沉積為電荷保留部分之材料的氮化矽17。氮化矽17 的半導體儲存裝置只要，例如，2 11111至1〇〇 nm即可。此膜厚度是形成與閘電極3偏移之源極擴散區及汲極擴散區的重要參數，在偏移量的考量了，可控制在膜厚度範圍内。雖然在此情況中使用氮化矽，但除了氮化矽之外，還可以使用施夠保留產生電荷的材料，例如··如能夠保留具有電子及電洞之電荷及其類似物之物質的氮化氧材料，或具有電荷陷啡之氧化物，或如能夠藉由偏振或其他現象產：電荷於記憶體功能單元之表面的鐵電材料，或如具有氧化物膜中擁有如多晶矽之浮動物質或能夠保留電荷之矽點之结構的材料。還有，在使用這些材料時，會產生和使用氮^ 矽時的相同運作效應。在此情況中’藉由形成第-介電膜9’具有健存電荷功的氮化扣會經由介電膜而與半導體基板及閘電極接觸因此可以藉由此介電膜抑制保留電荷的洩漏。因此，可 91971.doc 110- 1248201 實現電荷保留特性良好及長期可靠性高的半導體儲存裝置。接著’如圖13所示，會蝕刻氮化矽17及鍅刻第一介電膜 9 ’藉此在閘極堆疊8的兩側上將各含有第一介電質32a及電荷保留部分31的記憶體功能單元η，丨丨形成為側壁。第一介電質32a係以部分第一介電膜9形成，及電荷保留部分31係以部分氮化矽製成。再者，以閘電極3及記憶體功能單元U，丨丨作為遮罩，即可執行形成習用源極擴散區及汲極擴散區13的雜質植入，然後執行所需的熱處理，藉此形成源極擴散區及汲極擴散區13。在此情況中，也可以在形成記憶體功能單元丨丨之前，或在形成記憶體功能單元丨丨之後，形成源極擴散區及汲極擴散區13，原則上，都可以產生相同的效應。然而，在形成記憶體功能單元U之前形成源極擴散區及汲極擴散區Η 時，並不需要植入保護膜，因而可以簡化程序。此處已說在形成記憶體功能單元丨丨後形成源極擴散區及汲極擴散區 13的情況。現在將詳細說明形成上述記憶體功能單&的程序如下。首先，會各向異性蝕刻氮化矽17，藉此經由第一介電膜9 留下氮化石夕17作為閘極堆疊8側壁上的側壁。在此情況中，最好在可以選擇性㈣第一介電膜9及以氧化物製成之第 -介電膜9的敍刻選擇比很大的條件下執行敍刻。接著，會各向異性姓刻第一介電膜9,藉此在間極堆疊8 侧壁上形成以部分第一介電膜9製成之第-介電質32a。在 91971.doc -111 - !248201 此情況_，最好在可以選擇性蝕刻第一介電膜9及氮化矽 1 7、閘電極3及半導體基板1的钱刻選擇比很大的條件下執行#刻。依此方式，可在閘極堆疊8的兩側上依照藉此掩藏凹處5〇的方式將記憶體功能單元11，U形成為側壁。接著’會形成源極擴散區及汲極擴散區丨3。亦即，以閘包極3及纪憶體功能單元1!，丨丨作為遮罩，可植入導電型與通道區相反的雜質，及執行習用活化的熱處理。結果，可以自我對準的方式形成具有特定接合深度的源極擴散區及汲極擴散區13, 13。在此情況中，由於未透過塗佈膜將雜質植入半導體基板1因此，可在注入能量的控制下，淺植入雜質為不存在之塗佈膜之膜厚度的程度，因此可將接合形成為特定的深度。現在透過上述步驟，已經形成記憶體功能單元。採用這些記憶體功能單元的半導體儲存裝置具有以下運作效應。 s電何保留在記憶體功能單元丨丨的電荷保留部分31中時，部分通道區會受到電荷的強烈影響，使汲極電流值發生變更。因此，可以形成可根據汲極電流值的變更區分電荷之有無的半導體儲存裝置。還有，閘極絕緣膜2及記憶體功能單元u，由於其配置彼此分開，因此可進行不同類型的比例縮放。因此，能夠提 2可抑制短通道效應以成為記憶體效應良好的半導體儲存裝置。還有，由於記憶體功能單元中的氮化矽17經由介電膜與 91971.doc -112- 1248201 半導體基板1及閘電極3接觸，因此可以藉由此介電膜抑制保留電何的浅漏。因此，可以形成電荷保留特性良好及長期可靠性高的半導體儲存裝置。還有，如果使用電子導體或半導體作為記憶體功能單兀則將正電壓施加於閘電極時，在記憶體功能單元内會毛生偏振，造成閘電極側壁部分附近產生電子，致使通道區附近的電子減少。因此，可以加速電子從基板或源極擴散區及汲極擴散區的注入，因而可以形成寫入速度快速及可靠性高的半導體儲存裝置。 (第十二具體實施例）本發明第十二具體實施例的半導體儲存裝置將參考圖 14(a)-14(c)進行詳細說明。如圖14(c)所示，此具體實施例中的半導體儲存元件係為通常與第十一具體實施例之半導體儲存元件的構造相同。然而，此具體實施例特徵為，會設置如圖u(d)所示的此種 L伸邛刀6及/或相反區域22。藉由此具體實施例，可以按照自我對準形成上述結構，而不用增加任何特殊遮罩。再者，會在一對源極擴散區及汲極擴散區13，13之内（即偏移區中）形成接合深度比源極擴散區及汲極擴散區丨3淺的延伸F刀6其中黾型與源極擴散區及沒極擴散區的相同，藉此形成包括延伸部分的源極擴散區及汲極擴散區18。因此’在抑制短通道效應下，可以形成包括延伸部分以靠近傾斜部分的源極擴散區及汲極擴散區18，因而可以增加熱電子注入記憶體功能單元的效率，以有效執行寫入。還有， 91971.doc -113- 1248201 由於可形成偏移區的上方部分以為閘電極3所覆蓋，因此可以抑制短通道效應及進一步縮小變成可行。再者，由於閘電極3位在偏移區之上，因此可以更有效地以閘電極）的電壓注入及排出電荷，因而可以提高寫入速度。在此情況中，使延伸部分6的雜質濃度低於源極擴散區及汲極擴散區18 中的另一個部分13，可以更有效地抑制短通道效應，相反地’使雜質濃度比較高則會增加熱載子的產生效率。再者’在包括延伸部分的源極擴散區及汲極擴散區丨8之内，形成導電型與源極擴散區及沒極擴散區相反及雜質濃度高於通道區的相反區域22時，可進一步增加熱電子的產生效率及大幅增加寫入效率。即使在源極擴散區及汲極擴散區13(即偏移區中）之内形成相反區域22時，同樣也可以提高寫入效率。再者’由於延伸部分6的接合深度比源極擴散區及汲極擴政區18中的另一個部分13淺，因此與接合深度較深的部分 13相比’也可以抑制橫向變化。因此，由於可以將偏移區寺戸、向方向中（通道方向）的寬度變化抑制較低，因而可以形成高可靠性的半導體儲存裝置。然而，也可以只藉由形成平常源極擴散區及汲極擴散區的雜質植入，形成源極擴散區及汲極擴散區以在傾斜部分上重疊。然而，在此情況中，與形成延伸部分的情況相比，並未產生橫向方向中（通道方向）寬度的變化縮減效應，但會產生簡化程序的運作效應。作為此半導體儲存裝置的製造方法，基本上可以使用第十一具體實施例中所述之圖12(a)-12(d)的製造方法。然 91971.doc -114- 1248201 I’作為此具體實施例的特性步驟，可以增加形成延伸部分及/或相反區域的步驟。雖然圖14⑷_14⑷顯示單獨形成延伸部分的情況，但以下說明也包括形成相反區域的情況。 7 卩如圖14(a)所不’會先形成圖12⑷所示的結構，然 '首成L伸刀6以獲知與源極擴散區及没極擴散區相同、’书！ &可藉由以低於源極擴散區及汲極擴散區的注入能量執行雜質植入來達成。然而，還不必在此階段完成 f化雜^熱處理，可與稍後的形成源極擴散區及汲㈣政區同時執行。、”，在源極擴散區及汲極擴散區18中，可形成、b里低於另個部分13(請見圖14(c))之淺接合深度的 it部分“結果’可以將形成延伸部分6的擴散區中有關 =向變化抑制小於形成較深接合深度部分13中有關的橫。、吏化’因此可將偏移區中的變化抑制成小變化。因此，尤其因為可以抑制記憶體功能單元中電荷注入數量的變 ^兹因而可以形成可抑制農置元件特性變化及可靠性高的半導體儲存裝置。，此階段’如果進一步執行形成相反區域的雜質植入以獲付與源極擴散區及沒極擴散區相反的導電型，列可形成 ^反區域。如同形成延伸部分，可在稍後程序中執行熱處里：而，必須在如圖U⑷所示的延伸區域内形成的相反，域，可以藉由執行植入角大於延伸部分的植入在内部形成。還有，如果單獨形成相反區域而不形成延伸部分，將會 91971.doc 115- 1248201 形成源極擴散區及汲極擴散區和相反區域彼此接觸的結構。接著，如圖14(b)所示，會依照藉此掩藏凹處5〇的方式形成為電荷保留部分之材料的氮化矽丨7。第十一具體實施例之圖12(d)所述程序可以提供形成氮化矽17的方法。接著，如圖14(c)所示，會在閘極堆疊8的兩側上形成各含有電荷保留部分3 1及第一介電質32a的記憶體功能單元 11。第十一具體實施例之圖13所述程序可以提供形成記憶體功能單元11的方法。一因此，已形成相反區域及/或延伸部分已形成的半導體儲存裝置。 (第十二具體貫施例）本發明第十三具體實施例的半導體儲存裝置將參考圖 15(a)-15(c)進行詳細說明。。圖15(c)所不，此具體實施例中的半導體儲存元件係為通常與第十-具體實施例之半導體儲存元件的構造相同^ 然而，此具體實施例的特徵為，4 了能分別安裝於凹處5( 而會限制形成電荷保留部分31，因此各電荷保留部分最南位置變得比閘電極3的最高位置低。因此，盥第十—且 =施例所述的半導體儲存元件相比，可以形成限制在產 /、'载子處附近的電荷保留部分，因此更容易抹除因寫入操作所注入的電子，闵而承 …、 ^ '子口而更不可能發生抹除失敗及提高可二在，主入电何的數®保持不變的同時，可減小中保“何之電荷保留部分的體積，因此 91971.doc -116- 1248201 :以增加每個單位體積的電荷數量。因此，能財效達成电子的寫入/抹除，及提供咼寫入/抹除速度的半導體儲存箩置。 ’ 還^有在此結構中，形成部分記憶體功能單元11及以具有儲存電荷功能之氮化矽製成的電荷保留部分31會夾在抗消耗絕緣體32(第一介電質32a及第二介電質32b)之間。因此，可以抑制保留電荷的散布，及能夠提供保留特性良好的半‘體儲存裝置。還有，藉由設置電荷保留部分3丨夾在抗消耗絕緣體32(第一介電質32a及第二介電質32b)中間的、、°構，可以抑制寫入操作所注入的電荷散布至閘電極及其他節點，因此可以提高電荷注入效率，達成高速操作。基本上，第十一具體實施例中所述之圖l2(a)_12(d)的製造方法可以提供此半導體儲存裝置的製造方法。然而，在此具體貫施例中’會執行形成圖13所示結構之後的步驟，即在形成源極擴散區及汲極擴散區13的雜質植入之後的步驟。之後，如圖15(a)所示，會進一步執行各向異性回蝕以移除存在於凹處50之外之氮化矽（電荷保留部分3丨的材料）的部分，藉此執行將氮化矽留在凹處5〇内的步驟。因此，可以獲得縮小記憶體功能單元11的運作效應，同時確保足夠的偏移寬度。在#刻記憶體功能單元11的步驟中，使用各向同性蝕刻比較好，因為可以一次同時在高度方向及寬度方向中縮小。還有，此敍刻的執行條件最好如下··可以選擇性I虫刻構成記憶體功能單元的物質，同時又很難姓刻閘 91971.doc •117- 1248201 電極3及半導體基板i的材料。例如，可以使用濕式钮刻程序（使用熱鱗酸）。然而，在記憶體功能單元使用與半導體基板丨或閘電極3 的相同材料的情況中，亦即在記憶體功能單元具有多晶石夕或矽點及半導體基板以矽形成或閘電極以多晶矽形成的典里If況或其他類似情況中，將無法達成這些材料中的選擇比，及在以例如氟化氫作為蝕刻劑以執行各向同性蝕刻時，記憶體功能單元中的多晶矽或矽點會保持未受蝕刻。在此種情況中，適合執行進一步氧化以氧化蝕刻殘餘物，因而可以進行氟化氫的蝕刻，以移除殘餘物。接著，如圖15(b)所示，會形成通常均勻的沉積介電膜 15。作為沉積介電膜，可以使用良好階梯覆蓋率的膜，例如，HTO(高溫氧化物）或使用CVD(化學氣相沉積）的膜。使用HTO時’膜厚度約為1〇11111至1〇〇 nm 〇接著’如圖15(c)所示，會藉由使用回蝕程序來蝕刻沉積介電膜15，藉此可將以部分沉積介電膜15形成的所示第二介電質32b形成為側壁。沉積介電膜丨5會被各向異性蝕刻，藉此將各含有第一介電質32a、電荷保留部分31及第二介電質32b的記憶體功能單元11分別形成為閘極堆疊8之兩側上的側壁。此餘刻的執行條件最好如下：可以選擇性蝕刻沉積介電膜15及半導體基板1的蝕刻選擇比很大。另外’雖然第十一具體實施例也有說明，但形成源極擴散區及沒極擴散區13的雜質植入也可以在形成電荷保留部分3 1之前完成’這同樣適用於此具體實施例。然而，在此 91971.doc -118- !248201 情=中’氮切17的關程相在雜質植人的步驟後完成。 (弟十四具體實施例）本發明第十四具體實施例的半導體儲存裝置將來考圖 16(a)-16(d)進行說明。 /考圖如圖16⑷所示’此具體實施例中的半導體儲存元件係為通常與第十三具體實施例之半導體储存元件的構造相同，。然而’此具體實施例的特徵為，不只在凹處5〇内形成電行保留部分3卜還有在沿著閑電極3的整個側面(經由第一介 1 32a)形成。電荷保留部分31可形成以覆蓋雖非整個但也是大部分的閘電極3側面。，此結構中，形成部分記憶體功能單元11及以具有錯存電荷功能之氮切製成的電荷保留部分31會夾在緣體聊-介電質32a及第二介電f32b)之間。因此，可以抑制保留電荷的散布，及能夠提供保留特性良好的半導體儲存裝置。财，藉由設置電荷保留部分31夾在抗消耗絕緣體32(第-介電質仏及第二介電f32b)中間的結構，可以 p制寫入才木作所注入的電荷散布至閘電極及其他節點，因此可以提高電荷注入效率，達成高速操作。基本上，第十一具體實施例中所述之到12(C)的製造方法可以提供此半導體儲存裝置的製造方法。亦即，根據第十一具體實施例所述方法形成圖12(c)的結構。 =後，如圖I6⑷所示，沿著閘極堆疊8及半導體基板㈤暴露表面形成通常均勻以氧化物製成的第一介電膜9。此第一介電膜9,在此情況中會使用氧化物，由於其會變成電子 91971.doc -119- 1248201 從中通過的介電膜，因此最好以具有高耐受電流及高可靠性的膜來提供。例如，和〃小為漏一樣，會使用如熱氧化物膜、n2〇氧化:膜，、、巴緣膜2的材料及其類似物的氧化物膜。其氧化物膜厚度最好：0广化物膜 nm。再者’在將此第一介電膜9形成得报=致:：= 動時，注入或抹除電荷所需的電壓可以牙随电机流減少力率4耗。在此情況中的典型膜厚度最好是此情況中，藉由形成第—介電膜9,具有儲存電荷功月匕的氮化矽17會經由介電膜而與半結m L ，、千導體基板及閘電極接觸，口此可以藉由此介電膜抑制保留電荷㈣漏。因此， =實現電荷保㈣性良好及長射靠性高的半導體 7G件。會依照藉此掩藏凹處50的方式通常均勻沉積為電何保留部分之材料的氮化石7 絲不丁情乳化石夕17。雖然在此情況中使用氮化石夕，但除了氮化石夕之外，還可以使用能夠保留產生電荷的材料’例如··如能夠保留具有電子及電洞之電荷及其類似物之物質的氮化氧材料，或具有電荷陷胖之氧化物，或如能约藉由偏振或其他現象產生電荷於記憶體功能單元之表面的鐵電材料，或如具有氧化物膜中擁有如多晶石夕之浮動物質或能夠保留電荷之石夕點之結構的材料。還有，在使用這些材料時’會產生相同的運作效應。然而，在使用導電膜時’必須將閘電極兩側(右邊及左邊)上的電荷保留部分 31，31彼此中斷，以防止其彼此短路。在此情況中，氮化石夕17的膜厚度約為，例如，2麵至⑽ 91971.doc 1248201 nm ° 接著’會沿著氮化石夕17的暴露表面通常均勻形成可形成至少部分抗消耗絕緣體及以氧化物製成之未顯示的第二介電膜。作為第二介電膜，適合使用良好階梯覆蓋率的膜，如HTO或使用CVD的膜。在使用氧化物作為第二介電膜 ’膜厚度約為5 nm至1〇〇 nm。還有，可以藉由以熱處理對氮化♦進行膜表面處理來形成第二介電膜。接著，各向異性蝕刻第二介電膜，藉此經由第一介電膜9 及氮化矽17在閘極堆疊8的兩側上形成第二介電質32b， 32b ’如圖16(b)所示。此蝕刻的執行條件最好如下：可以選擇性钱刻第二介電膜9及氮化矽17的蝕刻選擇比很大。接著，如圖16(c)所示，執行形成源極擴散區及汲極擴散區13的雜質植入。當在此步驟中，在氮化矽17及第一介電膜9上植入雜質時，必須形成任何犧牲氧化物膜以防止半導體基板表面的粗糙化。因此，可以簡化程序，及形成低成本的半導體儲存裝置。或者，可在形成記憶體功能單元丨丨後，執行形成源極擴散區及汲極擴散區13的此雜質植入步驟。而且，此步驟可在形成記憶體功能單元11的期間完成，即在藉由蝕刻氮化石夕17以形成電荷保留部分31後，在第一介電膜9上完成。接著，如圖16(d)所示，會以第二介電質3儿作為蝕刻遮罩，對氮化矽17進行各向同性或各向異性蝕刻，藉此經由第一介電膜9，在閘極堆疊8的兩側上形成以氮化矽製成的電荷保留部分3 1。在此情況中，最好在可以選擇性蝕刻氮 91971.doc -121 - 1248201 化矽17及以氧化物及第二介電質32b製成之第一介電膜9的钱刻選擇比报大的條件下執行蝕刻。、接著，會各向異性蝕刻第一介電膜9，藉此在閘極堆疊8 之側壁上形成第一介電質32a。在此情況中，最好在可以選擇性钱刻第-介電膜9及以氮化石夕製成之電荷保留部分、閑電極3及半導體基板丨的蝕刻選擇比很大的條件下執行蝕刻。現在，已經.形成各含有第一介電質32a、電荷保留部分Η 及第二介電質32b的記憶體功能單元丨i。然而，還有一些情況是，第一介電質32a及第二介電質3孔均以相同材料（如氧化物）製成，在此情況中，無法獲得很大的蝕刻選擇比。因此，在此情況中，需要顧及蝕刻第一介電膜時第二介電質32b的|虫刻量，視需要在形成第二介電質 3 2b時減少餘刻量。另外，還有一個傾向是，或多或少也會蝕刻以氮化矽製成之電何保留部分31的上方部分。然而，這並不重要，尤其’因其可以縮小電荷保留部分，及相反地，可以產生縮小第十三具體實施例中所述電荷保留部分的運作效應。再者，在以下其中任一個情況中：參考圖l6(c)所說明之在氮化矽17及第一介電膜9上執行形成源極擴散區及汲極擴散區13的雜質植入的情況，及在第一介電膜9上完成植入的情況，及在形成記憶體功能單元後完成植入的情況，可以藉由之後增加後續所需的熱處理，形成源極擴散區及汲極擴散區13。 91971.doc -122- 1248201 牛者k圖16(b)之結構到圖16(d)之結構的程序可以在一個步驟t執行（未顧及形成源極擴散區及沒極擴散區的步驟）亦即，藉由採用以下條件執行各向異性颠刻，即可以· 個步驟執订一般需要三個步驟的程序··第一介電膜9、第，、，包膜及氮化矽17都可以進行蝕刻及t〇閘電極3之材料，半導體基板1之材料的蝕刻選擇比很大。因此，可以減少程序步驟的數量，及降低製造成本。、丄現在透過上述步驟，已經形成記憶體功能單元U。採用這些記憶體功能單元U的半導體儲存裝置具有以下運作效鲁當電荷保留在記憶體功能單元u的電荷保留部分η 時，部分通道區會受到電荷的強烈影響，使汲極電流值 f變更。因此，可以形成可根據汲極電流值的變更區分荷之有無的半導體儲存裝置。

還有’閘極絕緣膜2及記憶體功能單如，由於其配置此分開’因此可進行不同類型的比例縮放。因此，能夠供可抑制短通道效應以成為記憶體效應良好的半導體儲裝置。適有，由於記憶體功能單元11中的電荷保留部分31(以氮化石夕製成）經由介電膜與半導體基板1及間電極3接觸，因此 D藉由此介電膜抑制保留電荷的茂漏。因此，可以形成屯何保留特性良好及長期可靠性高的半導_存裝置。還有，如果使料子導體或半導體作為記憶體功能單元的材料，則將正電壓施加於閘電極時，在記憶體功能單元 91971.doc -123 - 1248201 内會發生偏振，造成閘電極側壁部分附近產生電子，致使通道區附近的電子減少。因此，可以加速電子從基板或源極擴散區及汲極擴散區的注入，因而可以形成寫入速度快速及可靠性高的半導體儲存裝置。 (第十五具體實施例）此具體實施例中的半導體記憶體裝置如下：各記憶體功能單元161，162包括：可以保留電荷的區域（可以儲存電荷及可以是具有保留電荷功能之膜的區域），及使電荷難以流出的區域（可以是具有使電荷難以流出之功能的膜）。舉例而吕，此裝置具有如圖17(a)及圖17(b)所示的ΟΝΟ結構。更明確地說，氮化矽膜142係插在氧化矽膜141及氧化矽膜143 之間’藉此構成記憶體功能單元161或162。此處，氮化石夕膜142可執行保留電荷功能。此外，氧化石夕膜141，工是以下膜··具有使儲存於氮化矽膜142中的電荷難以流出的功能。此外，在圮憶體功能單元丨6丨，i 62中，能夠保留電荷的區域（氮化矽膜142)分別會重疊源極擴散區及汲極擴散區112, 113。此處，「重疊」代表至少部分能夠保留電荷的區域（氮化矽膜142)存在於至少部分對應的源極擴散區及汲極擴散區112或113之上。順便一提，數字lu代表半導體基板，數字114代表閘極絕緣膜，數字117代表閘電極，及數字i7i代表各偏移區（在閘電極117及擴散區112或113之間）。雖然圖中未顯不，但閘極絕緣膜114下之半導體基板lu的最高前表面部分可以成為通道區。 91971.doc -124- 1248201 將根據以下事實說明好處：在記憶體功能單元161，162 中’能夠保留電荷的區域142分別重疊源極擴散區及汲極擴散區 112, 113。圖18(a)及圖18(b)是圖17(a)及圖17(b)之記憶體功能單元 162及其附近的放大圖。符號W1代表閘電極117及擴散區 113之間的偏移大小。此外，符號W2代表從記憶體功能單元162的通道長度方向之閘電極117的截面中所見之記憶體功能單元162的寬度。在記憶體功能單元162中，遠離閘電極117之氮化矽膜142的末端與遠離閘電極117之記憶體功能單元162的末端一致，記憶體功能單元162的寬度定義為 W2。記憶體功能單元162及擴散區U3之間的重疊大小以 (W2-W1)表示。特別重要的是，在記憶體功能單元162中，氮化矽膜142會重疊擴散區113，也就是說，符合W2 > 的關係。另外，在如圖19(a)及圖19(b)所示的情況中，其中，在記憶體功能單元162a中，遠離閘電極117a之氮化矽膜142&的末端與遠離閘電極117a之記憶體功能單元162a的末端並不致見度W2可疋義為自閘電極末端至遠離閘電極117a之氮化石夕膜142a的末端的延伸。作為如圖18(a)及圖18(b)所示結構中抹除狀態（可儲存電洞）的汲極電流，在氮化矽膜142重疊擴散區113的配置中可獲得足夠的電流值。然而，在氮化矽膜142未重疊擴散區113 的配置中，汲極電流會隨著氮化矽膜142及擴散區113之間的距離陡然降低，及其可在約3〇 nm的距離降低三級。 91971.doc -125- 1248201 由於汲極電流值實質上與讀取操作速度成正比，記憶體效能會隨著氮化矽膜142及擴散區113之間的距離增加而快速退化。相反地，在氮化矽膜142重疊擴散區113的範圍中，汲極電流的降低比較緩和。因此，至少部分為具有保留電荷功能之膜的氮化矽膜142最好能夠重疊源極區及汲極區。記住上述結果，可藉由固定寬度评2為1〇〇 nm及設定6〇 nm&100 nm的寬度W !為設計值，即可製造記憶體單元陣列。如果寬度W1為60nm，氮化矽膜142及對應的源極擴散區及汲極擴散區112或113會如設計值重疊4〇nm，如果寬度 ”1為10〇11„1，則其不會重疊如設計值。可測量記憶體單元陣列的讀取次數。結果’在考量最糟的散布情況下，讀取存取時間為100次，比寬度…丨設定為設計值的6〇11111短。實際使用時，讀取存取時間最好是每位元丨00奈秒或以下，已發現此要求在Wl = W2的條件下永遠無法達成。已知即使考量製造散布時，W2_W i > 1Qnm的條件比較好。讀取記憶體功能單元161(區域181)中儲存的資訊時，使用的源極擴散區及沒極擴散區112用於源極電極和擴散區 U3作為没極區時，最好在接近汲極區113之通道區側面上形成閉鎖點。亦即’讀取兩個記憶體功能單元之一中儲存的貝Λ日守_鎖點最好形成於接近另一個記憶體功能單元之〇f通道區的區域中。因此，無論記憶體功能單元162的儲子It兄為冑都可以尚靈敏度偵測記憶體功能單元16 i中儲存的資訊，此即實現2_位元操作的重要因素。同牯，在貧訊只儲存在記憶體功能單元其中之一的情況 91971.doc -126 - 1248201 功能單元進入相同相同儲存狀不需要一直在讀取模式t形成中，或在藉由使兩個記憶體態以使用記憶體的情況中，閉鎖點。 :便：：，雖然圖17⑷及，⑻中未顯示，但 Ρ•型井）最好形❹半導體基板⑴的前表面。由於井區的形成’因此隨著通道區體操作（重寫操作及讀取操作）進行最佳化，有助於控制2 性（耐受電屡、接合電容、及短通道效應從提高記憶體之保留特性的觀點來看，各記憶體功能單 70取好包括功能上能夠保留電荷的電荷保留部分及絕緣膜:在此具體實施例中，可採用具有位準陷獲電荷的氮化石夕膜142作為電#保留部分，及可採用可防止健存於電荷保留部分中的電荷消散的氧切膜141，⑷作為絕緣膜。由於 -己隐肢功此單包括電荷保留部分及絕緣膜，因此可以藉由防止電荷消散來提尚保留特性。再者，可以使電荷保留刀的體積小於在5己憶體功能單元只卩電荷γ呆留部分構成的If況。在適當地形成很小的電荷保留部分體積時，可限制電何保留部分人的電荷’及可抑制因儲存保留狀態中發生電荷遷移所造成的任何特性變更。此外，各§己憶體功能單元最好包括配置實質上與閘極絕緣膜則表面平行的電荷保留部分，也就是說，可將記憶體功成單疋中電荷保留部分的上表面配置成位在閘極絕緣膜上表面的相等距離上。具體而言，如圖2〇(a)及圖20(1^所不’記憶體功能單元162的電荷保留部分142a具有實質上與 91971.doc -127- 1248201 閘極絕緣膜114之表面平行的平面。也就是說，最好在離對應於閘極絕緣膜114前表面之高度的均勻高度上形成電荷保留部分142a。由於貫貝上與閘極絕緣膜114前表面平行的電荷保留部分142a存在於記憶體功能單元162中，因此，根據儲存於電荷保召邛为142a中的電荷數量，可以有效控制在偏移區J 7 i 中形成反向層的便利性，及相對地，可以加強記憶體效應。此外，由於使電荷保留部分142&實質上與閘極絕緣膜114前表面平行，即使時偏移大小（W1)已經散布，也可以保持比較小的記憶體效應變更，因此可以抑制記憶體效應的散布。而且，可以抑制電荷保留部分142a之電荷的上上遷移，及可抑制因儲存保留狀態中所發生的電荷遷移所造成的任何特性變更。再者，記憶體功能單元162最好包括可分開實質上與閘極絕緣膜114前表面平行的電荷保留部分142&和通道區（或井區）的絕緣膜（例如，氧化矽膜141位在偏移區171上的部分）。由於絕緣膜，因此可以抑制儲存於電荷保留部分142& 中的電荷的消散，及獲得保留特性更好的半導體記憶體裝置。 ’ 順便一提，從半導體基板丨丨丨的前表面至儲存於電荷保留部分142a中的電荷的距離可以按照下列方式保持大約固定··可控制電荷保留部分142a的膜厚度，及可控制電荷保留部分142a(氧化矽膜141位在偏移區m上的部分）下絕緣膜的厚度為固定。亦即，可以控制從半導體基板表面至儲 91971.doc -128- 1248201 存於電荷保留部分142a中的電荷的距離介於電荷保留部分 142a下絕緣膜的最低厚度值及電荷保留部分仙下絕緣二的最高厚度值和電荷保留部分⑽之最高膜厚度值的她和之m ’可以大約控制儲接電荷保留部分⑽中的電荷所產生的電力線密度，及使記憶體元件的記憶體效庫強度散布變得报小。 (第十六具體實施例）在此具體實施例中，如圖21⑷及圖21(b)所示，記憶體能單元162的電荷保留部分142具有實質上均勾的膜厚度，及其具有配置如下：其係配置實質上與閘極絕緣膜ιΐ4前表面平行（以箭頭181表示）及亦配置實質上與閘電極117侧面平行（以箭頭182表示）。在將正電壓施加於閘電極117的情況中，記憶體功能單元 162中的電力線（即，電場）會通過氮化矽膜142兩次，如箭頭 183所示（箭頭182及181所示部分）。順便一提，在將負電壓施加於閘電極117時，電力線的效用相反。此處，氮化矽膜 142的相對介電常數約為6,及氧化矽膜i4i，143的約為4。因此，在電力線方向（箭頭183)中，記憶體功能單元162有效的相對；| %吊數會比較大，及可使電力線末端之間的電位差小於在只有箭頭181所示之電荷保留部分存在的情況。亦即，可使用施加於閘電極丨i 7的較大部分電壓，以加強偏移區171中的電場。在重寫操作中將電荷注入氮化矽膜142的理由是，偏移區 171中的電場會吸引所產生的電荷。由於包括箭頭ι82所示 91971.doc -129- 1248201 的電荷保留部分，因此，可增加在重寫操作中注入記憶體功能單元1 62的電荷，及提高重寫速度。另外，在也以氮化矽膜取代氧化矽膜143之部分的情況中亦即，在電荷保留部分與對應於閘極絕緣膜丨14前表面之高度並不一致的情況中，氮化矽膜的電荷向上遷移會很顯著，及保留特性惡化。為了相同的理由，電荷保留部分最好以具有非常大之相對介電常數的高度介電物質形成，例如氧化姶，以取代氮化矽膜。此外，記憶體功能單元最好包括可分開實質上與閘極絕緣膜前表面平行的電荷保留部分和通道區（或井區）的絕緣版（氧化秒膜141位在偏移區171上的部分）。由於絕緣膜，因此可以抑制儲存於電荷保留部分中的電荷的消散，及更加提南保留特性。還有，記憶體功能單元最好進一步包括分開閘電極和延伸灵質上與閘電極側面平行的電荷保留部分的絕緣膜（氧化石夕膜141與接觸閘電極117的部分）。由於絕緣膜，可防止電特性因將電荷從閘電極注入電荷保留部分所造成的變更’及提高半導體記憶體裝置的可靠性。再者’電荷保留部分142下絕緣膜（氧化矽膜141位在偏移區171上的部分）的厚度最好可控制為固定，及配置在閘電極側壁上之絕緣膜（氧化矽膜141與接觸閘電極117的部分）的厚度最好可控制為固定。因此，可以防止儲存於電荷保留部分142中的電荷發生洩漏。 91971.doc •130· 1248201 =本务明的方面，閘極絕緣膜的至少—部分及記憶體功能早兀的至少—立E八办的氧化物膜等值厚^物㈣f極絕緣膜又小於攸閘電極與記憶體功能單元相對之侧壁延伸通過記憶體功能單元到達位在記憶體功能單元下=基板表面之路#的氧化物膜等值厚度。此處，「氧化物膜寺值居度」是將絕緣膜厚度乘以氧化物膜介電常數與絕緣膜介電常數比所取得的氧化物膜等值厚度。當絕緣膜包含一些介電層及其中一層並非以氧化物膜製成，而是以例如，氮化物膜製成瞎，刖户+ 6 γ 、則在决疋氧化物膜等值厚度時會考慮氮化物膜層的筝值厚度。上述結構係指，在閉電極及閘電極下之基板間施加電麼時，從閉電極經由間極絕緣膜延伸至基板之路徑中的電場強度小於從閘電極與記憶體功能單元相對之侧壁延伸通過記憶體功能單元到達位在記憶體功能單元下之基板表面之路徑中的電場強度。亦即，在如圖21⑷及圖21⑻之結構的情況中，閘極絕緣膜114的氧化物膜等值厚度小於箭頭⑻ 所不及從虱化矽膜142相對之閘電極丨17側壁延伸至半導體基板m表面之路徑的。此路徑延伸通過氧化石夕膜⑷、氮化石夕膜丨42及氧切膜141或通過氧切膜⑷、氮化石夕膜 142、氧化矽膜143、氮化矽膜142及氧化矽膜〖η。在上述的方面中，由於閘極絕緣膜的氧化物膜等值厚度小於從閉電極與記憶體功能單元相對之側壁延伸通過靜體功能單it到達半導體基板之路徑的，可將在此情況中（例如，在以閘極絕緣膜作為M0SFET之閘極絕緣膜的情況幻 91971.doc -131 - 1248201 的定限電壓設定為低’因而能夠實現低讀取電遷的低電遷 ^ b %夠提供低功率消耗的半導體記憶體裝置。再者’閘極絕緣膜的$ — 、的至V —邛分及記憶體功能單元的至少一部分各以氧化物臈製成，及間極絕緣膜的氧化物膜等值厚度大於從開電極與記憶體功能單元相對之側壁延伸通過J己憶體功能單元至丨丨邊彳# + 到達位在錢體功能單元下之基板表面之路徑的氧化物膜等值厚度。亦即，在圖21⑷及圖21⑻所不：結構的情況中，間極絕緣膜114的氧化物膜等值厚度大於箭頭183所示之路徑的。在上述的方面巾，舉例而言，藉由在閘電極和源極擴散區^及極擴散區上分別強加10伏特及〇伏特的電位即可寫入貝π肖由在閘電極和源極擴散區及沒極擴散區上分別強加-Π)伏特及0伏特的電位即可抹除資訊，因而没極電流因為源極擴散區及沒極擴散區其中之一的電位與另一個相同而不會流動。而且’閘極絕緣膜很厚，因而可以抑制通過間極絕緣膜㈣漏電流。因此’可以提供降低功率消耗的+導體記憶體裝置。而且，不會產生熱載子，也不合將任何電荷注入閉極絕緣臈’因此可以抑制因電荷注入二極絕緣膜而導致的定限電壓差，導體記憶體裝置。因^从供Η靠性的半 (第十七具體實施例）此具體實施例有關閘電極、記憶體功能單元、及源極區及汲極區之間的距離最佳化。如圖22(a)及圖22(b)所^，二母A代表從通道長度方向的截面中所見之閘電極的長度，字 91971.doc -132- 1248201 距離（通道長度），及字母c

閘電極）的距離。母B代表源極區及汲極區之間的距離丨代表從一記憶體功能單元末端至另一的距離，亦即，從在通道長度方向的

在於閘電極11 7下一符B < C。在通道區中，偏移區171存部分和源極擴散區及汲極擴散區丨12, 113之間。由於B < c的關係，可根據儲存於記憶體功能單元161，162(氮化矽膜142)中的電荷，有效變動整個偏移區 171中的反向便利性。因此，可增加記憶體效應，及尤其可實現讀取操作的較高速度。此外，在源極擴散區及汲極擴散區112, 113相對於閘電極 117為偏移的情況中，亦即，在保持A < B的情況中，可根據儲存於記憶體功能單元中的電荷數量，大幅變更將電壓施加於閘電極Π 7時之偏移區171的反向便利性，因此可以增加記憶體效應，及減少短通道效應。然而，在記憶體效應上升的範圍内，偏移區171不需要一直存在。即使偏移區 171不存在，如果源極擴散區及汲極擴散區112，113的雜質濃度夠低，記憶體功能單元161，162(氮化矽膜142)中的記憶體效應還是會上升。因此，最好能保持A < B < C。 (第十八具體實施例）如圖23(a)及圖23(b)所示，此具體實施例中的半導體記憶 91971.doc -133- 1248201 體裝置具有與第八具體實施例實質上相同的構造，除了半導體基板換成SOI基板之外。此處，SOI基板特有的基板浮動效應很容易出現，因此可以提高熱電子的產生效率，及南寫入速度。半導體記憶體裝置如下：掩藏氧化物膜i88係形成於半導體基板186上’及為SOI層所覆蓋。源極擴散區及汲極擴散區112, 113係形成於SOI層中，及共他區域形成本體區187。還有，在半導體記憶體裝置中，可以達成如第八具體實施例之半導體記憶體裝置的相同操作及好處。再者，可以使源極擴散區及汲極擴散區丨12，113和本體區187之間的接合電容顯著變小，因此可以提高操作速度及降低元件的功率消耗。 (弟十九具體實施例）如圖24(a)及圖24(b)所示，在此具體實施例中的半導體記憶體裝置具有與第十五具體實施例實質上相同的構造，除了增加P-型高濃度區域191與N-型源極擴散區及汲極擴散區112，113的通道側相鄰。更明確地說，在各P-型高濃度區域丨91中提供P-型的雜質 (例如，硼）濃度高於在P-型區域192中提供P-型的雜質濃度。P-型高濃度區域191中的合適P-型雜質濃度應為，例如’約5 X 1017-1 X 1 〇19 cm-3。此外，P-型區域192中的P-型雜質濃度可設定在，例如，5 X 1016 -1 X 1〇18 cm-3。當P -型高濃度區域191依此方式配置時，源極擴散區及没極擴散區112，113和半導體基板111間的接合直接在記憶體 91971.doc -134- 1248201 功能單元161，丨62下變成陡靖。因此，报容易在寫入操作及抹除操作中產生熱載子，因而可以降低寫入操作及抹除操作的電壓或提高其速度。再者，由於P_型區域192的雜質濃度比較低，因此記憶體之抹除狀態的定限電壓會很低，及 =極電流會變大。因此，可以提高讀取速度。因而可以獲得低重寫電壓或高重寫速度及高讀取速度的半導體記情體裝置。〜此外，參考圖24(a)及圖24(b)，P_型高濃度區域ΐ9ι係配置在源極區及汲極區112, 113附近的記憶體功能單元161， 162下（亦即，不是直接在閘電極117下），藉以整個電晶㈣定限電遷可以顯著上升。上升的程度比卜型高濃度區域i9i 直接位在閘電極117下的情況高很多。在寫入電荷（電晶體為N-通道型之情況中的電子）已經儲存於記的情況中，定限電壓差會放大更多。另一方…… 时更夕另方面，在記憶體力此早疋中已經儲存足夠的抹除電荷（電晶體為…通道型匱况中的電洞）的情況中，整個電晶體的定限電壓會降低至以閘電極117下通道區（P-型區域192)的雜質濃度所決定，值亦即，P_型高濃度區域191的雜質濃度不會影響抹除 Μ式的疋限電壓’而寫入模式的定限電壓則會受到雜質濃彷大的衫響。因此，當ρ·型高濃度區域1 9 1配置在記憶體力月b單7G161，162下及源極區及汲極區112, 113附近時，只有寫入拉式的定限電壓變動極大，及可顯著加強記憶體效應（寫入杈式及抹除模式之定限電壓間的差異）。 (第二十具體實施例） 91971.doc -135- 1248201 如圖25(a)及圖25(b)所示，在此具體實施例中的半導體記憶體裝置具有與第十五具體實施例實質上相同的構造，除了可分開電荷保留部分（氮化矽膜142)和通道區或井區之絕緣膜141的厚度（τι)小於閘極絕緣膜114的厚度（TG)。閘極絕緣膜114因為記憶體重寫操作之耐受電壓的要求而有其厚度TG的下限值。然而，可以使絕緣膜114的厚度 τι小於無論耐受電壓要求為何的厚度TG。使厚度丁1變小後，有助於電荷注入記憶體功能單元丨6丨或丨62，因而可以降低寫入操作及抹除操作的電壓或提高其速度。而且，在電荷已儲存於氮化矽膜142時，通道區或井區中所產生的電荷數量會增加，因此可加強記憶體功能。因此，在保持Tl < TG時，可以降低寫入操作及抹除操作的電壓或提高其速度，及還可以加強記憶體效應，而不會退化記憶體的耐受效能。順便一提，絕緣膜141的厚度T1最好至少為〇·8ηηι，此乃可以將同質性及基於製程的膜特性維持在特定標準及不會大幅退化保留特性的限度。 (弟一^十一具體實施例）如圖26(a)及圖26(b)所示，在此具體實施例中的半導體記憶體裝置具有與第十五具體實施例實質上相同的構造，除了可分開電荷保留部分（氮化矽膜142)和通道區或井區之絕緣膜141的厚度（Τ1)大於閘極絕緣膜114的厚度（TG)。閘極絕緣膜114因為元件之防止短通道效應的要求而有其厚度TG的上限值。然而，可以使絕緣膜114的厚度以大 91971.doc -136- 1248201 於無論防止短通道效應的要求為何的厚度TG。在使厚度ΤΙ 變大時，可以防止儲存於電荷儲存區142中的電荷消散，及提高記憶體的保留特性。因此，當保持Tl > TG時，可以提高記憶體的保留特性，而不會惡化其中的短通道效應。順便一提，在降低重寫速度的考量下，絕緣膜141的厚度 Τ1最好最多為20 nm。 (第二十二具體實施例）本發明的第二十二具體實施例將參考圖30(a)及圖30(b) 進行說明。圖30(a)及圖30(b)各為顯示1C卡之構造的圖式。如圖30(a)所示，會在1C卡400A中設置MPU(微處理單元）部分401及連接器部分408。MPU部分401在其中包括：資料記憶體部分404、計算部分402、控制部分403、ROM(唯讀記憶體）405及RAM(隨機存取記憶體）406，全部形成於單一晶片上。本發明的半導體裝置係併入於MPU部分401中。藉由線路407(包括：資料匯流排，電源線等）可以互連各種構成。此外，當1C卡400A黏著在外部讀取器/寫入器409上時，會連接連接器部分408及讀取器/寫入器409，藉以提供電源給 1C卡400A，及交換資料。此具體實施例特色之處如下·· MPU部分401及資料記憶體部分404係形成於單一半導體晶片上，藉此構成具有共存之資料記憶體部分401的MPU部分404。如本發明所述之能夠縮減製造成本的半導體記憶體元件係採用作為資料記憶體部分404。由於半導體記憶體元件容易進行微製造及能夠進行2-位 91971.doc -137- 1248201 元操作’因此也很容易縮減配置此種元件之記憶體單元陣列的面積。因此，可以縮減記憶體單元陣列的成本。在使用記憶體單元陣列作為1C卡400A的資料記憶體部分4〇4 時，可以縮減1C卡400A的成本。此外，由於資料記憶體部分404係包括於Mpu部分4〇1中及形成於單一晶片上，因此可以大幅縮減冗卡4〇〇入的成本。再者，本發明的半導體記憶體元件係採用於資料記憶體部分404,及本發明的半導體元件係採用於邏輯電路部分，亦即，MPU部分401係以本發明的半導體裝置形成。因此，構成MPU部分401之邏輯電路部分（計算部分4〇2及控制部刀403)的元件及因此生成程序與採用如快閃記憶體的情況非常相似，及很容易即可使資料記憶體部分4〇4及邏輯電路部分共存，因而可以顯著簡化共存的黏著程序。因此，根據在單一晶片上形成MPU部分4〇1及資料記憶體部分4〇4而縮減成本的好處會變得很大。順便一提，ROM 405可以半導體記憶體元件構成。依此方式，可以儲存驅動MPU部分401之程式的ROM 405可從外部重寫，因而大輻提高1(：卡4〇〇八的效能。由於記憶體元件很容易進行微製造及能夠進行2_位元操作，即使將遮罩 ROM換成記憶體元件，也很難增加晶片面積。而且，由於形成半導體記憶體元件的程序與平常〇]^〇3生成程序幾乎無異，因此其與邏輯電路部分的共存也很容易。接著，如圖30(b)所示，會在IC+4〇〇B中設置Mpu部分 401、RF介面部分41〇及天線部分411。Mpu部分4〇1在其中 91971.doc -138- 1248201 包括：資料記憶體部分404、計算部分402、控制部分403、 ROM 405及RAM 406，全部形成於單一晶片上。藉由線路 407(包括：資料匯流排，電源線等）可以互連各種構成。圖30(b)的1C卡400B與圖30(a)的1C卡400A不同之處是，前者屬於無接觸類型。因此，控制部分403會連接RF介面部分410，而不連接連接器部分408。RF介面部分410可進一步連接至天線部分411。天線部分411具有和外部設備通訊及

收集電源的功能。RF介面部分41 〇具有整流自天線部分411 發射之無線電頻率信號的功能，以提供電源，及具有調變及解調變信號的功能。順便一提，在單一晶片上，可黏著 RF介面部分41〇及天線部分411並與Mpu部分4〇1共存。由於此具體實施例中的1c卡400Β屬於非接觸類型，因此可以防止可能透過連接器部分發生的靜電崩潰。此外，由 :其不需要一直與外部設備接觸，因此其在使用方面更具夕樣°而’構成資料記憶體部分姻的半導體記憶體元

件可以供應電壓（例如，的Q v u j如約9 v)刼作，這比先前技術快閃記憶體的（約12 V的供雍恭晚、k ’、μ包£ )低’因此可以縮減rf介面部分 410的電路尺寸，以縮減成本。 (弟二十三具體實施例）本發明的第二十三1妒無 ‘ /、體貝知例將參考圖3 1進行說明刖述具體實施例之其中任一车道躺壯個所述的半導體記憶體裝崔+次包池驅動的可攜式電子設備，尤器等可稱為「可攜式電子二:二、可攜式電話、遊于。又備」。圖31顯示可攜式電話 91971.doc -139- 1248201 例。本發明的半導體裝置係併入於Mpu部分5〇丨中。在將本發明的半導體裝置應用於可攜式電子設備時，可以縮減控制電路的製造成本，因此可以縮減可攜式電子設備的成本。或者，控制電路中包括的非依電性記憶體可在容量上放大，因而可以提高可攜式電子設備的效能。如圖31所示，可攜式電話5〇〇在其中包括·· 部分別卜人機介面部分508、RF(無線電頻率）電路部分51〇、及天線部分511。MPU部分501在其中包括··資料記憶體部分5〇4、計算部分502、控制部分503、R〇M 5〇5及RAM 5〇6，全部形成於單一晶片上。藉由線路5〇7(包括··資料匯流排，電源線等）可以互連各種構成。此具體實施例特色之處如下·· Mpu部分5〇1及資料記憶體部分504係形成於單一半導體晶片上，藉此構成具有共存之資料記憶體部分504的MPU部分501。如本發明所述之能夠縮減製造成本的半導體記憶體元件係採用作為資料記憶體部分504。由於半導體記憶體元件容易進行微製造及能夠進行2_位元操作，因此也很容易縮減配置此種元件之記憶體單元陣列的面積。因此，可以縮減記憶體單元陣列的成本。在使用記憶體單元陣列作為可攜式電話5〇〇的資料記憶體部分 504時’可以縮減可攜式電話5〇〇的成本。此外，由於資料記憶體部分504係包括於Mpu部分5〇1中及形成於單一晶片上，因此可以大幅縮減可攜式電話5〇〇的成本。 91971.doc -140- 1248201 再者，本發明的半導體記憶體元件係採用於資料記憶體部分504,及本發明的半導體元件係採用於邏輯電路部分，亦即，MPU部分501係以本發明的半導體裝置形成。因此，構成MPU部分501之邏輯電路部分（計算部分5〇2及控制部分503)的το件及因此生成程序與採用如快閃記憶體的情況非常相似，及很容易即可使資料記憶體部分5〇4及邏輯電路部分共存，因而可以顯著簡化共存的黏著程序。因此，根據在單一晶片上形成MPU部分5〇1及資料記憶體部分Μ*而縮減成本的好處會變得很大。順便-提，ROM 505可以半導體記憶體元件構成。依此方式，可以儲存驅動MPU部分501之程式的R〇M5〇5可從外部重寫’因而大輻提高可攜式電話5〇〇的效能。由於記憶體元件很容易進行微製造及能夠進行2_位元操作，即使將遮罩ROM換成記憶體元件，也很難增加晶片面積。而且，由於形成半導體記憶體元件的程序與平f CM〇s生成程序幾乎無異，因此其與邏輯電路部分的共存也很容易。本發明可以產生許多很多的好處。 <艨本叙明之一項具體實施例的半導體記憶體裝置，記憶體功能單元的電荷保留部分係形成於閘電極的側面而非場效電晶體的閘極絕緣膜部分，因此實質上可以消過度抹除及與其有關之有缺陷的讀取問題。 ,,還有肖b夠抑制記憶體功能單元之電荷保留部分電荷消散的抗消耗絕緣膜，因此可以增加電荷保留的時間可以使閘電極側壁及與此側壁相對之電荷保留部分之; 91971.doc -141 - 1248201 的距離（T2)與位在半導體基板侧面上之電荷保留部分之底部的距離（Τ1)不同。因此，當使距離τ 1小於距離Τ2時，舉例而言’可以阻止從半導體基板注入的電荷穿透記憶體功能單元到達閘電極，相反地，當使距離T1大於距離12時，可以阻止從閘電極注入的電荷穿透記憶體功能單元到達半導體基板。因此可以獲得高電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。此外，根據本發明之一項具體實施例的半導體裝置，源極擴散區及汲極擴散區相對於閘電極的末端部分未偏移的半導體70件，及其已偏移的半導體記憶體元件，會黏著共存在相同的基板上，及具有儲存電荷功能的記憶體功能單疋會配置在各半導體元件及半導體記憶體元件中閘電極的側壁。然而，由於這兩種元件的製程差異不大，因此很容易即可貫現’例如，括半導體記憶體元件之非依電性記憶體及包括半導體元件之邏輯電路的共存。而且，由於並未限制閘極絕緣膜的厚度，因此能夠提供可輕易應用最先進之MOSFET製程的半導體裝置。立^外’根據本發明之—項具體實施例㈣卡，可以包^ 狄1^域體及其週邊電路部分、邏輯電路部分壯#刀寺很谷易黏著共存及其成本能夠降低的半導彳衣置，因此能夠提供縮減成本的ic卡。此’根據本發明的可攜式電子設備，可攜式電話可丨二如，其中非依電性記憶體及其週邊 —分等很容易勘著共存及其成本能夠:: 91971.doc -142- 1248201 的半導體裝置，因此能夠提供縮減成本的可攜式電話。此外，根據本發明之一項具體實施例用於半裝置的製造方法，可以使盥元件閘 —5己憶、體仗-、70件閘電極接觸之半導體, 體元件之絕緣膜部分的厚度和其與元件半導體基板接觸: 部分的厚度不同，藉以能夠抑制抹除模式之有缺陷的抹除或能夠提高寫入/抹除速度。更明確地說，在使絕緣膜財導體基板接觸部分的厚度比絕緣膜與閘電極接觸部分=严度小的情況中，可以抑制抹除模式的有缺陷的抹除，或: 止從半導體基板注入的電荷穿透絕緣膜到達閘電極，因而能夠提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。相反地’在使用第―絕緣膜與半導體基板接觸部分的厚度比第一絕緣膜與閘電極接觸部分的厚度大的情況中’ τ以阻止從閘電極注入的電荷穿透第一絕緣膜到達半導體基板，因而能夠提供良好電荷注入效率及高寫入/ 抹除速度的半導體記憶體裝置。再者，半導體記憶體元件的源極擴散區及汲極擴散區的形成可相對於元件閘電極偏移及可與元件電荷儲存區重疊，因此記憶體效應會很有利，及可比源極擴散區及汲極擴政區不重的情況更為提咼半導體記憶體裝置之讀取操作的電流值。因此，可以提高讀取速度許多，因而可以提供高讀取速度的半導體記憶體裝置。此外，根據本發明之一項具體實施例用於半導體記憶體裝置的另一種製造方法’半導體記憶體元件之半導體基板及閘電極的形成係使用不同成分的材料，因此可以使元件 91971.doc -143 - 1248201 之絕立緣膜與閘電極接觸之部分的厚度和其與半導體基板接觸之部分的厚度不同，藉以能夠抑制抹除模式之有缺陷的抹除或提高寫入/抹除速度。、，再者，可以只藉由形成絕緣膜的平常步驟，來執行形成半導體記憶體元件之第一絕緣臈的步驟以在厚度上與接觸閘電極之部分及與半導體基板接觸之部分不同，而不必採用敍刻步驟或其類似物，因此㈣提供不需要任何複雜步知及其製造成本很低的半導體記憶體裝置。而且+導體S己憶體兀件的源極擴散區及汲極擴散區的，成可相對於元件閘電極偏移及可與元件電荷儲存區重，因此記憶體效應會很有利，及可比源極擴散區及汲極擴散區不重疊的情況更為提高半導體記憶體裝置之讀取操料電流值。因此，可以提高讀取速度許多，因而可以提供南讀取速度的半導體記憶體裝置。此外，還有根據本發明之一項具體實施例用於半導體記憶體裝置的另-種製造方法’半導體記憶體元件之問電極的雜貝浪度至少為5 X 1〇19 cm.3，因此，會顯著出現雜質強化氧化的效應。而且’會在半導體基板中形成各雜質濃度低於閉電極之雜質濃度的雜質區，及會在半導體基板及閘電極上形成根據熱處理的絕緣膜。因此，可以使第一絕緣膜與閘電極接觸之部分的厚度和其與半導體基板接觸之部分的厚度極為不同，因此能夠提供不需要任何複雜步驟 (如蚀刻）及其製造成本4艮低的+導體記憶體裝置。再者，在使第一絕緣膜與半導體記憶體元件之半導體基 91971.doc -144- 1248201 板接觸部分的厚度小於第一絕緣膜與元件之閘電極接觸部分的厚度的情況中，可以阻止從半導體基板注入的電荷穿透第一絕緣膜到達閘電極，因而能夠提供良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。此外，還有根據本發明之一項具體實施例用於半導體記憶體裝置的另一種製造方法，半導體記憶體元件之閘電極的雜質濃度最多為i x 1〇2〇cm·3及低於元件之半導體基板的雜質濃度，因此可以針對閘電極設定不會出現雜質強化氧化之效應的條件，而當其雜質濃度高於閘電極的及至少為5 X 1019 cm-3時，在半導體基板中會開始顯著出現雜質強化氧化的效應。因此，當根據熱處理的絕緣膜係形成於半‘體基板及閘電極上時，必然可以使第一絕緣膜與閘電極接觸部分的厚度和其與半導體基板接觸部分的厚度極為不同，因而能夠提供不需要任何複雜步驟及其製造成本很低的半導體記憶體裝置。另外，第_絕緣膜與閘電極接觸部分的厚度和其與半導體基板接觸部分的厚度極為不同口而此夠提供顯著高寫入/抹除速度的半導體記憶體裝置。而且，半導體記憶體元件的第一絕緣膜與接觸半導體基 $的部分比與閘電極接觸的部分厚，因此，可以阻止從閘包主入的電荷穿彡第一絕緣膜到達半導體;&才反，因而能夠提仏良好電荷注入效率及高寫入/抹除速度的半導體記憶體裝置。再者’在使第一絕緣膜與半導體記憶體元件之半導體基 91971.doc -145 - 1248201 板接觸部分的厚度小於第一絕緣膜與元件之閘電極接觸部 =厚度的情況中，可以阻止從半導體基板注人的電荷穿率第一、、e緣膜到達閘電極，目而能夠提供良好電荷注入效 ^及间寫入/抹除速度的半導體記憶體裝置。【圖式簡單說明】 ^圖為顯示根據本發明第—具體實施例之半導體。己隐體裝置之結構外形的橫截面圖；

圖2(a)-2⑷為顯示根據本發明第二具體實施例之半導體記憶體裝置之製程的橫截面圖；圖3⑷’）為顯示根據本發明第三具體實施例記憶體裝置之結構外形的橫截面圖；一體圖4(a)-4(d)為顯示根據本發明第四具體實施例之半記憶體裝置之結構外形的橫截面圖； =5為顯不根據本發明第五具體實施例之半導體記憶體装置之結構外形的橫截面圖；

® 6⑷6(b)為顯示根據本發明第六具體實施例之記憶體裝置之結構外形的㈣面圖； W 圖7⑷7(d)為顯示根據本發明第七具體實施例之半導體記憶體裝置之結構外形的橫截面圖; ¥體圖8(a) 8(e)為顯示根據本發明第八具體實施例記憶體裝置之製程的橫截面圖；牛*體圖⑷9(e)為顯示根據本發明第八具體實施例之記憶體裝置之後續製程的橫截面圖；圖1〇(a)'1〇(1)為顯示根據本發明第九具體實施例之 91971.doc -146 - 1248201 體"己1:¾體裝置中電荷儲存區之結構外形的橫截面圖；圖1 l(aM 1(d)為顯示根據本發明第十具體實施例之半導體記憶體裝置之結構的橫截面圖；圖12(a)_12(d)為顯示根據本發明第十—具體實施例之半導體記憶體裝置之製程的橫截面圖； =13為顯示根據本發明第十—具體實施例之半導體記憶體裝置之結構的橫截面圖；圖H(a)_14(e)為顯示根據本㈣第十二具體實施例導體記憶體裝置之製程的橫截面圖； :15(a).15⑷為顯示根據本發明第十三具體實施例之導體記憶體裝置之製程的橫截面圖； ^ 16(a)_16(d)為顯示根據本發明第十四具導體記憶體裝置之製程的橫截面圖； ⑷·Π⑻為顯示根據本發明第十五具體實施例之半導體§己憶體裝置之結構外形的橫截面圖；圖18(a)-18(b)為顯千@ .、、…、根據本發明第十五具體實施例導體記憶體裝置之社槿々^ 』貝㈣〈牛 “冓外形的另-種橫截面圖；圖19(a)-19(b)為顯千拍4合i w X據本發明第十五具體實施例之半嶋置之結構外形的另-種橫截面圖；圖20(a)-20(b)為顯示妒始+ 饿囬口 ’ ^ w X本發明第十五具體實施例之半，己憶體裝置之結構外形的另一種橫截面圖；圖21(a)-21(b)為顯示根導體記憶體裝置之結構外形的:::圖十Γ具體實施例之半圖22(a)_22(b)為顯干相 ’、X據本發明第十七具體實施例之半 91971.doc -147- 1248201 導體記憶體裝置之纟士 μ <、、、。構外形的橫截面圖；圖 23(a)_23(b)為一巧^不根據本發明第十八具體實施例之半導體記憶體裝置之处据从〜構外形的橫截面圖；圖 24(a)-24(b)A 海-, 4 .、、、員不根據本發明第十九具體實施例之半導體記憶體裝置之处接〜構外形的橫截面圖；圖 25(a)_25(b) A , 、）馬”、、員不根據本發明第二十具體實施例之半導體記憶體裝置之結構外形的橫截面圖；圖26(a) 26(b)為顯示根據本發明第二十一具體實施例之半導體記憶體襄置之結構外形的橫截面圖；圖27(a)-27(d)為顯示根據本發明第十八具體實施例之半 V體裝置之製程的橫截面圖；圖28(a)-28(b)為顯示根據本發明第二具體實施例之分開之電何健存區的橫截面圖；圖29(a)-29(b)為設置 MPU、快取SRAM、及其圖；本發明記憶體裝置、週邊電路、類似物之半導體記憶體裝置的結構

圖30⑷-30(b)為顯示本發明第二十二具體實施例之财的方塊圖；圖3 1為顯示本發明第二十二且 | 一具體貫施例之可攜式電子設備的方塊圖；圖32為顯示習用之半導體記憶體裝置之結構外形的橫截面圖。【主要元件符號說明】 !，111，186, 901 半導體基板 91971.doc 148- 1248201 la， 3a 平坦部分 lb? 3b 傾斜部分 1 c 底面部分 2, 114 閘極絕緣膜 3, 117, 117a 閘電極 4 週邊電路區域 5 記憶體區域 6 LDD區域 7 光阻劑 8 閘極堆疊 9 第一介電膜 10 矽點 11， 30, 161， 162, 162a 記憶體功能單元 13, 18, 112, 113 源極擴散區及汲極擴散區 15 介電膜 17 氮化矽 18 鳥喙形介電膜 19 通道區 20, 171 偏移區 21 移除區 22 相反區域 31 電荷保留部分 32 抗消耗絕緣體 91971.doc -149- 1248201 32a 第一絕緣體 32b 第二絕緣體 33 電荷儲存區 34 初始絕緣膜 40 凹凸不平 41 沉積絕緣體 42 第三絕緣體 43 熱絕緣體 50 凹處 141， 143 氧化$夕膜 142, 142a 氮化矽膜 187 本體區 188 掩藏氧化物膜 191 P-型高濃度區域 192 P-型區域 200 記憶體單元 201 記憶體單元陣列 202 週邊電路 203, 207 解碼器 204 I/O電路 205 控制電路 206 類比電路 208 讀取電路 91971.doc -150- 1248201 209 寫入/抹除電路 300 記憶體裝置 301 MPU(微處理單元） 302 快取SRAM(靜態RAM) 303 邏輯電路 400A，400B 1C卡 401， 501 MPU(微處理單元）部分 402, 502 計算部分 403, 503 控制部分 404, 504 資料記憶體部分 405, 505 ROM(唯讀記憶體）· 406, 506 RAM(隨機存取記憶體） 407, 507 線路 408 連接器部分 409 外部讀取器/寫入器 410 RF介面部分 411， 511 天線部分 500 可攜式電話 508 人機介面部分 510 RF(無線電頻率）電路部分 902 源極擴散區 903 >及極擴散區 904 第一氧化物膜 91971.doc -151 - 1248201 905 第二氧化物 906 浮動閘極 907 控制閘極 91971.doc -152-

Claims

1248201 十、申請專利範園： 1 · 一種包括記憶體單元的半導體記憶體裝置，各記憶體單元包含：一閘極絕緣膜，其形成於一半導體基板上；一閘電極，其形成於該閘極絕緣膜上；一通道區，其位在該閘電極下；一對源極區及汲極區，其配置在該通道區對側上，該源極區及汲極區的導電型與該通道區的相反；及記憶體功能單元，其分別位在間電極對側上，各記憶體功，單元包括：-電荷保留部分及—抗消耗絕緣體f 该電何保留部分係以用於儲存電荷之材料製成，該抗消耗絕緣體用於藉由分開該電荷保留部分和該間電極及該基板防止該儲存電荷被消耗；其中該閘電極側壁及該電荷保留部分彼此相對之一側間的距離（T2)係調適與該電荷保留部分底部及該基板表面間的距離（T1)不同。 2. 3. 4. 5. 6. 如讀來項1之半基板的測量距離越遠而增加如請求項1之半導體記憶體裝置’其中該距離Τ2大於T 如請求W之半導體記憶體裝置，其中一層氮化氧膜係成於該電荷保留部分及該閘電極之間。如請求们之半導體記憶體裝置，其中可以在該電荷保部分及該閘電極之間形成一沉積絕緣膜。如請求項5之半導體記憶體裝置，其中厚度介於lnm至 91971.doc 1248201 nm之間（包含1與1〇)的一熱絕緣體係配置於該沉積絕緣體及該半導體基板之間。 7. 8· 9. 10. 11. 12. 如請求項1之半導體記憶體裝置，其中該閘電極係以與該基板不同的材料成分形成，及該距離^與丁丨不同。如請求項1之半導體記憶體裝置，其中該記憶體功能單元中的該電荷保留部分藉由該抗消耗絕緣體而與該閘電極及該基板分開，该基板及該閘電極係以石夕製成，及其中該基板朝向該記憶體功能單元之區域的雜質濃度與該閘電極朝向該記憶體功能單元之區域的不同，及距離Τ2與Τ1不同。如請求項8之+導體記憶體裝置，#中該閉電極的雜質濃度為1 X 1G2。或更多’及該基板的雜質濃度低於該閘電極的雜質濃度。如請求項1之半導體記憶體裝置，其中該閘極絕緣膜的至少一部分及該記憶體功能單元的至少一部分各以一層氧化物膜製成，及該閘極絕緣膜的氧化物膜等值厚度小於從該閘電極與該記憶體功能單元相對哕記憶趙功能單元到達位在該記憶趙功能單元下之該；；表面之一路徑的氧化物膜等值厚度。如請求们之半導體記憶體震置，其中分別位在該閘電極對側上之該電荷保留部分可調適以獨立儲存電荷。如請求们之半導體記憶體裝置’其中該閘極絕緣膜的至少一部分及該記憶體功能單元的至少一部分各以一層氧 91971.doc 1248201 化物膜製成，及該閘極絕緣膜的氧化物膜等值厚度大於 k «亥閘包極與该圮憶體功能單元相對之側壁延伸通過該記憶體功能單元到達位在該記憶體功能單元下之該基板表面之一路徑的氧化物膜等值厚度。 13 14 15. 16. 17. 18. 19. ，如睛求項12之半導體記憶體裝置，其中至少該源極區的一部分及該汲極區的一部分係配置在該閘電極下。女明求項1之半導體記憶體裝置，其中該記憶體功能單元中的違抗消耗絕緣體係以一層氧化矽膜或一層氮化氧矽膜製成’及該記憶體功能單元中的該電荷保留部分係以一氮化矽膜製成。如請求項1之半導體記憶體裝置，其中該記憶體功能單元中該電荷保留部分的至少—部分係配置於該源極區或沒極區之上。如請求項15之半導體記憶體裝置，其中該記憶體功能單元中的該電荷保留部分具有f質上與該閘極、絕緣膜之一表面平行的一表面。如請求項16之半導體記憶體裝置，其中該記憶體功能單元中的該電荷保留部分包括延伸實質上與該閘電極之一側面平行的一部分。 :請求項16之半導體記憶體裝置，其中該半導體記憶體 1置包含分開該記憶體功能單^中該電荷保留部分和該基板之一絕緣膜，及該絕緣膜比該閘極絕緣膜薄及厚度為〇·8 nm或更多。如請求項16之半導體記憶體裝置，其中該半導體記憶體 91971.doc 1248201 裝置包含分開該記憶體功能單元中該電荷保留部分和該基板之一絕緣膜，該絕緣比該閘極絕緣膜厚及厚度為 nm或更少。 2〇_ —種包括一半導體記憶體單元及半導體元件的半導體裝置’各該半導體記憶體單元及該半導體元件包含：一閘極絕緣膜，其形成於一半導體基板上；一閘電極，其形成於該閘極絕緣膜上；一通道區，其位在該閘電極下；一對源極區及汲極區，其配置在該通道區對側上，該源極區及汲極區的導電型與該通道區的相反；及記憶體功能單元，其分別位在閘電極對側上，各記憶體功能單元包括：一電荷保留部分及一抗消耗絕緣體，該電荷保留部分係以用於儲存電荷之材料製成，該抗消耗絕緣體用於防止該儲存電荷被消耗；其中該閘電極側壁及該電荷保留部分彼此相對之一側間的距離係調適與該第—電荷保留部分底部及該基板表面間的距離不同，其中該記憶體單元中的該源極區及汲極區係配置於該吞己憶體單元之該閘電極下的一區域之外，及該半導體元件中之該源極區及汲極區的一部分係配置在该半導體元件的該閘電極下。 21. —種包含如請求項}之半導體記憶體裝置的冗卡。 22. —種包含如請求項丨之半導體記憶體裝置的可攜式電子設備。 1248201 23· —種製造在一半造一半導體記憶體裝置的方法，包含下列步驟：半^體基板上形成一閘極絕緣膜及一閘電極在該閘極絕緣膜上具有側壁，· 在該閘電極及該半導體基板上形成-第-絕緣膜；部分移除該第-絕緣膜致使該第一絕緣膜至少留在該閘電極之側壁上； “藉由氧化作用程序或氮化氧作用程序在該基板及該閘電極側壁上形成一第二絕緣膜，致使覆蓋該閘電極侧壁之該第二絕緣膜的部分比覆蓋該基板之該第二絕緣膜的部分厚；、、厂由X»亥第一、、、巴緣膜在该閘電極側壁上形成電荷儲存區藉由使用該閘電極、存在於該閘電極側壁上之該第一

雜質植入基板以形成源極區及汲極區。 24. —種製造一半導體記憶體裝置的方法，包含下列步驟：在一半導體基板上形成一閘極絕緣膜及在該閘極絕緣

为與该基板不同；使用熱處理在該基板及該閘電極側壁上形成一絕緣膜，致使该絕緣膜覆蓋該基板的部分在厚度上與該絕緣膜覆蓋該閘電極側壁的部分不同；經'由該絕緣膜在該闡雪搞如丨辟F说A t__

91971.doc 1248201 膜、及該電荷儲存區作為植入遮罩將雜質植入該基板以形成源極區及沒極區。 25 —種製造一半導體記憶體裝置的方法，包含下列步驟·· 在以矽製成的一半導體基板上形成一閘極絕緣膜；形成以矽製成及具有側壁的一閘電極，該閘電極的雜質濃度大於位置接近該閘電極表面之該基板之一區域的及具有雜質濃度為5 X 1019 cm·3或更多；使用熱處理在該基板及該閘電極側壁上形成一絕緣膜，致使該絕緣膜覆蓋該基板的部分具有的厚度與該絕緣膜覆蓋該閘電極側壁的部分不同；經由该絕緣膜在該閘電極側壁上形成電荷健存區；及藉由使用該閘電極、存在於該閘電極側壁上的該絕緣膜、及該電荷儲存區作為植入遮罩將雜質植入該基板以形成源極區及沒極區。 26· —種製造一半導體記憶體裝置的方法，包含下列步驟：在以石夕製成的一半導體基板上形成一閘極絕緣膜，該基板具有一雜質區在接近該基板表面含有雜質濃度為5 X 1019 cm—3 或更多；形成以石夕製成及具有側壁的一閘電極，該閘電極的雜質濃度小於接近該基板表面之雜質區的雜質濃度及雜質濃度為1 X 102(} cnT3或更少；使用熱處理在該基板及該閘電極側壁上形成_、絕緣^膜，致使該絕緣膜覆蓋該基板的部分具有的厚度與該絕緣膜覆蓋該閘電極側壁的部分不同； 91971.doc 1248201 :由该絕緣膜在該閘電極側壁上形成電荷健存區；及 -藉由使用該閘電極、存在於該閘電極側壁上的該絕緣膜、及该電荷儲存區作為植入遮罩將雜質植入該基板以形成源極區及汲極區。 27· —種包含如請求項2〇之半導體裝置的卡。 28· —種包含如請求項2〇之半導體裝置的可攜式電子設備。 29· —種包括記憶體單元的半導體記憶體裝置，各記憶體單元包含：一半導體基板；一對源極區及汲極區，其形成於該基板上及以一通道區分開；閘極纟巴緣膜’其形成於該通道區上之；一閘電極，其形成於該閘極絕緣膜上之；及記憶體功能單元，其位在該閘電極對側上之，各記憶體功能單元包括一電荷保留部分及一抗消耗絕緣體，其中該電荷保留區以一第一距離（T1)與該基板分開及以不等於該第一距離（Τ1)之一第二距離（Τ2)與該閘電極分開。 30.如睛求項29之半導體記憶體裝置，其中該第二距離（Τ2) 隨著與該物質的測量距離越遠而增加。 31·如請求項29之半導體記憶體裝置，其中該第二距離（Τ2) 大於該第一距離（Τ1)。 32.如請求項29之半導體記憶體裝置，其中該閘電極係以與該基板不同的材料成分形成。 91971.doc 1248201 33·如請求項29之半導體記憶體裝置，其中該閘電極的雜質濃度大於等於1 x 1〇2〇em-3，及該基板的雜質濃度低於該閘極雜質濃度。 34.如清求項29之半導體記憶體裝置，其中該抗消耗絕緣體包含氧化石夕膜或氮化氧矽膜，及該電荷保留部分包含氮化矽膜。 35· —種半導體記憶體裝置，包含： %效電晶體’其經由一閘極絕緣膜形成於一半導體基板上之一閘電極及形成於一半導體基板表面上對應於该閘電極兩側範圍中之一對源極擴散區及汲極擴散區，其中. 凹處，其會在該閘電極兩側部分及該半導體基板表面之間形成以在橫截面中從旁邊分別逐漸加寬；及㊁己憶體功能單元，各記憶體功能單元係由具有儲存電荷功能之材料之一電荷保留部分及一具有防止已儲存電荷消耗功能之抗消耗絕緣體製成係依照藉掩藏凹處的方式形成於該閘電極兩側上。 36·如請求項35之半導體記憶體裝置，其中該半導體基板表面具有：經由該閘極絕緣膜與該閘電極底面相對的一平坦部分、靠近相對於一閘極長度方向之該平坦部分兩側以形成部分凹處的傾斜部分、及各靠近該傾斜部分外側的底面部分。 37·如請求項35之半導體記憶體裝置，其中間隔係設在該閘電極底面和相對於該閘極長度方向之 91971.doc 1248201 該源極擴散區及汲極擴散區之間。 3 8·如請求項36之半導體記憶體裝置，其中閘電極之一側面具有：通常與該問極絕緣膜之一表面垂直的-平坦部分，及靠近此平坦部分底側以形成部分凹處的一傾斜部分；及該抗消耗絕緣體包括實質上均勻之膜厚度的一第一介宅貝，其依照該電荷保留部分及該閘電極和該電荷保留部分及該半導體基板分別藉此彼此隔離的方式，覆蓋該閘電極側面之平坦部分及傾斜部分以及該半導體基板表面之傾斜部分及底面部分。 3 9·如請求項35之半導體記憶體裝置，其中至少部分該電荷保留部分與部分該源極擴散區及汲極擴散區重疊。 40.如請求項35之半導體記憶體裝置，其中該電荷保留部分具有通常與該閘極絕緣膜表面平行的一部分。 41·如請求項35之半導體記憶體裝置，其中閘電極之一側面具有：通常與該閘極絕緣膜之一表面垂直的一平坦部分，及靠近此平坦部分底側以形成部分凹處的一傾斜部分；及該電荷保留部分包括延伸通常與該閘電極側面之平坦部分平行之一部分。 42·如請求項35之半導體記憶體裝置，其中該抗消耗絕緣體的厚度將該電荷保留部分與該半導體基 91971.doc 1248201 板彼此隔離，比該閘極絕緣膜的膜厚度薄及大於〇.8 nm。 43·如請求項35之半導體記憶體裝置，其中该抗消耗絕緣體的厚度使該電荷保留部分與該半導體基板彼此隔離，比該閘極絕緣膜的膜厚度厚及小於2〇11111。 4(如請求項37之半導體記憶體裝置，其中至少部分该源極擴散區及汲極擴散區係配置在該半導體基板表面的傾斜部分申。 45·如請求項37之半導體記憶體裝置，其中在該對源極擴散區及汲極擴散區内，摻雜濃度高於位在該閘電極底面正下方之一通道區的相反區域可形成具有與该源極擴散區及没極擴散區之導電型相反的導電型。 46. 如請求項37之半導體記憶體裝置，其中該源極擴散區及汲極擴散區各在其一側（其上存在通道區）上具有一延伸部分，及該延伸部分的接合深度比該延伸部分以外之部分的接合深度淺。 47. 如請求項46之半導體記憶體裝置，其中。4延伸部分的雜質濃度低於該源極擴散區及汲極擴散區在延伸部分以外之部分的雜質濃度。 48·如請求項37之半導體記憶體裝置，其中該記憶體功能單元的該電荷保留部分係安裝在該凹處。 49· 一種半導體裝置，其包含：一記憶體區域，其具有一半導體記憶體元件及一邏輯私路區域，其具有一半導體父換元件，該記憶體區域及該邏輯電路區域均設置在一半導體基板上，其中 91971.doc -10- Ϊ248201 該半導體記憶體元件及該半導體交換元件係分別實施 ’會藉由各具有一閘電極及形成於一半導體基板表面對應於該閘電極兩側之部分上之一對源極擴散區及汲極擴散區的場效電晶體，在該半導體記憶體元件及半導體交換元件其中之一，會形成凹處以在橫截面中從旁邊分別逐漸加寬，及記憶體功能單元各含有：依照藉此掩藏凹處的方式形成於該閘電極兩側上之一電荷保留部分（以具有儲存電荷功能之材料製成）及一抗消耗絕緣體（具有防止已儲存電荷消耗功能），該半導體記憶體元件的構成是為了能夠··在將電壓施加於該閘電極時，根據該電荷保留部分中保留的電荷位準，變更從該源極擴散區及汲極擴散區的其中之一流動到該源極擴散區及汲極擴散區之另一個的電流量，及該半導體交換元件的構成是4 了執行交換操作，無論該電荷保留部分中保留的電荷位準為何。 50 51. 52. 53. 54. 一種配備如請求項35之半導體記憶體裝置的ic卡。一種配備如請求項47之半導體裝置的冗卡。一種配備如請求項35之帛導體記憶體裝置的可攜式電子設備。 -種配備如請求項47之半導體裝置的可攜式電子設備。一種用於製造-半導體記憶體裳置的方法，該方法在形成以一％效電晶體構成的一半導體記憶體元件中包含列步驟： 91971.doc 1248201 閘極絕緣膜形成一閘電在一半導體基板表面上經由一極；力別在該閘電極兩側部分及半 J仙·迅攸衣甶之間，形成在橫截面中從旁邊逐漸加寬的鳥喙形介電膜； “移除該鳥缘形介電膜以藉此在已經移除該鳥嗓形介電膜之處形成在橫截面中從旁邊逐漸加寬的凹處；依照藉此掩藏凹處的方式在該閘電極兩側上形成記憶體功能單元，各該記憶體功能單元包含：以具有儲存；荷=能之材料製成之—電龍留部分及具有防止已儲存電荷消耗功能之一抗消耗絕緣體；及以該閘電極及該記憶體功能單元作為遮罩，將雜質植入該半導體基板表面對應於該料兩側的部分以藉^形成一對源極擴散區及汲極擴散區。 3 ^ 55. 56. 如請求項54之半導體記憶體裝置製造方法，其中形成該記憶體功能單元之步驟包括下列步驟：沿著其間形成凹處之該閘電極及該半導體基板之暴露表面’以實質上均句的膜厚度形成可形成至少部分二抗消耗絕緣體之一第一介電膜；依照藉此掩藏凹處的方式形成氮化石夕作為該第一介電膜之暴露表面上該電荷保留部分的材料；及在該閘電極兩側上蝕刻該氮化矽及該第一介電膜，致使該記憶體功能單元分別留在該閘電極兩側上^ 、，如請求項55之半導體記憶體裝置製造方法，其中在蝕刻該氮化矽及該第一介電膜的步驟中移除凹處 91971.doc -12 - 1248201 以外之氮化矽的部分以留下存在凹處之氮化矽的部分。 57·種半導體裝置製造方法’其中在設在一半導體基板上的一記憶體區域中形成各以一場效電晶體構成的半導體記憶體元件，同時在設在該半導體基板上的一邏輯電路區域中形成各以一場效電晶體構成的半導體交換元件，該方法包含下列步驟：在一半導體基板表面對應於各經由一閘極絕緣膜之該記憶體區域及該邏輯電路區域的部分上形成一閘電極；在該記憶體區域及該邏輯電路區域中，分別在該閘電極兩側部分及該半導體基板表面之間形成在橫截面中從旁邊逐漸加寬的鳥喙形介電膜，及移除該鳥喙形介電膜以藉此在已經移除該鳥喙形介電膜之處形成在橫截面中從旁邊逐漸加寬的凹處； s以垓閘電極作為遮罩將雜質植入該邏輯電路區域，而提供遮罩是為了不讓雜質植入該記憶體區域，藉此在該 α輯電路中形成可形成部分源極擴散區及汲極擴散區之一第一摻雜區；在該記憶體區域及該邏輯電路區域中，依照藉此掩藏地的方式在3閘電極兩側上形成記憶體功能單元，各 β 口己It體功&單疋包含··以具有儲存電荷功能之材料製成％荷保遠部分及具有防止已健存電荷消耗功能之一抗消耗絕緣體；及亥閘電極及該記憶體功能單元作為遮罩，將導電型 ”先引步私相同的雜質植入各該記憶體區域及該邏輯電 91971.doc 1248201 路區域以藉此形成至少部分該源極擴散區及汲極擴散區之一第二摻雜區。 91971.doc 14-