JP2007288060A - 半導体記憶装置及びその製造方法、並びに携帯電子機器 - Google Patents

Abstract

【課題】書き込み動作の高速化、低電圧化を実現した半導体記憶装置を提供する。
【解決手段】第１導電型の半導体層１０１内に設けられた第２導電型の２つの拡散層１４１，１４２と、該２つの拡散層間に設けられたチャネル領域と、該チャネル領域上にゲート絶縁膜１１１を介して設けられたゲート電極１１２と、該ゲート電極１１２の側壁に設けられたゲート側壁絶縁膜１１，１２と、該ゲート側壁絶縁膜内に配置された電荷を蓄積する機能を有する材料からなる電荷保持部を備え、前記２つの拡散層１４１，１４２は前記ゲート電極にオーバーラップするように設けられ、前記ゲート電極の端部近傍における一方の拡散層の第２導電型を与える不純物濃度は、前記ゲート電極の端部近傍における他方の拡散層の第２導電型を与える不純物濃度より薄いことを特徴とする。
【選択図】図１

Description

本発明は、半導体記憶装置及びその製造方法、並びに携帯電子機器に関する。更に詳しくは、本発明は、電荷を蓄積する機能を有する材料からなる電荷保持部に電荷を蓄積することで情報を記憶する半導体記憶装置及びその製造方法、並びに携帯電子機器に関する。

従来、電荷を蓄積する機能を有する絶縁膜としてシリコン窒化膜を用いた半導体記憶装置（不揮発性メモリ）が考案されている。このような不揮発性メモリの例として、図１７に示すような特開昭６３−２０４７７０号公報（特許文献１）に記載された装置が挙げられる。図１７中、９１１はアクティブ領域、９１２はポリシリコンゲート層、９１３、９１４は高濃度層、９１５、９１６は低濃度層、９１７はゲート酸化膜、９１８、９１９は窒化膜からなるサイドウォールスペーサを示している。

図１７で示した装置では、サイドウォールスペーサ９１８又は９１９に蓄積された電荷の多寡により、装置の閾値が変化する。この変化を利用すれば、メモリ動作が可能となる。例えば、右側のサイドウォールスペーサ９１９への書込み（電子の蓄積）は、次のように行われる。すなわち、左側の高濃度層９１３をソース、右側の高濃度層９１４をドレイン、ポリシリコンゲート層９１２をゲート電極とするトランジスタを動作させることで、サイドウォールスペーサ９１９の直下でチャネルホットエレクトロンが発生する。このエレクトロンがサイドウォールスペーサ９１９に注入されることにより、上記書き込みが行われる。
特開昭６３−２０４７７０号公報

しかしながら、前記従来技術によれば、書込み動作時に、左側（ソース側）の低濃度層９１５で電圧降下が発生する。そのため、ドレイン電界が弱まり、チャネルホットエレクトロンのエネルギーが低下することが避けられなかった。この低下は、サイドウォール９１９への電子注入効率を低下させるため、書込み動作速度の低下の原因となっていた。また、この動作速度は、ドレインへの印加電圧を上げることで、上げることが可能である。しかし、印加電圧を上げることは、低駆動電圧化の妨げになる。

本発明は、前記課題に鑑みなされたものであり、高速書込み動作又は低電圧書込み動作が可能な半導体記憶装置を提供することを目的とする。更には、そのような半導体記憶装置の製造方法や、そのような半導体記憶装置を備えた携帯電子機器を提供することも目的とする。

かくして本発明によれば、第１導電型の半導体層内に設けられた第２導電型の２つの拡散層と、該２つの拡散層間に設けられたチャネル領域と、該チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の側壁に設けられたゲート側壁絶縁膜と、該ゲート側壁絶縁膜内に配置された電荷を蓄積する機能を有する材料からなる電荷保持部を備え、前記２つの拡散層は前記ゲート電極にオーバーラップするように設けられ、前記ゲート電極の端部近傍における一方の拡散層の第２導電型を与える不純物濃度は、前記ゲート電極の端部近傍における他方の拡散層の第２導電型を与える不純物濃度より薄いことを特徴とする半導体記憶装置（第１の発明）が提供される。

また、本発明によれば、第１導電型の半導体層内に設けられた第２導電型の２つの拡散層と、該２つの拡散層間に設けられたチャネル領域と、該チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の側壁に設けられたゲート側壁絶縁膜と、該ゲート側壁絶縁膜内に配置された電荷トラップ準位を有する電荷保持部としての絶縁体を備え、前記２つの拡散層の一方は第１の高濃度拡散層と第１の低濃度拡散層とからなり、前記２つの拡散層の他方は第２の高濃度拡散層と第２の低濃度拡散層とからなり、前記第１及び第２の高濃度拡散層はそれぞれ前記ゲート電極とオフセットして配置され、前記第１及び第２の低濃度拡散層はそれぞれ前記第１及び第２の高濃度拡散層端から前記ゲート電極の方向に延在するように前記ゲート電極とオーバーラップして配置され、前記第１の低濃度拡散層の第２導電型を与える不純物濃度は、前記第２の低濃度拡散層の第２導電型を与える不純物濃度より薄いことを特徴とする半導体記憶装置（第２の発明）が提供される。

更に、本発明によれば、上記第１の発明に係る半導体記憶装置を製造する方法であって、前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、前記ゲート電極のゲート長方向の一方の端部及び該一方の端部に隣接する前記半導体層上の一部が覆われるようにパターニングされた注入マスクを形成する工程と、該注入マスク及び前記ゲート電極をマスクとしてゲート電極の他方の側の端部に隣接する前記半導体層のみに第１の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極をマスクとして前記ゲート電極の一方の側の端部に隣接する前記半導体層に第２の不純物を注入して前記２つの拡散層を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法（第３の発明）が提供される。

また更に、本発明によれば、上記第２の発明に係る半導体記憶装置を製造する方法であって、前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、前記ゲート電極のゲート長方向の一方の端部及び該一方の端部に隣接する前記半導体層上の一部が覆われるようにパターニングされた注入マスクを形成する工程と、該注入マスク及び前記ゲート電極をマスクとして前記ゲート電極の他方の側の端部に隣接する前記半導体層のみに前記第２の低濃度拡散層を形成するための第１の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極をマスクとして前記ゲート電極の一方の側の前記半導体層に前記第１の低濃度拡散層を形成するための第２の不純物を注入する工程とを含むことを特徴とする半導体記憶装置の製造方法（第４の発明）が提供される。

更にまた、本発明によれば、上記半導体記憶装置を備えていることを特徴とする携帯電子機器（第５の発明）が提供される。

第１の発明である半導体記憶装置によれば、ゲート電極の端部近傍における一方の拡散層の第２導電型を与える不純物濃度が薄く、ゲート電極の端部近傍における他方の拡散層の第２導電型を与える不純物濃度が濃くなっている。すなわち、ゲート電極端部近傍における第２導電型を与える不純物濃度が、２つの拡散層で非対称となっている。
そのため、書込み動作時においては、他方の拡散層の側での電圧降下が小さくなる。この結果、書込み速度を向上できるか、又は書込み動作電圧を小さくできる。
更に、読出し動作時においては、一方の拡散層を流れる電流が記憶状態によって大きく変化するため、大きなメモリウィンドウを得ることができる。従って、十分なメモリウィンドウを確保しつつ高速読出し動作又は低電圧読出し動作が可能となる。

また、第２の発明である半導体記憶装置によれば、以下の（１）及び（２）の構成を有している。
（１）第１及び第２の低濃度拡散層は、それぞれ第１及び第２の高濃度拡散層端からゲート電極の方向に延在し、かつゲート電極とオーバーラップして配置されている。
（２）第１の低濃度拡散層の第２導電型を与える不純物濃度は、第２の低濃度拡散層の第２導電型を与える不純物濃度より薄くなっている。すなわち、第２導電型を与える不純物濃度が、２つの低濃度拡散層で非対称となっている。

そのため、書込み動作時においては、第２の低濃度拡散層の側での電圧降下が小さくなる。この結果、書込み速度を向上できるか、又は書込み動作電圧を小さくできる。
更に、読出し動作時においては、第１の低濃度拡散層を流れる電流が記憶状態によって大きく変化するため、大きなメモリウィンドウを得ることができる。従って、十分なメモリウィンドウを確保しつつ高速読出し動作又は低電圧読出し動作が可能となる。

第２の発明において、第１の低濃度拡散層の厚さが第２の低濃度拡散層の厚さよりも小である場合、以下の効果を有する。
すなわち、第１の低濃度拡散層の厚さが小であることで、メモリウィンドウを大きくできる。一方、第２の低濃度拡散層の厚さが大であることで、書込み動作速度を高速化でき、かつメモリウィンドウも増加できる。従って、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが可能となる。

第２の発明において、第１の低濃度拡散層の第２導電型を与える不純物濃度が、第２の低濃度拡散層の第２導電型を与える不純物濃度の１／３以下である場合、以下の効果を有する。
すなわち、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが可能となる。

第２の発明において、
（１）第１の低濃度拡散層の第２導電型を与える不純物濃度が、
（ａ）第１の低濃度拡散層の基板表面と垂直方向の厚さが５ｎｍ以上１０ｎｍ以下のときは１×１０¹⁶ｃｍ^-3以上であって３×１０¹⁸ｃｍ^-3以下、
（ｂ）第１の低濃度拡散層の基板表面と垂直方向の厚さが１０ｎｍ以上２００ｎｍ以下のときは１×１０¹⁶ｃｍ^-3以上であって１×１０¹⁸ｃｍ^-3以下
であり、
（２）第２の低濃度拡散層の第２導電型を与える不純物濃度が、
（ａ）第２の低濃度拡散層の基板表面と垂直方向の厚さが５ｎｍ以上３０ｎｍ未満のときは１×１０¹⁹ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下
（ｂ）第２の低濃度拡散層の基板表面と垂直方向の厚さが３０ｎｍ以上１００ｎｍ以下のときは３×１０¹⁸ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下
である場合、以下の効果を有する。
すなわち、大きなメモリウィンドウと書込み動作の高速化を更に良好に両立することが可能となる。

第２の発明において、第１の低濃度拡散層の下に接して第１導電型を与える不純物濃度が半導体層より濃い領域を配置した場合、以下の効果を有する。
すなわち、書込み動作時のドレイン電界が強まるため、書込み速度を更に高速化できる。また、書込み状態での読出し動作時においては、第１の低濃度拡散層を流れる電子を効率よく遮断することが可能となる。それゆえ、書込み状態での読出し電流をより小さくできる。従って、更に書込み動作を高速化できると共に、メモリウィンドウを大きくできる。

第２の発明において、第１の低濃度拡散層中の第２導電型を与える不純物全体の５０重量％以上を占める不純物の熱拡散係数が、第２の低濃度拡散層中の第２導電型を与える不純物全体の５０重量％以上を占める不純物の熱拡散係数より小さい場合、以下の効果を有する。
すなわち、第１の低濃度拡散層の厚さを第２の低濃度拡散層の厚さより薄くすることが容易となる。そのため、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが容易となる。

更に、第２の発明において、
（１）第１の低濃度拡散層の厚さが、第２の低濃度拡散層の厚さの１／２〜／２０倍である、
（２）第１及び第２の高濃度拡散層とゲート電極とのオフセット量が、５〜３０ｎｍの範囲である、
（３）第１及び第２の低濃度拡散層とゲート電極とのオーバーラップ量が、１〜３０ｎｍの範囲である、
（４）第１及び第２の高濃度拡散層が、それぞれゲート側壁絶縁膜とオーバーラップしている、又は
（５）第１及び第２の高濃度拡散層とゲート側壁絶縁膜とのオーバーラップ量が、１０〜１００ｎｍの範囲である
場合、以下の効果を有する。
すなわち、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが可能となる。

また、第３の発明である半導体記憶装置の製造方法によれば、ロジックトランジスタのような標準トランジスタの形成プロセスと非常に親和性の高いプロセスによって、一方の拡散層の不純物濃度と、他方の拡散層の不純物濃度とを変えることができる。

同様に、第４の発明である半導体記憶装置の製造方法によれば、ロジックトランジスタのような標準トランジスタの形成プロセスと非常に親和性の高いプロセスによって、第１の低濃度拡散層の不純物濃度と、第２の低濃度拡散層の不純物濃度とを変えることができる。
従って、簡易な方法で第１及び第２の発明である半導体記憶装置を製造できるとともに、ロジックトランジスタとの混載が容易となる。

第４の発明において、第１の不純物を注入する工程の後に電荷トラップ準位を有する絶縁体を堆積する工程を行い、電荷トラップ準位を有する絶縁体を堆積する工程の後に第２の不純物注入工程を行う場合、以下の効果を有する。
すなわち、第１の低濃度拡散層の厚さを第２の低濃度拡散層の厚さより小さくするのが容易となる。その結果、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが容易となる。更には、注入によるシリコン窒化膜のような絶縁体へのダメージを抑制してメモリ保持特性を良好に保つことができる。

また、第５の発明である携帯電子機器によれば、論理回路部との混載プロセスが容易であり、高速動作が可能である半導体記憶装置を用いている。そのため、動作速度が向上し、かつ製造コストが削減された携帯電子機器を得ることができる。

以下、第１から第５の発明をこの順で説明する。
（第１の発明）
まず、半導体層としては、半導体層としての役割を果たす半導体基板、基板上に形成された半導体層等が挙げられる。

半導体基板としては、半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有する基板としては、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するもの等が挙げられる。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。

この半導体層上には、素子分離領域が形成されていてもよい。素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成できる。更にロジックトランジスタ、キャパシタ、抵抗等の素子が形成されていてもよい。また、これら素子間を接続する回路及び層間絶縁膜を組み合わせたマルチレイヤー構造が半導体層上に形成されていてもよい。

半導体層は、第１導電型を有する。ここで、第１導電型とは、Ｐ型又はＮ型の導電型を意味する。半導体層の不純物濃度は、当該分野で公知の範囲に設定できる。例えば、１×１０¹⁵〜１×１０¹⁹ｃｍ^-3の範囲である。なお、明細書中、第２導電型とは、第１導電型がＰ型の場合Ｎ型を、Ｎ型の場合Ｐ型を意味する。
半導体層には、第１導電型のウェル領域が形成されていてもよい。

半導体層内には、第２導電型の２つの拡散層と、２つの拡散層間のチャネル領域とを備えている。チャネル領域は、デザインルールによって異なるが、２０〜２０００ｎｍのチャネル長、チャネル長の１〜１０倍のチャネル幅を有していることが好ましい。

チャネル領域上のゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜、酸化アルミニウムハフニウム等の高誘電体膜の単層膜又は積層膜を使用できる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜（シリコン酸化膜換算）は、例えば、１〜２０ｎｍ程度、好ましくは１〜６ｎｍ程度の膜厚とすることが適当である。

ゲート電極は、ゲート絶縁膜上に、通常半導体記憶装置に使用されるような形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状を有していても、多層の導電膜が分離された構造を有していてもよい。ゲート電極の材料は、通常、半導体記憶装置に使用される材料であれば特に限定されるものではなく、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等が挙げられる。これら材料からなる膜は、単層膜又は積層膜でゲート電極を構成できる。ゲート電極の厚さは、例えば５０〜４００ｎｍ程度が適当である。

なお、例えば、技術ノードが１８０ｎｍの場合、チャネル長方向のゲート電極の長さ（ゲート長）は、１１０〜１８０ｎｍであることが好ましく、チャネル幅方向のゲート電極の長さ（ゲート幅）は、１８０〜４００ｎｍであることが好ましい。なお、ゲート幅は、メモリウィンドウが小さく、すなわち、読み出しスピードが遅くてもよい仕様の場合は、上記範囲より短くしても構わない。高速動作が要求され半導体記憶装置の面積が多少大きくても構わない仕様の場合は、上記範囲より長くても構わない。

なお、ゲート電極は、後述するゲート側壁絶縁膜の側壁のみに形成されるか、あるいはゲート側壁絶縁膜の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置できるので、半導体記憶装置の微細化が容易となる。また、このような単純な配置を有する半導体記憶装置は製造が容易であり、歩留まりを向上できる。

ゲート側壁絶縁膜は、少なくとも電荷を蓄積する機能を有する材料からなる電荷保持部を有する。電荷を蓄積する機能を有する材料としては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。

電荷保持部のゲート側壁絶縁膜内への配置は、電荷保持部が電荷を蓄積（例えば、トラップ）できさえすれば特に限定されない。具体的な配置例としては、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成できる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、更に、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。

例えば、シリコン窒化膜のような電荷保持部をゲート電極の少なくとも電荷の蓄積を望む側（両側でもよい）にトンネル絶縁膜を介して配置することにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数の半導体記憶装置を配列する場合、装置間の距離が縮まって隣接するゲート側壁絶縁膜が接触しても、ゲート側壁絶縁膜が導電体からなる場合のようにそれぞれのゲート側壁絶縁膜に記憶された情報が失われることがない。更に、コンタクトプラグをよりゲート側壁絶縁膜と接近して配置でき、場合によってはゲート側壁絶縁膜と重なるように配置できるので、半導体記憶装置の微細化が容易となる。

なお、記憶保持に関する信頼性を高めるためには、電荷保持部は、必ずしも膜状である必要はなく、電荷保持部がゲート側壁絶縁膜中に離散的に存在していてもよい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持部が分散していることが好ましい。

電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持部が半導体層又はゲート電極と直接接触しないように、トンネル絶縁膜を介して配置させることが好ましい。
導電膜又は半導体層を内部に含む絶縁膜をゲート側壁絶縁膜として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。

更に、導電体又は半導体ドットを１つ以上含む絶縁膜をゲート側壁絶縁膜として用いることにより、電荷の直接トンネリングによる書込・消去しやすくなり、低消費電力化でき、好ましい。

また、電荷保持部として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、ゲート側壁絶縁膜を有する膜外から電荷が供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去でき、好ましい。

なお、トンネル絶縁膜としては、電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
ゲート側壁絶縁膜に含まれる電荷保持部は、トンネル絶縁膜を介してゲート電極の両側に位置し、かつトンネル絶縁膜を介して半導体層上に配置されていてもよい。ゲート電極の片側又は両側の電荷保持部は、トンネル絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。

また、電荷保持部と半導体層との間のトンネル絶縁膜は、電荷保持部とゲート電極側壁部との間のトンネル絶縁膜よりも厚い絶縁膜が使用できる。ゲート電極の両側壁部のトンネル絶縁膜は、互いに同一の厚さでも、異なる厚さを有していてもよい。電荷保持部と半導体層との間のトンネル絶縁膜は、３〜１０ｎｍであることが好ましい（シリコン酸化膜換算）。一方、電荷保持部とゲート電極側壁部との間のトンネル絶縁膜は、１〜５ｎｍであることが好ましい（シリコン酸化膜換算）。更に、電荷保持部と半導体層との間のトンネル絶縁膜は、電荷保持部とゲート電極側壁部との間のトンネル絶縁膜より、１．２５〜４倍厚いことが好ましい。

第２導電型の拡散層は、ゲート電極にオーバーラップするように形成されている。拡散層とゲート電極とのオーバーラップ量は、下限が０ｎｍより大きい量であり、上限が半導体記憶装置の動作しうる量である。具体的には、１〜３０ｎｍの範囲であることが好ましい。

また、ゲート電極の端部近傍における一方の拡散層の第２導電型を与える不純物濃度が、ゲート電極の端部近傍における他方の拡散層の第２導電型を与える不純物濃度より薄くなっている。薄くなる程度は、限定されないが、濃い側の不純物濃度の１／３以下であることが好ましく、より好ましくは１／３〜１／１００００であり、特に好ましくは１／１０〜１／１００００である。

更に、ゲート電極の端部近傍における拡散層の垂直方向の厚さ（以下、単に厚さとする）は、特に限定されないが、５〜１００ｎｍの範囲であることが好ましい。特に、ゲート電極の端部近傍において、薄い側の拡散層の厚さは、濃い側の拡散層より小であることが好ましい。更に好ましくは、薄い側の拡散層の厚さは、濃い側の拡散層の厚さの１／２倍以下であり、より好ましくは、１／２〜１／２０倍であり、特に好ましくは１／３〜１／２０倍である。

特に好ましくは、ゲート電極の端部近傍において、
（１）薄い側の拡散層の不純物濃度は、
（ａ）この領域の厚さが５ｎｍ以上１０ｎｍ未満のときは１×１０¹⁶ｃｍ^-3以上であって３×１０¹⁸ｃｍ^-3以下、
（ｂ）厚さが１０ｎｍ以上１００ｎｍ以下のときは１×１０¹⁶ｃｍ^-3以上であって１×１０¹⁸ｃｍ^-3以下
であり、
（２）濃い側の拡散層の不純物濃度は、
（ａ）この領域の厚さが５ｎｍ以上３０ｎｍ未満のときは１×１０¹⁹ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下
（ｂ）厚さが３０ｎｍ以上２００ｎｍ以下のときは３×１０¹⁸ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下
の場合である。

ところで、ゲート電極の端部近傍には、拡散層中のゲート電極とオーバーラップしている部分が含まれることが好ましい。
なお、ゲート電極の端部近傍以外の拡散層の不純物濃度は、特に限定されず、ゲート電極の端部近傍より濃くても薄くてもよい。しかしながら、拡散層内の抵抗はなるべく小さい方が好ましいことを考慮すると、ゲート電極の端部近傍以外の拡散層の不純物濃度はなるべく濃くするのが好ましい。そのような不純物濃度は、例えば、１×１０²⁰〜１×１０²¹ｃｍ^-3の範囲である。ゲート電極の端部近傍以外の拡散層の厚さは、それぞれ同一であっても異なっていてもよい。
また、ゲート電極の端部近傍の拡散層の下部を覆う第１導電型の拡散層を設けてもよい。この拡散層の不純物濃度は、半導体層よりも高いことが好ましい。

（第２の発明）
第２の発明に関する半導体記憶装置は、２つの拡散層の構成、電荷蓄積層が電荷トラップ準位を有する電荷保持部としての絶縁体である構成以外は、第１の発明に関する装置と同様の構成を採用できる。
第２の発明において、２つの拡散層は、その一方が第１の高濃度拡散層と第１の低濃度拡散層とからなり、他方が第２の高濃度拡散層と第２の低濃度拡散層とからなる。

第１及び第２の高濃度拡散層は、それぞれゲート電極とオフセットして配置されている。オフセット量は、下限が０ｎｍより大きい量であり、上限が半導体記憶装置の動作しうる量である。具体的には、５〜３０ｎｍの範囲であることが好ましい。これら領域の厚さは、それぞれ同一であっても異なっていてもよい。

なお、第１及び第２の高濃度拡散層は、それぞれゲート側壁絶縁膜とオーバーラップして配置されていることが好ましい。オーバーラップ量は、下限が０ｎｍより大きい量であり、上限が半導体記憶装置の動作しうる量である。具体的には、１０〜１００ｎｍの範囲であることが好ましい。

第１及び第２の低濃度拡散層は、それぞれ第１及び第２の高濃度拡散層端からゲート電極の方向に延在するようにゲート電極とオーバーラップして配置されている。オーバーラップ量は、下限が０ｎｍより大きい量であり、上限が半導体記憶装置の動作しうる量である。具体的には、１〜３０ｎｍの範囲であることが好ましい。

また、第１の低濃度拡散層の不純物濃度は、第２の低濃度拡散層の不純物濃度より薄くなっている。薄くなる程度は、限定されないが、濃い側の不純物濃度の１／３以下であることが好ましく、より好ましくは１／３〜１／１００００であり、特に好ましくは１／１０〜１／１００００である。

更に、第１及び第２の低濃度拡散層の厚さは、特に限定されないが、５〜１００ｎｍの範囲であることが好ましい。特に、第１の低濃度拡散層の厚さは、第２の低濃度拡散層の厚さよりも小であることが好ましい。更に好ましくは、第１の低濃度拡散層の厚さは、第２の低濃度拡散層の厚さの１／２倍以下であり、より好ましくは、１／２〜１／２０倍であり、特に好ましくは１／３〜１／２０倍である。

特に好ましくは、
（１）第１の低濃度拡散層の不純物濃度は、
（ａ）この領域の厚さが５ｎｍ以上１０ｎｍ未満のときは１×１０¹⁶ｃｍ^-3以上であって３×１０¹⁸ｃｍ^-3以下、
（ｂ）厚さが１０ｎｍ以上１００ｎｍ以下のときは１×１０¹⁶ｃｍ^-3以上であって１×１０¹⁸ｃｍ^-3以下
であり、
（２）第２の低濃度拡散層の不純物濃度は、
（ａ）この領域の厚さが５ｎｍ以上３０ｎｍ未満のときは１×１０¹⁹ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下
（ｂ）厚さが３０ｎｍ以上２００ｎｍ以下のときは３×１０¹⁸ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下
の場合である。

なお、第１及び第２の高濃度拡散層の不純物濃度は、特に限定されない。しかしながら、拡散層内の抵抗はなるべく小さい方が好ましいことを考慮すると、第１及び第２の高濃度拡散層の不純物濃度はなるべく濃くするのが好ましい。そのような不純物濃度は、例えば、１×１０²⁰〜１×１０²¹ｃｍ^-3である。

（第３の発明）
第３の発明は、第１の発明の半導体記憶装置の製造方法に関する。以下工程順に説明する。
まず、半導体層上にゲート絶縁膜を介してゲート電極を形成する。ゲート絶縁膜の形成方法としては、特に限定されず、例えば、熱酸化法、蒸着法、スパッタ法、ＣＶＤ法等が挙げられる。ゲート電極の形成方法は、特に限定されず、例えば、蒸着法、ＣＶＤ法等が挙げられる。

次に、ゲート電極のゲート長方向の一方の端部及び該一方の端部に隣接する半導体層上の一部が覆われるようにパターニングされた注入マスクを形成する。注入マスクは、通常フォトレジストからなり、フォトリソグラフィ法により所定の形状に形成される。

上記注入マスク及びゲート電極をマスクとして、ゲート電極の他方の側の端部に隣接する半導体層のみに第１の不純物を注入する。注入方向は、半導体層表面に対して、垂直方向、斜め方向でもよい。注入後、注入マスクは除去される。

次に、ゲート電極をマスクとして、ゲート電極の一方の側の端部に隣接する半導体層に第２の不純物を注入して２つの拡散層を形成する。この注入時に、他方の側の端部に隣接する半導体層にも第２の不純物が注入されるので、他方の拡散層の不純物濃度を、一方の拡散層より濃くできる。

上記不純物の注入後、不純物の活性化のために熱処理に付してもよい。この熱処理は、注入後直ちに行ってもよく、半導体記憶装置の形成後の他の目的の熱処理と兼ねてもよい。
この後、公知の方法により、ゲート側壁絶縁膜を形成することで、第１の発明の半導体記憶装置が得られる。

（第４の発明）
第４の発明は、第２の発明の半導体記憶装置の製造方法に関する。以下工程順に説明する。
まず、ゲート絶縁膜、ゲート電極及び注入マスクを第３の発明と同様にして形成する。

次に、上記注入マスク及びゲート電極をマスクとして、ゲート電極の他方の側の端部に隣接する半導体層のみに第１の不純物を注入して第２の低濃度拡散層を形成する。注入方向は、半導体層表面に対して、垂直方向、斜め方向でもよい。注入後、注入マスクは除去される。

次に、ゲート電極をマスクとして、ゲート電極の一方の側の端部に隣接する半導体層に第２の不純物を注入して第１の低濃度拡散層を形成する。この注入時に、他方の側の端部に隣接する半導体層にも第２の不純物が注入されるので、第２の低濃度拡散層の不純物濃度を、第１の低濃度拡散層より濃くできる。

上記不純物の注入後、不純物の活性化のために熱処理に付してもよい。この熱処理は、注入後直ちに行ってもよく、半導体記憶装置の形成後の他の目的の熱処理と兼ねてもよい。

ここで、第１の低濃度拡散層中の第２導電型を与える不純物（第２の不純物）全体の５０重量％以上を占める不純物の熱拡散係数は、第２の低濃度拡散層中の第２導電型を与える不純物（第１及び第２の不純物）全体の５０重量％以上を占める不純物の熱拡散係数より小さいことが好ましい。この関係を有することで、第１の低濃度拡散層の厚さを、前記第２の低濃度拡散層の厚さよりも小さくできる。これら熱拡散係数の不純物は、それぞれ８０重量％以上を占めることがより好ましい。
この後、公知の方法により、ゲート側壁絶縁膜と第１及び第２の高濃度拡散層を形成することで、第２の発明の半導体記憶装置が得られる。

（第５の発明）
第５の発明は、本発明の半導体記憶装置を備えた携帯電子機器である。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
例えば、携帯電話は、主として、制御回路、電池、ＲＦ（無線周波数）回路、表示部、アンテナ、信号線、電源線等によって構成されている。本発明の半導体記憶装置は、例えば、制御回路に使用できる。
なお、本発明の半導体記憶装置は、携帯電子機器に限らず、種々の電子機器（冷蔵庫、洗濯機、電子レンジ、空気清浄機、テレビ、ラジオ等の家電製品や、コンピュータ等）にも搭載可能である。
以下の実施の形態において、本発明の半導体記憶装置（メモリセル）をより詳細に説明する。

（実施の形態１）
実施の形態１を図１〜図３を用いて説明する。図１は実施の形態１の半導体記憶装置の概略断面図、図２は図１の主要部の拡大図、図３は実施の形態１の半導体記憶装置の書込み特性と従来の半導体記憶装置の書込み特性を比較するグラフである。

なお、実施の形態１ではＮチャネル型の素子について説明するが、導電型を反対にすればＰチャネル型の素子となる。また、Ｐチャネル型の素子の動作方法は、Ｎチャネル型の素子の動作方法における電圧の符号を反対とすればよい。

実施の形態１の半導体記憶装置は、第１導電型の半導体層内に設けられた第２導電型の２つの拡散層と、該２つの拡散層間に設けられたチャネル領域と、該チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の側壁に設けられたゲート側壁絶縁膜と、該ゲート側壁絶縁膜内に配置された電荷トラップ準位を有する電荷保持部としての絶縁体を備え、前記２つの拡散層の一方は第１の高濃度拡散層と第１の低濃度拡散層とからなり、前記２つの拡散層の他方は第２の高濃度拡散層と第２の低濃度拡散層とからなり、前記第１及び第２の高濃度拡散層はそれぞれ前記ゲート電極とオフセットして配置され、前記第１及び第２の低濃度拡散層はそれぞれ前記第１及び第２の高濃度拡散層端から前記ゲート電極の方向に延在するように前記ゲート電極とオーバーラップして配置され、前記第１の低濃度拡散層の第２導電型を与える不純物濃度は、前記第２の低濃度拡散層の第２導電型を与える不純物濃度より薄いことを特徴としている。

より具体的には、図１に示すように、Ｐ型（第１導電型）のシリコン基板（半導体層）１０１内に２つのＮ型（第２導電型）の拡散層が形成されている。シリコン基板表面であって２つの拡散領域間にはチャネル領域が形成されている。チャネル領域上にはゲート酸化膜（ゲート絶縁膜）１１１を介してゲート電極１１２が形成されている。ゲート電極１１２の両側壁にはゲート側壁絶縁膜１１、１２が形成されている。ゲート側壁絶縁膜１１、１２は、それぞれシリコン窒化膜１２２がシリコン酸化膜１２１、１２３で挟まれた構造を有している。シリコン窒化膜１２２は電荷をトラップする準位を有しており、この準位にトラップされた電荷の多寡が記憶情報となる。２つの拡散領域は、第１及び第２の高濃度拡散層１３１、１３２と第１及び第２の低濃度拡散層１４１、１４２とからなる。第１及び第２の高濃度拡散層１３１、１３２はそれぞれゲート電極１１２とはオフセットして配置されている。第１及び第２の低濃度拡散層１４１、１４２は、それぞれ第１及び第２の高濃度拡散層の端からゲート電極１１２の方向に延在し、かつゲート電極１１２とオーバーラップしている。

実施の形態１の半導体記憶装置は、専らゲート側壁絶縁膜１１の側、すなわち、第１の低濃度拡散層１４１上のシリコン窒化膜１２２に電荷を蓄積することにより情報の記憶を行う。但し、ゲート電極及び拡散層への印加電圧を調整することで、ゲート側壁絶縁膜１２側への情報の記憶も可能である。以下に実施の形態１の半導体記憶装置の動作方法を簡単に説明する。

書込動作は、チャネルホットエレクトロン注入によって行うことができる。例えば、第２の高濃度拡散層１３２に接続された端子に０Ｖ、第１の高濃度拡散層１３１に接続された端子に＋５Ｖ、ゲート電極１１２に＋５Ｖ、シリコン基板１０１に接続された端子に０Ｖを印加する。これにより、トランジスタがオンし、第２の高濃度拡散層１３２から第１の高濃度拡散層１３１へと電子が流れる。このとき、第１の低濃度拡散層付近でホットエレクトロンが発生し、ゲート側壁絶縁膜１１の側のシリコン窒化膜１２２に電子が蓄積される。これにより、書込みが行われる。

読出動作は、書込動作のときとは第１の高濃度拡散領域１３１に接続された端子に与える電圧と第２の高濃度拡散領域１３２に接続された端子に与える電圧の大小を入れ替えることで行うことができる。例えば、第１の高濃度拡散領域１３１に接続された端子に０Ｖ、第２の高濃度拡散層１３２に接続された端子に＋２Ｖ、ゲート電極１１２に＋３Ｖ、シリコン基板１０１に接続された端子に０Ｖを印加する。このようにして、第１の低濃度拡散層１４１上のシリコン窒化膜１２２に記憶された情報を読み出すことができる。

消去動作は、バンド間トンネルにより発生した正孔を注入することにより行うことができる。例えば、第１の高濃度拡散領域１３１に接続された端子に＋５Ｖ、シリコン基板１０１に接続された端子に０Ｖ、ゲート電極１１２に−５Ｖを印加する。これにより、バンド間トンネルにより発生した正孔はゲート側壁絶縁膜１１の側のシリコン窒化膜１２２に注入され、消去が行われる。

実施の形態１の半導体記憶装置は、ゲート端部近傍におけるＮ導電型を与える不純物濃度が、２つの拡散層で非対称であることを特徴としている。すなわち、情報を記憶する側（ゲート側壁絶縁膜１１の側）のゲート端部付近における拡散層のＮ導電型を与える不純物濃度は、反対側（ゲート側壁絶縁膜１２の側）のゲート端部付近における拡散層のＮ導電型を与える不純物濃度より薄いことを特徴としている。更に言い換えれば、第１の低濃度拡散層１４１のＮ導電型を与える不純物濃度は、第２の低濃度拡散層１４２のＮ導電型を与える不純物濃度より薄いことを特徴としている。そのため、十分なメモリウィンドウを確保しつつ高速書込み動作又は低電圧書込み動作が可能となる。以下にその理由とより好適な条件を詳述する。

まず、実施の形態１の半導体記憶装置が十分なメモリウィンドウを確保しつつ高速書込み動作又は低電圧書込み動作が可能となる理由を説明する。従来の半導体記憶装置では、書込み動作を行う際、ソース側の低濃度層で電圧降下が起こり、書込み速度の低下を招いていた。書込み速度の低下を補うためにはドレイン電圧を上げればよいが、そうすると書込み動作の低電圧化が阻害されることとなる。ソース側の電圧降下により書込み速度が低下するのは、ドレイン付近での電子のエネルギーが低下するためである。電子がシリコン窒化膜へ注入されるためにはシリコン酸化膜のエネルギー障壁（約３Ｖ）を超える必要があるため、電子の注入効率はドレイン付近での電子のエネルギーに非常に敏感である。それゆえ、ソース側の低濃度層での電圧降下は深刻な問題となっていた。

一方、実施の形態１の半導体記憶装置は、書込み動作時にソースとなる側の低濃度層、すなわち、第２の低濃度拡散層１４２のＮ導電型を与える不純物濃度を、第１の低濃度拡散層１４１のＮ導電型を与える不純物濃度よりも濃くしている。そのため、書込み動作時のソース側の電圧降下が抑制され、高速書込み動作又は低電圧書込み動作が可能となるのである。

ところで、書込み動作時にドレインとなる側の低濃度層、言い換えれば読出し動作時にソースとなる側の低濃度層（第１の低濃度拡散層１４１）のＮ導電型を与える不純物濃度は、反対側の低濃度層（第２の低濃度拡散層１４２）に比べて薄いことが重要である。第１の低濃度拡散層１４１のＮ導電型を与える不純物濃度を、第２の低濃度拡散層１４２のＮ導電型を与える不純物濃度と同様に濃くしてしまった場合、メモリウィンドウの減少を招いてしまう。なぜならば、書込み動作によって第１の低濃度拡散層１４１上のシリコン窒化膜に電子が蓄積されても、読出し時に低濃度拡散層１４１を流れる電流を十分に小さくできなくなるためである。それゆえ、第１の低濃度拡散層１４１のＮ導電型を与える不純物濃度を、第２の低濃度拡散層１４２のＮ導電型を与える不純物濃度よりも薄くするのである。

次に、第１及び第２の低濃度拡散層１４１、１４２のより好適な条件について説明する。図２は、図１の主要部分の拡大図である。図２中、Ｄ１及びＤ２はそれぞれ第１及び第２の低濃度拡散層１４１、１４２の基板表面と垂直方向の厚さを表している。

第２の低濃度拡散層１４２の厚さ（Ｄ２）と不純物濃度（Ｎ２）に関して好適な値を述べる。以下の表１は、Ｄ２とＮ２を変化させたときの、書込み時におけるソース側の低濃度層（第２の低濃度拡散層１４２）の電圧降下（単位「Ｖ」）のシミュレーション結果を表している。

ドレイン側の低濃度層（第１の低濃度拡散層１４１）の厚さＤ１は１０ｎｍ、不純物濃度Ｎ１は１×１０¹⁷ｃｍ^-3としている。書込み電圧はドレイン電圧（第１の高濃度拡散層１３１に与える電圧）を＋５Ｖ、ゲート電極に与える電圧を＋５Ｖとしている。

表１から、第２の低濃度拡散層１４２の不純物濃度Ｎ２を第１の低濃度拡散層１４１の不純物濃度Ｎ１と同じ濃度（１×１０¹⁷ｃｍ^-3）とし、第２の低濃度拡散層１４２の厚さＤ２を第１の低濃度拡散層１４１の厚さＤ１と同じ厚さ（１０ｎｍ）としたときには、１．１４Ｖの電圧降下が起きることが分かる。ところが、Ｄ２が１０ｎｍのときはＮ２を１×１０¹⁹ｃｍ^-3以上、Ｄ２が３０ｎｍ以上のときはＮ２を３×１０¹⁸ｃｍ^-3以上とすれば電圧降下を０．５Ｖ以下とできる。このことは、少なくとも書込み動作電圧を０．５Ｖ以上下げることができることを意味する（書込み電圧が５Ｖのときは１０％以上の低電圧化となる）。あるいは、書込み動作電圧を変えなければ書込み動作の高速化ができることとなる。
以下の表２は、Ｄ２及びＮ２を表１と同条件としたときのメモリウィンドウ（単位「μＡ」）のシミュレーション結果を表している。

メモリウィンドウは、第１の低濃度拡散層１４１上のシリコン窒化膜１２２に所定の量の電子又は正孔を配置したときの読出し電流量をシミュレーションすることにより求めた。読出し電圧はドレイン電圧（第２の高濃度拡散層１３２に与える電圧）を＋１．２Ｖ、ゲート電極に与える電圧を＋３Ｖとしている。

表２から明らかなように、Ｎ２を濃くするとメモリウィンドウは増加する。これは、読出し動作時にドレインとなる第２の低濃度拡散層１４２の抵抗が小さくなったことによる。従って、Ｎ２を濃くすることにより、書込み動作速度の高速化と共にメモリウィンドウも増加することが分かる。
第１の低濃度拡散層１４１の厚さ（Ｄ１）と不純物濃度（Ｎ１）の好適な値を述べる。以下の表３は、図２におけるＤ１とＮ１を変化させたときの、メモリウィンドウ（単位「μＡ」）のシミュレーション結果を表している。

第２の低濃度拡散層１４２の厚さＤ２は５０ｎｍ、不純物濃度Ｎ２は３×１０¹⁹ｃｍ^-3としている。読出し電圧はドレイン電圧（第２の高濃度拡散層１３２に与える電圧）を＋１．２Ｖ、ゲート電極に与える電圧を＋３Ｖとしている。
表３から明らかなように、Ｄ１が１０ｎｍのときはＮ１を３×１０¹⁸ｃｍ^-3以下、Ｄ１が３０ｎｍ以上のときはＮ１を１×１０¹⁸ｃｍ^-3以下とすれば大きなメモリウィンドウを保つことができる。前記よりもＮ１を大きくしてしまうと、メモリウィンドウは急速に小さくなってしまう。

前記Ｄ１、Ｎ１、Ｄ２、Ｎ２の好ましい値を再述すると、Ｄ１及びＤ２が１０ｎｍのときは、Ｎ１は３×１０¹⁸ｃｍ^-3以下であってＮ２は１×１０¹⁹ｃｍ^-3以上であること、Ｄ１及びＤ２が３０ｎｍ以上のときは、Ｎ１は１×１０¹⁸ｃｍ^-3以下であってＮ２は３×１０¹⁸ｃｍ^-3以上であることが好ましい。

以上のことを総合すると、第１の低濃度拡散層１４１の不純物濃度（Ｎ１）は第２の低濃度拡散層１４２の不純物濃度（Ｎ２）の１／３以下であることが好ましいことが明らかとなる。Ｎ１及びＮ２を前記のようにすることにより、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが可能となる。

図３は、実施の形態１の半導体記憶装置の書込み特性と従来の半導体記憶装置の実測の書込み特性を比較するグラフである。図３中、Ａは従来の半導体記憶装置（２つの低濃度層の厚さ及び不純物濃度が等しい素子）の書込み特性である。また、Ｂは実施の形態１の半導体記憶装置（第２の低濃度層１４２を形成するための不純物注入量は第１の低濃度層１４１を形成するための不純物注入量の約３倍である）の書込み特性である。

図３から明らかなように、実施の形態１の半導体記憶装置は従来の半導体記憶装置に比べて著しく書込み動作が高速化されている。しかも、書込み前の読出し電流は、実施の形態１の半導体記憶装置（１２０μＡ）が従来の半導体記憶装置（１００μＡ）より大きくなっている。これは、読出し動作時にドレインとなる第２の低濃度拡散層１４２の抵抗が小さくなったことによる。従って、実施の形態１の半導体記憶装置は、書込みが高速化されると同時にメモリウィンドウを大きくできることがわかる。なお、シミュレーションにより求められたメモリウィンドウと図３の実測値から読み取れるメモリウィンドウの絶対値は異なるが、これはシミュレーションで用いた素子と実測で用いた素子のゲート幅（シミュレーションは１μｍ、実測は約０．４μｍ）が異なるためである。

前記Ｄ１、Ｎ１、Ｄ２及びＮ２の更に好ましい値について述べる。第２の低濃度拡散層１４２の厚さＤ２は、形成する困難さを考慮すると５ｎｍ以上であることが好ましい。また、Ｄ２は微細な素子を形成する必要性を考慮すると２００ｎｍ以下であることが好ましい。また、低濃度拡散領域は１×１０²¹ｃｍ^-3を超えて高濃度にするのは困難である。このことから、第２の低濃度拡散層のＮ導電型（第２導電型）を与える不純物濃度は、Ｄ２が５ｎｍ以上３０ｎｍ未満のときは１×１０¹⁹ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下であり、Ｄ２が３０ｎｍ以上２００ｎｍ以下のときは３×１０¹⁸ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下であることが好ましい。

同様に、第１の低濃度拡散層１４１の厚さＤ１は、形成する困難さを考慮すると５ｎｍ以上であることが好ましい。また、Ｄ１が増えると徐々にメモリウィンドウが小さくなることから、Ｄ１は１００ｎｍ以下であることが好ましい。また、低濃度拡散層の不純物濃度を１×１０¹⁶ｃｍ^-3未満とするのはプロセスの安定性からみて困難である。このことから、第１の低濃度拡散層のＮ導電型（第２導電型）を与える不純物濃度は、Ｄ１が５ｎｍ以上１０ｎｍ未満のときは１×１０¹⁶ｃｍ^-3以上であって３×１０¹⁸ｃｍ^-3以下であり、Ｄ１が１０ｎｍ以上１００ｎｍ以下のときは１×１０¹⁶ｃｍ^-3以上であって１×１０¹⁸ｃｍ^-3以下であることが好ましい。
Ｄ１、Ｎ１、Ｄ２及びＮ２を前記のようにすることにより、大きなメモリウィンドウと書込み動作の高速化を更に良好に両立することが可能となる。

第１の低濃度拡散層１４１の厚さ（Ｄ１）と、第２の低濃度拡散層１４２の厚さ（Ｄ２）との関係は、Ｄ１がＤ２よりも薄いことが好ましい。表１及び表２から明らかなように、Ｄ２が大きくなるほど書込み時の電圧降下は小さくなって書込み動作速度が高速化し、かつメモリウィンドウは増加する。また、表３より明らかなように、Ｄ１が小であるほどメモリウィンドウが増加する。以上のことから、Ｄ１＜Ｄ２とすることにより大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが可能となる。

ここで、第１の低濃度拡散層１４１が、素子間の特性のばらつきを低減できることを述べる。素子間の特性ばらつきは様々な原因で起こる。この内、最も重要なのはゲート側壁絶縁膜の厚さばらつきを起因とする消去時の読出し電流ばらつきである。以下の表４は、図２におけるＷ（第１の高濃度拡散層１３１とゲート電極１１２とのオフセット量）が２５ｎｍから３５ｎｍに増加したときの消去時の読出し電流の変化率（単位「％」）を表している。この読出し電流の変化率が小さいことは、素子間の特性ばらつきを小さくできることを意味する。

表４から明らかなように、Ｄ１及びＮ１が大きいほど読出し電流の変化率が小さくなる。無論、上述したようにＮ１が余りに濃い場合はメモリウィンドウが減少してしまうことがあるので、Ｄ１及びＮ１は既に記述した範囲内とすることが好ましい。ただし、Ｎ１が非常に薄い場合（１×１０¹⁶ｃｍ^-3）であっても第１の低濃度拡散層１４１がない場合の読出し電流の変化率（２１％）に比べて小さくなっている。すなわち、第１の低濃度拡散層１４１がゲート電極にオーバーラップするように形成されていることにより、素子間の特性ばらつきを抑制しているのである。

ところで、２つの低濃度層の厚さと不純物濃度が等しい従来の半導体記憶装置は、その厚さや濃度を調整しても、実施の形態１の半導体記憶装置のように書込み動作を高速化できない。以下の表５及び表６はそれぞれ従来技術の半導体記憶装置において、低濃度層の厚さ（Ｄ）と不純物濃度（Ｎ）を変化させたときのソース側の電圧降下（単位「Ｖ」）及びメモリウィンドウ（単位「μＡ」）を表している。

表５及び表６から明らかなように、ソース側の電圧降下が小さい条件ではメモリウィンドウが著しく小さくなっている。実施の形態１の半導体記憶装置のように２つの低濃度層の不純物濃度が非対称であることにより書込み動作を高速化と大きなメモリウィンドウを維持することを両立できるのである。
以上のことから明らかなように、実施の形態１によれば、従来の半導体記憶装置に比べて書込み動作が高速化され、かつ、メモリウィンドウが大きい半導体記憶装置を得ることができる。

（実施の形態２）
実施の形態２は、実施の形態１の半導体記憶装置の製造方法に関する。図４〜図７は、実施の形態１に示した半導体記憶装置を形成する手順を説明する概略工程断面図である。
まず、図４に示すように、半導体層としてのシリコン基板１０１上にゲート絶縁膜としてのゲート酸化膜１１１を介してポリシリコンからなるゲート電極１１２を形成する。

次に、図５に示すように、フォトレジスト１７１をシリコン基板１０１の一部及びゲート電極１１２の一部を覆うようにパターニングする。その後、フォトレジスト１７１及びゲート電極１１２を注入マスクとしてＮ導電型を与える不純物イオン１６２を注入する（第１の不純物注入工程）。このイオン注入によってゲート電極の片側のみにＮ導電型を与える不純物イオン１６２が注入される。Ｎ導電型を与える不純物イオン１６２は、後に注入される不純物イオン１６１と共に、後に行われる熱処理によって第２の低濃度拡散層１４２を形成することとなる。Ｎ導電型を与える不純物イオンを注入する条件としては、例えば、リンイオンを注入する場合は、注入量として３×１０¹²ｃｍ^-2〜５×１０¹⁴ｃｍ^-2、注入エネルギーとして２ＫｅＶ〜３０ＫｅＶとし、砒素イオンを注入する場合は、注入量として３×１０¹²ｃｍ^-2〜５×１０¹⁴ｃｍ^-2、注入エネルギーとして５ＫｅＶ〜６０ＫｅＶとできるが、この限りではない。

次に、図６に示すように、フォトレジスト１７１を除去した後にシリコン酸化膜１７２及びシリコン窒化膜１７３をこの順に積層する。シリコン窒化膜１７３は、電荷をトラップする準位を有する絶縁膜として堆積させているが、必ずしもこの限りではなく、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜、酸化亜鉛膜、シリコンカーバイド等でもよい。また、シリコン酸化膜１７２は記憶電荷の散逸を防ぐために設けられているが、この限りではなく他の絶縁膜とすることができる。

しかしながら、電荷を蓄積する絶縁体としてシリコン窒化膜を、電荷を保持する絶縁体としてシリコン酸化膜を用いるのが好ましい。シリコン窒化膜は蓄積できる電荷密度が大きいため、メモリウィンドウを大きくできる。シリコン酸化膜は電荷に対する障壁の高さが大きいため、電荷保持機能に優れる。更には、シリコン窒化膜及びシリコン酸化膜は通常のＬＳＩプロセスで広く用いられている。従って、信頼性が高く良好なメモリ特性を容易に得られるのである。

シリコン酸化膜１７２及びシリコン窒化膜１７３を堆積した後に、Ｎ導電型を与える不純物イオン１６１を注入する（第２の不純物注入工程）。このイオン注入によってゲート電極の両側にＮ導電型を与える不純物イオン１６１が注入される。Ｎ導電型を与える不純物イオン１６１は後に行われる熱処理によって第１の低濃度拡散層１４１を形成することとなる。Ｎ導電型を与える不純物イオンを注入する条件としては、例えば、リンイオンを注入する場合は、注入量として１×１０¹²ｃｍ^-2〜６×１０¹³ｃｍ^-2、注入エネルギーとして１ＫｅＶ〜２５ＫｅＶとし、砒素イオンを注入する場合は、注入量として１×１０¹²ｃｍ^-2〜６×１０¹³ｃｍ^-2、注入エネルギーとして２ＫｅＶ〜４０ＫｅＶとできるが、この限りではない。ただし、第１の低濃度拡散層１４１の不純物濃度が、第２の低濃度拡散層１４２の不純物濃度よりも薄くなるようにする。

前記手順によれば、第１の不純物注入工程の後にシリコン窒化膜（電荷トラップ準位を有する絶縁体）１７３を堆積する工程を行い、シリコン窒化膜１７３を堆積する工程の後に第２の不純物注入工程を行っている。ここで、不純物注入工程は、連続でない方が好ましい。その理由は以下の通りである。まず、注入量が多い第１の不純物注入工程は、シリコン窒化膜１７３を堆積する前に行うのが好ましい。なぜならば、電荷を蓄積するシリコン窒化膜越しのイオン注入は、シリコン窒化膜へのダメージによるメモリ保持特性劣化抑制の観点から、なるべく少なくしたいからである。

一方、第１の低濃度拡散層を形成するための第２の不純物工程は、シリコン窒化膜１７３を堆積した後に行うのが好ましい。なぜならば、実施の形態１で述べたように、第１の低濃度拡散層の厚さ（図２のＤ１）は第２の低濃度拡散層の厚さ（Ｄ２）より小であることが好ましいからである。シリコン窒化膜１７３を堆積した後に第２の不純物注入工程を行えば、Ｎ導電型を与える不純物イオン１６１がシリコン酸化膜１７２及びシリコン窒化膜１７３を積層する際の熱により拡散することを防ぐことができる。以上の理由により、第１の不純物注入工程の後に電荷トラップ準位を有する絶縁体を堆積する工程を行い、電荷トラップ準位を有する絶縁体を堆積する工程の後に第２の不純物注入工程を行うことにより、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが可能となる。

第２の不純物注入工程で注入する不純物イオン種の熱拡散係数は、第１の不純物注入工程で注入する不純物イオン種の熱拡散係数より小さいことが好ましい。この場合、第１の低濃度拡散層の厚さ（Ｄ１）を第２の低濃度拡散層の厚さ（Ｄ２）より薄くすることが容易となる。従って、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが容易となる。このことから、第１の低濃度拡散層１４１の第２導電型を与える不純物の過半を占める不純物種の熱拡散係数は、第２の低濃度拡散層１４２の第２導電型を与える不純物の過半を占める不純物種の熱拡散係数より小さいことが好ましい。このような構成の素子は、Ｄ１をＤ２より薄くすることが容易であるから、大きなメモリウィンドウと書込み動作の高速化をより良好に両立することが容易である。第１及び第２の低濃度拡散層１４１、１４２の第２導電型を与える不純物のうち過半を占める不純物の組み合わせとしては、砒素とリン、インジウムと砒素、インジウムとリン等がある。

次に、図７に示すように、シリコン窒化膜１７３上に更にシリコン酸化膜を堆積した後にエッチングバックを行い、ゲート側壁絶縁膜１１、１２を形成する。

その後に、ゲート電極１１２及びゲート側壁絶縁膜１１、１２をマスクとしてＮ導電型を与える不純物イオン１６３を注入する。このイオン注入によってゲート電極の両側にＮ導電型を与える不純物イオン１６３が注入される。Ｎ導電型を与える不純物イオン１６３は後に行われる熱処理によって第１及び第２の高濃度拡散層１３１、１３２を形成することとなる。その後公知のプロセスによって図１に示す半導体記憶装置を形成できる。

以上の手順より明らかなように、実施の形態１の半導体記憶装置を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっている。そのため、半導体記憶装置（メモリ素子）とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。それゆえ、ロジックトランジスタと不揮発性メモリとを混載した半導体集積回路の製造コストを大幅に低減できる。

（実施の形態３）
実施の形態３の半導体記憶装置は、第１導電型の半導体層内に形成された第２導電型の２つの拡散層と、２つの拡散層間に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側壁に形成されたゲート側壁絶縁膜と、ゲート側壁絶縁膜内に配置された電荷を蓄積する機能を有する材料からなる電荷保持部を備え、２つの拡散層は前記ゲート電極にオーバーラップするように形成され、ゲート電極の端部近傍における一方の拡散層の第２導電型を与える不純物濃度は、ゲート電極の端部近傍における他方の拡散層の第２導電型を与える不純物濃度より薄いことを特徴としている。

上記実施の形態３の半導体装置は、実施の形態１の半導体記憶装置とは、２つの拡散層のうちゲート端近傍の不純物濃度が濃い方が、高濃度拡散層のみからなる点で異なる。その他の構成は実施の形態１の半導体記憶装置と同様なので詳細な説明は省略する。

図８は、実施の形態３の半導体記憶装置の概略断面図である。図８中、６０１はシリコン基板、６１１はゲート酸化膜、６１２はゲート電極、６１、６２はゲート側壁絶縁膜、６２１はシリコン酸化膜、６２２はシリコン窒化膜、６２３はシリコン酸化膜、６３１は第１の高濃度拡散層、６３２は第２の高濃度拡散層、６４１は第１の低濃度拡散層である。

図９は、図８の主要部分の拡大図である。図９中、Ｄ３及びＤ４はそれぞれ第１の低濃度拡散層６４１及び第２の高濃度拡散層６３２のゲート端近傍での基板表面と垂直方向の厚さを表している。また、Ｎ３及びＮ４は、第１の低濃度拡散層６４１の不純物濃度及び第2の高濃度拡散層６３２のゲート端近傍での不純物濃度とする。このとき、Ｄ３、Ｄ４、Ｎ３、Ｎ４の好適な値は、それぞれ実施の形態１で述べたＤ１、Ｄ２、Ｎ１、Ｎ２の好適な値と同様である。
実施の形態３によっても、従来の半導体記憶装置に比べて、書込み動作が高速化され、かつ、メモリウィンドウが大きい半導体記憶装置を得ることができる。

（実施の形態４）
実施の形態４の半導体記憶装置は、実施の形態１の半導体記憶装置とは、第１及び第２の低濃度拡散層の下に接して第１導電型を与える不純物領域が半導体層より濃い領域を更に配置した点のみ異なる。その他の構成は実施の形態１の半導体記憶装置と同様なので詳細な説明は省略する。

図１０は、実施の形態４の半導体記憶装置の概略断面図である。図１０中、３０１はシリコン基板、３１１はゲート酸化膜、３１２はゲート電極、３１、３２はゲート側壁絶縁膜、３２１はシリコン酸化膜、３２２はシリコン窒化膜、３２３はシリコン酸化膜、３３１は第１の高濃度拡散層、３３２は第２の高濃度拡散層、３４１は第１の低濃度拡散層、３４２は第２の低濃度拡散層である。

実施の形態４の半導体記憶装置は、第１の低濃度拡散層３４１の下に接して第１の第１導電型を与える不純物領域がシリコン基板３０１より濃い領域３５１が、第２の低濃度拡散層３４２の下に接して第２の第１導電型を与える不純物領域がシリコン基板３０１より濃い領域３５２がそれぞれ形成されている。以下、領域３５１及び３５２を、それぞれ第１及び第２の第１導電型領域と称する。

第１及び第２の第１導電型領域３５１、３５２のうち、重要なのは第１の低濃度拡散層３４１の下に接して形成されている第１の第１導電型領域３５１である。第１の第１導電型領域３５１が存在することにより、書込み動作時のドレイン電界が強まるため書込み速度を更に高速化できる。また、書込み状態での読出し動作時においては、シリコン窒化膜３２２に蓄積された電子により、第１の低濃度拡散層３４１を流れる電子を効率よく遮断することが可能となる。これは、第１の第１導電型領域３５１が接することにより第１の低濃度拡散層３４１の厚さを薄くできるので、電子の流れる経路を表面のごく浅い領域に限定するのが容易になるからである。それゆえ、書込み状態での読出し電流をより小さくできるので、メモリウィンドウを拡大できる。従って、更に書込み動作を高速化し、メモリウィンドウを大きくできる。

（実施の形態５）
実施の形態５の半導体記憶装置は、実施の形態１の半導体記憶装置と、ゲート側壁絶縁膜の構成が異なる。その他の構成は実施の形態１の半導体記憶装置と同様なので詳細な説明は省略する。
図１１は実施の形態５の半導体記憶装置の概略断面図である。図１１中、４０１はシリコン基板、４１１はゲート酸化膜、４１２はゲート電極、４１、４２はゲート側壁絶縁膜、４２１はシリコン酸化膜、４２４はシリコン窒化膜、４３１は第１の高濃度拡散層、４３２は第２の高濃度拡散層、４４１は第１の低濃度拡散層、４４２は第２の低濃度拡散層である。

実施の形態５の半導体記憶装置のゲート側壁絶縁膜４１、４２は、電荷を保持する絶縁体であるシリコン酸化膜４２１と電荷トラップ準位を有する絶縁体であるシリコン窒化膜４２４とからなる。

実施の形態５においても、ゲート電極４１２の端部近傍における一方の拡散層の第２導電型（Ｎ型）を与える不純物濃度は、他方の拡散層の第２導電型（Ｎ型）を与える不純物濃度より薄い。すなわち、第１の低濃度拡散層４４１のＮ導電型を与える不純物濃度は、第２の低濃度拡散層４４２のＮ導電型を与える不純物濃度より薄い。それゆえ、実施の形態１の半導体記憶装置と同様な作用効果を奏する。更には、実施の形態１の半導体記憶装置と比べてゲート側壁絶縁膜が単純な構造を有しているので、製造工程数を削減してコストを下げることができる。

（実施の形態６）
実施の形態６は、本発明の半導体記憶装置を配列して構成されるメモリセルアレイに関する。
図１２は、メモリセルアレイの概略平面図であり、図１３は図１２のＡ１−Ａ２線概略断面図であり、図１４は図１２のＢ１−Ｂ２線概略断面図である。ただし、図１２においては、上部配線構造（ビット線）は簡略のため直線として表現している。また、図１２では、５本のワード線と４本のビット線を含むメモリセルアレイを示しているが、行数及び列数は任意である。

図１２中、ＡＣＴは活性領域、ＷＬはワード線（ゲート電極）、ＢＤ及びＢＳはビット線、ＣＨはコンタクト孔である。図１３及び１４中、５０１はシリコン基板、５１１はゲート酸化膜、５１２はゲート電極（ワード線）、５１、５２はゲート側壁絶縁膜、５２１はシリコン酸化膜、５２２はシリコン窒化膜、５２３はシリコン酸化膜、５３１は第１の高濃度拡散層、５３２は第２の高濃度拡散層、５４１は第１の低濃度拡散層、５４２は第２の低濃度拡散層、５８１は層間絶縁膜、５８２は素子分離領域である。

シリコン基板５０１には、素子分離領域５８２が形成されている。シリコン基板５０１表面の、素子分離領域５８２が形成されていない領域は、活性領域ＡＣＴとなる。図１２において、ワード線ＷＬ１〜ＷＬ５は、それぞれ紙面横方向に延び、紙面縦方向に並んで形成されている。各活性領域ＡＣＴ上には、ゲート絶縁膜５１１を介してワード線ＷＬ１〜ＷＬ５が通過し、各ワード線の両側（活性領域であってかつワード線に覆われない領域）には、図１３及び１４に示されているように、それぞれ第１及び第２の高濃度拡散層５３１、５３２が形成されている。

また、第１及び第２の低濃度拡散層５４１、５４２はそれぞれ第１及び第２の高濃度拡散層の端からワード線ＷＬ１〜ＷＬ５の方向にかつゲート電極５１２とオーバーラップするように形成されている。ワード線と、その両側に形成された２つの拡散層とが１つの半導体記憶装置を構成している。前記ワード線ＷＬ１〜ＷＬ５の各側壁には、シリコン窒化膜５２２がシリコン酸化膜５２１、５２３で挟まれた構造を有するゲート側壁絶縁膜５１、５２が連続して形成されている。図１２に示すように、ワード線と交わる向きに延在する活性領域ＡＣＴの列は、隣接する活性領域ＡＣＴの列と、ワード線間において１つおきに接続されている。

互いに隣接する活性領域ＡＣＴが接続する接続部の上には、コンタクト孔ＣＨが形成されている。前記コンタクト孔ＣＨは、前記ワード線と交わる向きに延在するビット線ＢＳ１、ＢＳ２と第１の高濃度拡散領域５３１とを、若しくはビット線ＢＤ１、ＢＤ２と第２の拡散領域５３２とを電気的に接続している。

以上の配置により、１つの拡散層は、４つの半導体記憶装置によって共有されることとなる。また、ビット線ＢＳ１、ＢＳ２は読出し動作時にはソース（書込み動作時にはドレイン）として、ビット線ＢＤ１、ＢＤ２は読出し動作時にはドレイン（書込み動作時にはソース）として機能する。なお、５８１は、層間絶縁膜である。

図１５はこのメモリセルアレイの概略等価回路図である。互いに隣接するビット線の間には、メモリセルＭＴＲが並んで形成されている。各ビット線と交わる方向に延びるワード線が、各メモリセルのゲート電極と接続されている。互いに隣接する１対のビット線と、１本のワード線を選択することにより、特定のメモリセルを選択できる。前記１対のビット線及び１本のワード線に適切な電圧を印加することにより、特定のメモリセルの書換え動作及び読み出し動作を行なうことができる。メモリセルアレイを構成する個々のメモリセルに対する書き換え方法及び読み出し方法の具体例については実施の形態１で既述したので、ここでは省略する。

各ワード線ＷＬ１〜ＷＬ５は、それぞれの活性領域ＡＣＴ上でメモリセルのゲート電極となっている。すなわち、各ワード線は複数のメモリセルに共有されている。また、各ワード線の両側壁には２つのゲート側壁絶縁膜５１、５２が連続して形成されており、これらのゲート側壁絶縁膜５１、５２が複数のメモリセルによって共有されている。このように、各ワード線及びワード線の側壁に形成されたゲート側壁絶縁膜が複数のメモリセルによって共有されているので、メモリセルの面積を縮小し、メモリセルアレイを高密度化できる。

（実施の形態７）
図１６に、本発明の携帯電子機器の一例である携帯電話の概略ブロック図を示す。
図１６の携帯電話は、主として、制御回路６１１、電池６１２、ＲＦ（無線周波数）回路６１３、表示部６１４、アンテナ６１５、信号線６１６及び電源線６１７を備えている。制御回路６１１に、前記いずれかの実施の形態の半導体記憶装置が組み込むことができる。
このように、不揮発性メモリ部と論理回路部の混載プロセスが簡易で、高速動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させると共に、製造コストを削減することが可能になる。

実施の形態１の半導体記憶装置の概略断面図である。 図１の半導体記憶装置の主要部の概略拡大図である。 実施の形態１の半導体記憶装置の書込み特性と従来の半導体記憶装置の書込み特性を比較するグラフである。 実施の形態１の半導体記憶装置を形成する手順を説明する概略工程断面図である。 実施の形態１の半導体記憶装置を形成する手順を説明する概略工程断面図である。 実施の形態１の半導体記憶装置を形成する手順を説明する概略工程断面図である。 実施の形態１の半導体記憶装置を形成する手順を説明する概略工程断面図である。 実施の形態３の半導体記憶装置の概略断面図である。 図８の半導体記憶装置の主要部の概略拡大図である。

実施の形態４の半導体記憶装置の概略断面図である。 実施の形態５の半導体記憶装置の概略断面図である。 実施の形態６のメモリセルアレイの概略平面図である。 図１２のアレイのＡ１−Ａ２線の概略断面図である。 図１２のアレイのＢ１−Ｂ２線の概略断面図である。 実施の形態６のメモリセルアレイの等価回路図である。 実施の形態７の携帯電話の概略ブロック図である。 従来の半導体記憶装置の概略断面図である。

符号の説明

１０１、３０１、４０１、５０１、６０１ シリコン基板（半導体層）；１１１、３１１、４１１、５１１、６１１、９１７ ゲート酸化膜（ゲート絶縁膜）；１１２、３１２、４１２、５１２、６１２ ゲート電極；１１、１２、３１、３２、４１、４２、５１、５２、６１、６２ ゲート側壁絶縁膜；１２２、１７３、３２２、４２４、５２２、６２２ シリコン窒化膜；１２１、１２３、１７２、３２１、３２３、４２１、５１５、５２３、６２１、６２３ シリコン酸化膜；１３１、３３１、４３１、５３１、６３１ 第１の高濃度拡散層；１３２、３３２、４３２、５３２、６３２ 第２の高濃度拡散層；１４１、３４１、４４１、５４１、６４１ 第１の低濃度拡散層；１４２、３４２、４４２、５４２ 第２の低濃度拡散層；１６１、１６２、１６３ 不純物イオン；１７１ フォトレジスト；３５１ 第１の第１導電型領域；３５２ 第２の第１導電型領域；５８１ 層間絶縁膜；５８２ 素子分離領域；６１１ 制御回路；６１２ 電池；６１３ ＲＦ（無線周波数）回路；６１４ 表示部；６１５ アンテナ；６１６ 信号線；６１７ 電源線；９１１ アクティブ領域；９１２ ポリシリコンゲート層；９１３、９１４ 高濃度層；９１５、９１６ 低濃度層；９１８、９１９ サイドウォールスペーサ；Ｗ ゲート電極と第１の高濃度拡散層とのオフセット量；Ｄ１、Ｄ３ 第１の低濃度拡散層の厚さ；Ｄ２ 第２の低濃度拡散層の厚さ；Ｄ４ 第２の高濃度拡散層の厚さ；ＡＣＴ 活性領域；ＷＬ ワード線（ゲート電極）；ＢＤ１、ＢＳ１、ＢＤ２、ＢＳ２ ビット線；ＣＨ コンタクト孔

Claims (17)

1. 第１導電型の半導体層内に設けられた第２導電型の２つの拡散層と、該２つの拡散層間に設けられたチャネル領域と、該チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の側壁に設けられたゲート側壁絶縁膜と、該ゲート側壁絶縁膜内に配置された電荷を蓄積する機能を有する材料からなる電荷保持部を備え、前記２つの拡散層は前記ゲート電極にオーバーラップするように設けられ、前記ゲート電極の端部近傍における一方の拡散層の第２導電型を与える不純物濃度は、前記ゲート電極の端部近傍における他方の拡散層の第２導電型を与える不純物濃度より薄いことを特徴とする半導体記憶装置。
2. 第１導電型の半導体層内に設けられた第２導電型の２つの拡散層と、該２つの拡散層間に設けられたチャネル領域と、該チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の側壁に設けられたゲート側壁絶縁膜と、該ゲート側壁絶縁膜内に配置された電荷トラップ準位を有する電荷保持部としての絶縁体を備え、前記２つの拡散層の一方は第１の高濃度拡散層と第１の低濃度拡散層とからなり、前記２つの拡散層の他方は第２の高濃度拡散層と第２の低濃度拡散層とからなり、前記第１及び第２の高濃度拡散層はそれぞれ前記ゲート電極とオフセットして配置され、前記第１及び第２の低濃度拡散層はそれぞれ前記第１及び第２の高濃度拡散層端から前記ゲート電極の方向に延在するように前記ゲート電極とオーバーラップして配置され、前記第１の低濃度拡散層の第２導電型を与える不純物濃度は、前記第２の低濃度拡散層の第２導電型を与える不純物濃度より薄いことを特徴とする半導体記憶装置。
3. 前記第１の低濃度拡散層の厚さは、前記第２の低濃度拡散層の厚さよりも小であることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１の低濃度拡散層の第２導電型を与える不純物濃度は、前記第２の低濃度拡散層の第２導電型を与える不純物濃度の１／３以下であることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記第１の低濃度拡散層の第２導電型を与える不純物濃度は、前記第１の低濃度拡散層の基板表面と垂直方向の厚さが５ｎｍ以上１０ｎｍ未満のときは１×１０¹⁶ｃｍ^-3以上であって３×１０¹⁸ｃｍ^-3以下であり、前記第１の低濃度拡散層の基板表面と垂直方向の厚さが１０ｎｍ以上１００ｎｍ以下のときは１×１０¹⁶ｃｍ^-3以上であって１×１０¹⁸ｃｍ^-3以下であり、前記第２の低濃度拡散層の第２導電型を与える不純物濃度は、前記第２の低濃度拡散層の基板表面と垂直方向の厚さが５ｎｍ以上３０ｎｍ未満のときは１×１０¹⁹ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下であり、前記第２の低濃度拡散層の基板表面と垂直方向の厚さが３０ｎｍ以上２００ｎｍ以下のときは３×１０¹⁸ｃｍ^-3以上であって１×１０²¹ｃｍ^-3以下であることを特徴とする請求項２に記載の半導体記憶装置。
6. 前記第１の低濃度拡散層の下に接して第１導電型を与える不純物濃度が前記半導体層より濃い領域を配置したことを特徴とする請求項２に記載の半導体記憶装置。
7. 前記第１の低濃度拡散層中の第２導電型を与える不純物全体の５０重量％以上を占める不純物の熱拡散係数は、前記第２の低濃度拡散層中の第２導電型を与える不純物全体の５０重量％以上を占める不純物の熱拡散係数より小さいことを特徴とする請求項２に記載の半導体記憶装置。
8. 前記第１の低濃度拡散層の厚さは、前記第２の低濃度拡散層の厚さの１／２〜／２０倍であることを特徴とする請求項３に記載の半導体記憶装置。
9. 前記第１及び第２の高濃度拡散層と前記ゲート電極とのオフセット量が、５〜３０ｎｍの範囲であることを特徴とする請求項２に記載の半導体記憶装置。
10. 前記第１及び第２の低濃度拡散層と前記ゲート電極とのオーバーラップ量が、１〜３０ｎｍの範囲であることを特徴とする請求項２に記載の半導体記憶装置。
11. 前記第１及び第２の高濃度拡散層が、それぞれ前記ゲート側壁絶縁膜とオーバーラップしていることを特徴とする請求項２に記載の半導体記憶装置。
12. 前記第１及び第２の高濃度拡散層と前記ゲート側壁絶縁膜とのオーバーラップ量が、１０〜１００ｎｍの範囲であることを特徴とする請求項１１に記載の半導体記憶装置。
13. 請求項１に記載の半導体記憶装置を製造する方法であって、前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、前記ゲート電極のゲート長方向の一方の端部及び該一方の端部に隣接する前記半導体層上の一部が覆われるようにパターニングされた注入マスクを形成する工程と、該注入マスク及び前記ゲート電極をマスクとしてゲート電極の他方の側の端部に隣接する前記半導体層のみに第１の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極をマスクとして前記ゲート電極の一方の側の端部に隣接する前記半導体層に第２の不純物を注入して前記２つの拡散層を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
14. 請求項２に記載の半導体記憶装置を製造する方法であって、前記半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、前記ゲート電極のゲート長方向の一方の端部及び該一方の端部に隣接する前記半導体層上の一部が覆われるようにパターニングされた注入マスクを形成する工程と、該注入マスク及び前記ゲート電極をマスクとして前記ゲート電極の他方の側の端部に隣接する前記半導体層のみに前記第２の低濃度拡散層を形成するための第１の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極をマスクとして前記ゲート電極の一方の側の前記半導体層に前記第１の低濃度拡散層を形成するための第２の不純物を注入する工程とを含むことを特徴とする半導体記憶装置の製造方法。
15. 前記第１の不純物を注入する工程の後に前記電荷トラップ準位を有する絶縁体を堆積する工程を行い、該電荷トラップ準位を有する絶縁体を堆積する工程の後に前記第２の不純物を注入する工程を行うことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
16. 前記第１の低濃度拡散層中の第２導電型を与える不純物全体の５０重量％以上を占める不純物の熱拡散係数は、前記第２の低濃度拡散層中の第２導電型を与える不純物全体の５０重量％以上を占める不純物の熱拡散係数より小さいことを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
17. 請求項１〜１２のいずれか１つに記載の半導体記憶装置を備えていることを特徴とする携帯電子機器。

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