TWI248199B - Conductive plug and method of making the same - Google Patents

Description

1248199 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關於一種 於一種導電插塞及其製造 【先前技術】 傳統的半導體製程如 Random Access Memory ; 方法包括··在一基底上形 述絕緣層以形成一接觸孔 學機械研磨以形成表面舆 塞。然後利用一般的沉積 一二氧化矽層。接著，形 矽層上，並進行圖案化及 行儀刻步驟，以選擇性地 層’並去除光阻圖案而形 導電材料，以當作導線元 上述習知技術中，由 表面等高，再著，鎢插塞 矽層，在進行蝕刻步驟時 梦層未被完全移除，導致 不良，亦即存在著開路或 種改良之導電插塞的製造 【發明内容】 有鑑於此，本發明之 製造方法，不但解決了斷 半導體 方法。 動態隨 DRAM ) 成一絕 ，接著 上述絕 方法依 成一光 的製程技術，且特別有關 機存取 製程中 緣層， w積鎢 緣層略 序形成 阻層於 顯影以形成光 去除上述二氧 成一開 件間的 於鎢插 表面覆 經常會 鎢插塞 者斷路 方法。 ϋ，接 導線。 基的表 蓋有氮 發生鎢 與後續 的問題 記憶體 ’導電 然後選 金屬， 為等高 一氮氧 上述基 阻圖案 化碎層 著，在 (Dynamic 插塞的製造 擇性韻刻上 其次施以化 的鶴金屬插 化石夕層以及 底之二氧化 。之後，進 及氮氧化矽 此開口填入 面通常與絕緣層的 氧化石夕層及二氧化 插塞上方之氮氧化 形成的導線之接觸 ，因此業界亟需一 目的在於提供一種導電插塞及其 路的問題’同時也使得導電插夷 0548-A50295TWf(5.0) ; 93021 ； Forever769.ptd 第8頁 1248199 五、發明說明（2) 之間的接觸面積增加，而接觸阻抗得以降低。 - αΙΠϊ成第一介電層、一抗反射層、-犧牲層於 # ^ 後定義一介層窗穿過上述犧牲層、上述抗反 射層及上述第一介愈爲^ 仇久 g^ 罘；丨電層，並於上述犧牲層上沉積一導電声 形層窗内’·最後去除介層窗以外之導電層，： 電闲且凹敍至少部分之上述犧牲層’使上述導 、f其二大八周圍之表面。最後，沉積一第二介電層於上 蓋上述導電插塞；以及形成-導線穿過上述 出之邱八勺紅基接觸。其中，上述導電插塞突 比上’且上述導線與部分之上 述上=面及上述侧壁均形成接觸。 之上 述犧ί:對it亡述凹，步驟係利用上述抗反射層及上 α1=ηρ Λ :…(Di iuted Hydr〇f-a 刻速率差異的特性，以去除部分之卜、+. 犧牲層而使導電插塞較复 矛、[刀之上述 後續㈣製程所需钱刻的之犬出，因而間接縮短 沒有上述抗反射層覆i的::度；另:!； t於導電插塞之上 避免了存在於習知技術中由:進:J續钱，，程時，便 引起之斷路的問題。 几十層如氮氧化矽層所 又，上述導電插塞突出之部分包 壁，且上述導線與部分 上表面與一侧 觸。使得導電插塞之間沾； 及上述側壁均形成接 接觸阻抗得以降低。、1面積較習知技術的增加，而 和優點能更明 為讓本發明之上述和其他目的、特徵 第9頁 0548-A50295TWf(5.0) ; 93021 ； Forever769.ptd 1248199 ' 五、發明說明（3) 顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳 細說明如下： 【實施方式】 依照本發明一較佳實施例，第1圖表示一基底2，其具 有一導電區域7。第2圖說明疊層結構5的形成方法，上述 方法係於一基底2依序形成第一介電層10、抗反射層2〇、 以及犧牲層3 0。上述疊層結構5的形成方法可以包括同一 反應室内同步進行之化學氣相沉積法。其中，第一介電層 10例如導入TEOS及02KLPCVD的反應室之中，以5 0 0至70 0 °C 〇的溫度形成厚度介於2 0 0 0至30 0 0埃之間的二氧化矽 (Si〇2 )層，然後導入SiH4、NH3及队0等氣體於同一反應室 中’以形成當作抗反射層2 〇的氮氧化石夕（S i Ο N )層，其厚 度大抵介於3 0 0至4 0 0埃；接著，再導入TEOS&〇2sLPCVI)反 -應室之中以形成當作犧牲層3 〇的二氧化矽層，其厚度大抵 介於2 0 0 0至3000埃，較佳之厚度大抵介於5()()至1()〇()埃。 依照本發明一較佳實施例，第3至6用於說明介層窗5〇 的形成方法。上述方法係可以利用傳統的微影技術，先於 犧牲層30上形成一光阻層35，如第3圖所示。然後微影形 |成一光阻圖案4 0，如第4圖所示。再經後續的蝕刻步驟， 例如導入合氟氣體如CF4、CHF3、C4F8於反應性離子蝕刻機 台，以蝕刻未被光阻圖案4〇保護之犧牲層3〇、抗反射層 20、以及部分的介電層丨〇，如第5圖所示。最後，移除光 阻圖案40而形成介層窗5〇，此介層窗5〇露出上述導電區域 7，如第6圖所不。其中，介層窗5〇之深度大抵介於丨了㈣至

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2 3 Ο 0 埃。 —依妝本杳明一較佳實施例，第7及8圖用於說明導電插 基7 〇的^/成方& i述方法係、先於介層窗5 Q之底部及侧壁 表面利用沉積法形成阻障層6〇，士口第7圖所示。上述阻障 層60例如利用LPCVD法形成氮化鈦（ΤιΝ)層，其厚度大抵 介於2〇〇至_埃及利用PVD法形成一鈦（Tl)層，盆厚度一 大抵介於200至3 00埃。 ’、 、之後進打一退火製程，溫度大抵大於400 °C ;利用CVD 法（導入WFe及Si扎或I等氣體）於犧牲層3〇上沉積一導電 層，如鎢金屬層且填入介層窗5〇内，其中導電層將介層窗 50，滿。然後，去除介層窗5〇以外之導電層，以形成導電 插塞70-，亦即施以平坦化步驟，以形成導電插塞7〇，如第 8圖所不。上述去除介層窗5〇以外之導電層的方法包括化 學機械研磨法。上述導電插塞7〇之厚度大抵介於3〇⑽至 4 0 0 0埃之間。 最後，凹蝕至少部分之犧牲層3 〇，並留下部分的犧牲 層30a，使導電插塞70突出其周圍之表面，如第9圖所示。 =上述導電插塞70突出其周圍之表面大抵2〇〇至3〇〇埃，本 實施例中導電插塞7〇的上表面高於犧牲層3〇a的上表面。 上述凹银步驟係利用稀釋之氫氟酸（Di luted

Hydrofluoric Acid ;DHF)以濕蝕刻部分之犧牲層⑽。其 中，抗反射層及上述犧牲層對DHF之蝕刻速率為1 : 8。依、 照本發明另一較佳實施例，上述凹蝕步驟包括去除所有又之 上述犧牲層3 0，直到露出上述抗反射層2 〇為止。

1248199 五、發明說明（5)

依照本發明一較佳實施例，第丨〇至丨2圖用於說明導線 90的形成方法，包括：沉積第二介電層8〇於上述基底上且 覆蓋上述導電插塞70，如第1〇圖所示。接著，在上述第二 介電層80形成一開口 85，如第11圖所示。然後，在上述開 口 85形成一導線90，並與上述導電插塞7〇接觸。其中，上 述導電插塞70突出之部分包括一上表面10Q與侧壁11〇，且 上述導線90與部分之上述上表面1()()及上述侧壁丨1()均形成 ，觸，如第12圖所示。其中，上述第二介電層8〇包括一二 氧化矽層，其厚度大抵介於2Q00至3〇〇〇埃。 依照本發明一較佳實施例 ，塞，包括：一基底2、一導電區域7、第一介電層i、一 几反射層20、一犧牲層3〇a、一阻障層60、一導電插塞7〇 犧it介矣電層二、以及一導線9〇。其中，導電插塞〜"交 Ξ導f:/::人之部分包括-上表面100與側壁11〇， ^線90貝牙弟二介電層8〇盥上述 均形成接觸。 /、上边之上表面100及側壁110 雖然本發明已以數個較佳實施例 用以限定本發日月，任何熟習 :、其亚非 精神和範圍内，當可作任音之不脫離本發明之 保護範圍當視後附之申請；部，因此本發明之 T明寻利耗圍所界定者為準。

1248199 圖式簡單說明 第1至1 2圖為一系列剖面圖，用以說明本發明一較佳 實施例製作導電插塞的流程。

件底電 元基導 , 产·-rc 《《《((( 要~ ~ 0000500000 J271233345678 主 rL 明 說 weu !# 符 域 區 層； 電層 介射 - 層 層圖窗層插介 反牲t4i阻阻層障電二 第抗犧彳光光介阻導第 案 •， 層 塞電 8 5〜開口 ； 9 0〜導線； 100〜導電插塞之上表面; 11 0〜導電插塞之側壁。

0548-A50295TWf(5.0) ； 93021 ； Forever769.ptd 第13頁

Claims (1)

1248199 申請專利範圍 1. 一種導電插塞的製造方法，包括： 依序形成第一介電層、一抗反射層 Λ 犧牲層於一基 底上； 定 電層； 於 去 凹 之表面 2. 法，該 3. 法，更 沉 及 形 4. 法，該 導線與 5. 法，更 於 6. 法，其 義一介層窗穿過該犧牲層、該抗反射層及該第一介 該犧牲層上沉積一導電層且填入該介層窗内； 除介層窗以外之導電層，以形成導電插塞；以及 钱至少部分之該犧牲層，使該導電插塞突出其周圍 〇 如申請專利範圍第1項所述之導電插塞的製造方 導電插塞突出其周圍之表面大抵200至300埃。 如申請專利範圍第1項所述之導電插塞的製造方 包括： 積一第二介電層於該基底上且覆蓋該導電插塞；以 如申請 導電插 部分之 如申請 包括： 該介層 如申請 中該去 成一導線穿過該第二介電層與該導電插塞接觸。 專利範圍第3項所述之導電插塞的製造方 塞突出之部分包括一上表面與一側壁，且該 該上表面及該侧壁均形成接觸。 專利範圍第1項所述之導電插塞的製造方 窗與該導電插塞之間形成一阻障層。 專利範圍第1項所述之導電插塞的製造方 除介層窗以外之導電層的方法包括化學機械

0548-A50295TWf(5.0) ； 93021 ； Forever769.ptd 第14頁 1248199 六、申請專利範圍 研磨法。 7.如申請專 法，該凹蝕步驟 8 ·如申請專 法，其中該第一 於2000至3000埃 層，其厚度大抵 矽層，其厚度大 9·如申請專 法’其中該抗反 (Diluted Hydr 利範圍第1項所述之導電插塞#製造方 包括去除所有之該犧牲層。 利範圍第1項所㉛之導電插塞白勺製造方 介括一二氧化矽層，其厚度大抵介 ，該抗反射層包括一氮氧化矽（Si0 介於3 0 0至400埃；該犧牲層包括一二氧化 抵介於500至1〇〇〇埃。 利範圍第1項所述之導電插塞的製造方 射層及該犧牲層對稀釋之氫氟酸 of luoric Aci Η · nwp、 > ^ 八。ία，DHF )之蝕刻速率為工： 1 0 ·如申請專利範圍第丨項所述之導電制生 /、 丨層_之冰度大抵介於1 70 0至230 0埃。 11. 如申請專利範圍第5項所述之導電插塞的製造方 法，/、中該阻障層包括一氮化鈦（TiN)層，其厚度大抵 介於200至300埃；或是一鈦（了丨）> 一 2 00至3 0 0埃。 Ul )層，其厚度大抵介於 12. 如申請專利範圍第丨項所述之導電插夷 法，其中該導電層包括一鎢（w)金屬層。土 、衣 1 3 .如申請專利範圍第3項所 θ 法，其中該第二介電層包括一一气化：：插基的a方 於2000至3 0 0 0埃。 —乳化石夕層，其厚度大抵介 14· 一種導電插塞，包括：

0548-A50295TlVf(5.0) ； 93021 ； Forever769.ptd 第15頁 1248199 六、申清專利範圍 '~基底， 一疊層結構，置於該基底上，由下而上包括第一介電 層、一抗反射層、一犧牲層； 一介層窗，貫穿該疊層結構之該犧牲層、該抗反射 層、及部分之該第一介電層； 一阻障層，置於該介層窗之側璧與底部表面上； 一導電插塞，填滿該該介層窗旅突出其周圍之表面。 1 5 ·如申請專利範圍第1 4項所述之導電插塞，該導電 插塞突出其周圍之表面大抵20 0爻3〇〇埃。 1 6 ·如申請專利範圍第1 4項所述之導電插塞，更包 括： 一第二介電層，置於該基底上且覆蓋該導電插塞；以 及 一導線，貫穿該第二介電層與該導電插塞接觸。 1 7.如申請專利範圍第1 6項所述之導電插塞，該導電 插塞突出之部分包括一上表面與一側壁，且該導線與部分 之該上表面及該側壁均形成接觸。 1 8 ·如申請專利範圍第1 4項所述之導電插塞，其中該 • I第一介電層包括一二氧化矽層，其厚度大抵介於2〇〇〇至 3000埃；該抗反射層包括一氮氧化石夕（Si〇N)層，其厚度 大抵介於3 0 0至4 0 0埃；該犧牲層包括一二氧化石夕層，其厚 度大抵介於500至lOGG埃。 1 9 .如申请專利範圍第1 4項所述之導電插塞，其中該 介層窗之深度大抵介於1700至2300埃。

0548-A50295TWf(5.0) ； 93021 ； Forever769.ptd 第16頁 1248199 ‘六、申請專利範圍 ^ 2 0 .如申請專利範圍第1 4項所述之導電插塞，其中該 阻障層包括一氮化鈦（TiN )層，其厚度大抵介於2 0 0至 300埃；或是一鈦（Ti)層，其厚度大抵介於2 00至300 埃。 2 1 .如申請專利範圍第1 4項所述之導電插塞，其中該 導電插塞包括一鎢（W)金屬插塞，其厚度大抵介於3 0 00 至4000埃。 2 2 .如申請專利範圍第1 6項所述之導電插塞，其中該 第二介電層包括一二氧化石夕層，其厚度大抵介於2000至 Ο 3000 埃。

0548-A50295TWf(5.0) ； 93021 ； Forever769.ptd 第 17 頁