^46765 九、發明說明： 【發明所屬之技術領域】 發明領域 本發明是有關於一種靜杂 里月’包放電保護電路，更於 是有關於-種用於保護内 寸別地， 保護電路 mu- 冲兒路防備靜電放電的靜電敌外 【先前技術】 發明背景 10 精密的半導體元件，像大規模 由於從外部所提供的靜電電荷而放 者故障。 積體電路（LSI)般， 電，導致特性的降級 會 或 據此LSI包括用於保護内部電路防備施加至—電 或者成就輸入-輸出端之靜電放電（ESD)電壓的靜電 電保護電路（ESD保護電路）。 包 15 第8圖是為一習知ESD保護電路的電路圖。 一ESD保護電路800包含一電源箝位部份81〇和一閘極 電壓控制部份820。該電源箝位部份81〇包括一個用於防止 ESD電麼被施加到一内部電路9〇_η_通道金屬氧化物半導 體（MOS)場效電晶體（NM〇s)811。該閘極電壓控制部份 20 82〇用於控制被包括於該電源箝位部份81〇内之NM〇s 811 之閘極的電壓。 該電源箝位部份810包括該被電氣連接在一被連接至 一電源端VDD之電源線901與一被連接至一電源端vss之 電源線902之間的NMOS 811。該NMOS 811的一個輸入-輸 1246765 出端（汲極或源極）是經由一電阻器812來連接至該電源線 901而該NMOS 811的另一個輸入-輸出端是連接至該電源 線902。在第8圖中，於該NMOS 811上的一個寄生雙極性電 晶體811a、一個寄生電阻器811b、及一個寄生二極體siic 5 是抽象地由點線顯示。 例如’ 一個正DC電壓被施加到該電源端vDD而該電源 端VSS被連接至地線（GND)。 該閘極電壓控制部份820具有一個互補M〇s (CM〇s) 反相器結構並且包括一個p-通道MOS場效電晶體（pm〇s) 10 821和一個NMOS 822。該PM0S 821的一個輸入-輸出端被 連接至該電源線901而該PM0S 821的另一個輸入_輸出端被 連接至該NM0S 822的一個輸入-輸出端和被包括於該電源 措位部份810内之NM0S 811的閘極端。該NMOS 822的一個 輸入-輸出端被連接至該PMOS 821的另一個輸入_輸出端和 15被包括於該電源箝位部份810内之NMOS 811的閘極端而該 NM0S 822的另一個輸入-輸出端被連接至該電源線9〇2。該 PM0S 821與該NMOS 822的閘極端皆被連接至該電源線 901。 該習知ESD保護電路800的運作現在將會被描述。 假設一個正DC電壓在該電源端VSS作為基準（(}1^1)) 下被施加到該電源端VDD。那麼在該閘極電壓控制部份82〇 中該PM0S 821關閉而該NMOS 822打開。結果，在#帝、原 推位部份810中之NMOS 811的閘極端被電氣地連接至，恭 源線902而該NMOS 811關閉。據此，被施加到該電源端 ί246765 電路 的正DC電壓將會被供靡丨 …^ "亥内部電路900而該内部 9〇〇執行預定的運作。 畜一 5 10 15 1固止⑽職在該電源端VSS作為基準（GND) I被施加到該電源端VDD時，”崩潰將會發生在該 OS 811内之η-型汲極接合區域中的空乏層内。結果，基 體的電位將錢升。當在寄生雙姉電晶體_之基極與 射極之電位之間的差異到達大_.7料，該寄生雙極性電 晶體8na打開而且由咖所產生的電流經由該電源線9〇2 流動到該電源端VSS㈣㈣電路被保護。當一個負 ESD電壓在該電源端卿作為基準（gnd)下被施加到該 電源端娜時，勒部電物轉會以相_方式被保護。 田個正ESD電壓在該電源端VDD作為基準㈣^ 下被施加到該電源端vss時，將會於大約ο.? V下打開的寄 生-極體811e破正向偏壓。當該寄生二極㈣“打開時， 個由ESD所產生的電流流動到該電源端vdd而該内部電 路900被健。當—個負哪電壓在該電源端vss作為基準 (GND)下被施加到該電源端VDD時，該内部電路9⑻將會 以相同的方式被保護。 再者，在第8圖中，於該NMOS 811之汲極與閘極之間 20的寄生電容（圖中未示）是用於提升該丽⑽川之間極的 電壓。這提升該基體的電位並降低一個電壓，在該電壓下， 忒可生雙極性電晶體811a打開。那就是說，該寄生雙極性 電晶體811a容易打開。 此外，一種ESD保護電路，在其中，一電容元件（具有， 1246765 例如，大約幾個微微法拉的電容）是連接在一NMOS的閘極 與汲極之間俾可控制其之閘極的電壓，是被揭露（見，例 如，曰本未審查專利公告第Hei6-163824號案，第1圖）。 【發明内容】 5 發明概要 根據本發明，一種用於保護内部電路防備靜電放電的 靜電放電保護電路，包含：一電源箝位部份，該電源箝位 部份包括一個電氣地連接在一條被連接至一第一電源端之 第一電源線與一條被連接至一第二電源端之第二電源線之 10 間的η-通道MOS場效電晶體；及一用於控制該η-通道MOS 場效電晶體之閘極之電壓的閘極電壓控制部份，其中，該 閘極電壓控制部份包括：一個Ρ-通道M0S場效電晶體，其 之一個輸入-輸出端是連接至該第一電源線而其之另一個 輸入-輸出端是連接至該η-通道M0S場效電晶體的閘極 15 端；一第一電阻器，其之一個端是連接至該ρ-通道M0S場 效電晶體的該另一個輸入-輸出端與該η-通道M0S場效電 晶體的閘極端而其之另一個端是連接至該第二電源線；一 個第二電阻器，其之一個端是連接至該第一電源線而其之 另一個端是連接至該Ρ-通道M0S場效電晶體的閘極端；及 20 一個電容器，其之一個端是連接至該第二電阻器的另一個 端與該Ρ-通道M0S場效電晶體的閘極端而其之另一個端是 連接至該第二電源線。 本發明之以上及其他特徵與優點將會由於後面配合該 等描繪本發明之作為例證之較佳實施例之附圖的描述而變 1246765 得清楚明白。 圖式簡單說明 第1圖是為一個顯示為本發明之一實施例之ESD保護 電路基礎之原理的電路圖。 5 第2圖是為本發明之一實施例之E S D保護電路的詳細 電路圖。 第3圖顯示習知ESD保護電路在ESD電壓被施加之時的 轉態特性。 第4圖顯示本發明之實施例之ESD保護電路在一 ESD電 10 壓被施加之時的轉態特性。 第5圖是為用於保護内部電路之ESD保護電路在— ESD 電壓被施加到該内部電路之輸入訊號端之時的電路圖。 第6圖顯示用於控制該NMOS之閘極之電壓之被包括 在於弟5圖中所示之ESD保濩電路内之閘極電壓控制部份 15 的結構。 第7圖是為本發明之另一實施例之用於保護内部電路 之ESD保護電路在一ESD電壓被施加至内部電路之幹入1 號端之時的電路圖。 第8圖是為一習知ESD保護電路的電路圖。 20【實施方式】 較佳實施例之詳細說明 就習知之在其中，一個電壓，在其下，於一 + ^ 电源#位 部份内之NMOS上之寄生雙極性電晶體打開，9 J 疋错由利用 寄生電谷來被降低的ESD保護電路而言，該岑座带& 可王毛各的值 9 1246765 疋相寺於或者比1毫微微法拉小。據此，一個電壓，在复下， 該寄生雙極性電晶體打開，無法被戲劇性地降低。因此， 由一 ESD所產生的電流可能流動到一内部電路，導致元件 損壞的結果。 5 就習知之在其中，閘極電壓是藉由連接一個大電容元 件（具有，例如，大約幾個微微法拉之電容）於 — NMqs之 閘極與汲極之間的ESD保護電路而言，整體面積是由於該 電谷元件而增加。再者，在很多情況中，一保護電路 是形成於一 LSI中的I/O區域内，在那裡，數個電晶體是如 10 一陣列一樣排列。據此，一個用於形成該電容元件的製程 必須被加入。此外，為了得到大約幾個微微法拉的電容， 數個NMOS，各具有與丨毫微微法拉相等或者比它小的寄生 電容，會被並聯連接。然而，在這情況中，很多NM〇s& 須被使用，所以整體面積增加。 本發明被作為來解決以上的問題。本發明之目的是為 提供一種能夠有效地保護内部電路防備ESD之節省空間的 ESD保護電路。 本發明的實施例現在將會配合該等圖式詳細地作說 明。 命第1圖疋為一個顯不為本發明之一實施例之ESD保護 電路基礎之原理的電路圖。 • ESD保漢電路i 00保護一内部電路勘防備並且 包含-個電源箝位部份110與一個閘極電壓控制部份12〇, 該電源箝位部份110包括一個電氣地連接在一條被連接至 1246765 一電源端VDD之電源線2〇1與一條被連接至一電源端vss 之包源線202之間的NMOS 111，該閘極電壓控制部份12〇 用於控制該NMOS 111之閘極的電壓。 在該電源箝位部份110中，該1^]^〇5 121的一個輸入-輸 5出端（汲極或源極）是經由一電阻器112來連接至該電源線 2〇1而该NMOS 111的另一個輸入_輸出端是連接至該電源 線202。在第1圖中，在該NMOS 111上的一寄生雙極性電晶 體111a、一寄生電阻器lllb、及一寄生二極體111〇是抽象地 由點線所顯示。該寄生雙極性電晶體丨丨以的集極和射極分 10別對應於该NMOS 111的汲極和源極。在這例子中，該 NMOS 111的汲極是連接至該電源線2(n。 如果數個NMOS 111被設置來通過一個由esd所產生 之強有力的電流的話，在這些NMOS 111的特性上將會有變 化。在該情況中，僅一個寄生雙極性電晶體niyT開而且 15由ESD所產生的電流流動到該電晶體111a。為了避免這樣， 該電阻器112被設置（細節將會在稍後作描述）。 該閘極電壓控制部份120包括一個PM0S 121、電阻器 122和123、及一個電容器124。該PMOS 121的一個輸入-輸 出端是連接至該電源線201而該PMOS 121的另一個輸入-輸 r\ p. 出端是連接至該NMOS 111的閘極端。該電阻器122的一個 端是連接至該PM0S 121的該另一個輸入-輸出端與該 NM〇S 111的閘極端而該電阻器122的另一個端是連接至該 電源線202。該電阻器123的一個端是連接至該電源線2〇1而 讀電阻器123的另一個端是連接至該PM0S 121的閘極端。 1246765 該電容器124的一個端是連接至該電且哭 电丨且杰123的该另一個端 與該PMOS 121的閘極端而該電容器124的另一個端是連接 至該電源線202。 該PMOS 121是處於導通狀態—段由一個由該電阻哭 5 I23與該電容器124所給予之時間常數所決定的時間。在二 電源箝位部#110中之NMOS 111之閑極的電壓是由於被產 生跨過該電阻器122的電壓而上升。 該ESD保護電路1〇〇的運作現在將會作描述。 假设一個正DC電壓被施加到該電源端VDD而該電源 10端VSS是為基準（GND)。那麼，在該閘極電壓控制部份 内的PMOS U1關閉。在這情況中，於該電源籍位部份⑽ 内之NMOS 111的閘極端是電氣地連接至該電源線2〇2而該 NMOS 111關閉。據此，施加到該電源端VDD的正電壓 將會被供應到該内部電路2〇〇而該内部電路2〇〇執行預定的 15 運作。 當一個正ESD電壓在該電源端VSS作為基準（GNd) 下被施加到該電源端VDD時，雪崩崩潰於汲極電壓上升到 某個值（Va)時將會發生在該NMOS 111内之一η-型汲極接 面區域内的空乏層中。結果，一個電流流過一基體而該基 2〇體的電位上升。當在該寄生雙極性電晶體nia之基極與^ 極之電位之間的差異到達大約〇·7 V時，該寄生雙極性電晶 體Ilia打開。據此，—個由ESD所產生的電流是經由該電源 線202流動到該冑源端VSS而該内部電路200被保護。’、 在该閘極電壓控制部份12〇中，該pM〇s 121是處於導 12 1246765 通狀態一段由一個由該電阻器123與該電容器124所給予之 時間常數所決定的時間。該NMOS 111之閘極的電壓是由於 被產生跨過該電阻器122的電壓而上升。結果，一通道被形 成於該石夕基體的表面上在該閘極下面。於該通道内的電子 5 進入在該汲極接面區域内的空乏層並且產生電子-電洞 對。所產生的電子流到該汲極而所產生的電洞流過該基 體。這樣將會誘發一雪崩崩潰。因此，該寄生雙極性電晶 體111a容易地打開。那就是說，於該nm〇S 111上的寄生雙 極性電晶體llla將會在一個低汲極電壓下打開。 10 當一個負ESD電壓在該電源端VDD作為基準（GND) 下被施加到該電源端VSS時，該内部電路200將會以相同的 方式被保護。 另一方面，當一個正ESD電壓在該電源端VDD作為基 準（GND)下被施加至該電源端VSS時，將會在大約〇.7 v 15打開的寄生二極體111c是正向偏壓。當該寄生二極體lllc 打開時’ 一個由ESD所產生的電流流到該電源端VDD而該 内部電路200被保護。當一個負ESD電壓在該電源端VSS作 為基準（GND)下被施加到該電源端VDD時，該内部電路 200將會以相同的方式被保護。 20 如上所述，藉著本發明之實施例的ESD保護電路1〇〇， 於該電源箝位部份110中之NMOS 111上的寄生雙極性電晶 體111 a在一個低〉及極電壓下打開，所以一個由ESD所產生的 電流不流過該内部電路200但流過該電源箝位部份11〇。因 此，該内部電路200能夠被保護。 13 1246765 再者，It者本發明之實施例的ESD保護電路i〇〇，該電 容器124被用於控制該PM0S 121處於導通狀態的時間（該 NMOS 111之閘極之電壓被保持高的時間），所以大電容值 是不必要的。大約幾個毫微微法拉將會是適足的。因此， 5 该ESD保瘦電路1〇〇的面積不增加。 本發明之一實施例的ESD保護電路現在將會詳細地作 描述。 第2圖是為本發明之一實施例之ESD保護電路的詳細 電路圖。 10 一ESD保護電路300包含一個電源箝位部份31〇與一個 閘極電壓控制部份320，該電源箝位部份31〇包括一個被電 氣地連接在一條連接至一電源端VDD之電源線4〇1與一條 連接至一電源端VSS之電源線402之間的NMOS 311，該閘 極電壓控制部份320用於控<制在該電源箝位部份31〇中之 15 NMOS 311之閘極的電壓。 在該電源箝位部份310中，該NMOS 311的一個輸入_輸 出端（汲極或源極）是經由一電阻器312來連接至該電源線 401而該NMOS 311的另一個輸入-輸出端是連接至該電源 線402。在第2圖中，於該麵⑽311上的一個寄生雙極性電 20晶體311a、一個寄生電阻器3Ub、和一個寄生二極體 是抽象地由點線顯示。該寄生雙極性電晶體31U的集極和 射極分別對應於該NMOS 311的汲極與源極。 為了通過由ESD所產生之強有力的電流，數個nm〇s 311被並聯地連接。縱使在該數個]^%〇5 311之特性上有變 14 1246765 化（於在其之下，雪崩崩潰發生之電壓上的變化），在該數 個NMOS 311上的寄生雙極性電晶體311a將會由該電阻器 312在相同的時間打開。 該電阻器312的功能現在將會具體地作描述。如果該數 5 個NMOS 311是並聯地連接的話，電壓，在其之下，該等寄 生雙極性電晶體31 la由於在一個正ESD電壓被施加至該電 源端VDD之時之雪崩崩潰之結果而打開，是彼此不同。此 外，由於因佈線電阻而起的電壓降，在施加到一個接近電 源端VDD之寄生雙極性電晶體311a與一個遠離電源端VDD 10 之寄生雙極性電晶體311a的電壓之間有一差異。據此’不 確定哪個寄生雙極性電晶體31 la打開。（然而，於一NMOS 311上之雪崩崩潰電壓是低且接近電源端VDD的寄生雙極 性電晶體311a將會容易地打開。）當一個寄生雙極性電晶 體311 a打開時，一個由ESD所產生的電流流到該電源端VSS 15 而該電源線401的電位不上升。因此，另一個寄生雙極性電 晶體311a不打開而電流流過該打開的寄生雙極性電晶體 311a。結果，打開的NMOS 311將會被損害。該電阻器312 的功能是如下。當一個寄生雙極性電晶體311a打開而一個 由ESD所產生的電流流到該電源端VSS時，該電源線401的 20 電位由該電阻器312保持在一個與某個值相同或者比該值 大的值。據此，另一個寄生雙極性電晶體311a容易地打開。 結果，所有的寄生雙極性電晶體311a打開而一個由ESD所 產生的電流不流過一個NMOS 311但流過所有的NMOS 311° 15 1246765 該閘極電壓控制部份320包括一個PMOS 321、電阻器 部份322和323、及一個NM0S 324。該PM0S 321的一個輸 入-輸出端是連接至該電源線401而該PM0S 321的另一個輸 入-輸出端是連接至該NM0S 311的閘極端。該電阻器部份 5 322是位於該PM0S 321的該另一個輸入_輸出端與該電源線 402之間並且包括串聯連接的nm〇S 322-1，322-2,322-3，和 322- 4。該電阻器部份323位於該電源線401與該PM0S 321 的閘極端和該電阻器部份322之間並且包括串聯連接的 PM0S 323-l，323-2,323-3，和323-4。該NMOS 324是連接在該 10電阻器部份323與該電源線402之間。該NM0S 324與該等 PM0S 323-1，323-2,323-3，和323-4的閘極端是連接至該電源 線402。 在該閘極電壓控制部份320中之電阻器部份322内之串 聯連接之NM0S 322-1，322-2,322-3，和322-4的開態電阻在 15功能的角度上相當於在第1圖中所示之電阻器122。相似 地’在該電阻器部份323中之串聯連接之pM〇s 323- 1，323-2,323-3，和323-4的開態電阻在功能的角度上相當 於在第1圖中所示的電阻器123。於該NMOS 324中的寄生電 谷在功能的角度上相當於在第1圖中所示的電容器124。 20 數個PMOS 321 (圖中未示）是並聯地連接來控制言亥 NMOS 311之閘極的電壓。此外，數個（十個，例如）NM〇s 324是並聯地連接俾可由在它們内之寄生電容控制該pM〇s 321處於導通狀態的時間。在第2圖中，該四個NM〇s 322-1，322-2,322-3,和322-4是串聯地在該電阻界部份322中 16 1246765 連接。然而’於該電阻器部份322中之NM〇s的數目被增加 或減少以致於藉由它們之開態電阻值的總和，在該電源籍 位部份310中之NMOS 311之閘極的電壓將會是# 值（2.5V，例如）。相似地，在該電阻器部份323中之pM〇s 5的數目可以適當地改變來控制一時間常數。 该ESD保護電路3〇〇的運作現在將會作描述。 假e又一個正DC電壓被施加到該電源端VDD而該電源 端VSS是為基準（GND)。那麼在該電阻器部份323中的該 等PMOS 323-1至323-4打開而在該閘極電壓控制部份32〇中 10的pM〇S關閉。在這情況中，該等NM〇s 3224至打 開。據此，在該電源箝位部份31〇中之NM〇s 311的閘極端 是經由讜電阻部份322電氣地連接到該電源線4〇2而該 NMOS 311關閉。結果，施加到該電源端VDD的正dc電壓 將會被供應到該内部電路4〇〇而該内部電路4〇〇執行預定的 15 運作。 當一個正ESD電壓在該電源端vss作為基準（gnd) 下被施加到該電源端VDD時，一個雪崩崩潰在汲極電壓上 升到某個值（Va)時將會發生在該!^“〇3311中之1型汲極 接面區域内的空乏層中。結果，電流流過一基體而該基體 20的電位上升。當在該寄生雙極性電晶體311a之基極與射極 之電位之間的差異到達大約〇·7ν時，該寄生雙極性電晶體 311a打開。據此，一個由ESD所產生的電流是經由該電源 線402流到該電源端VSS而該内部電路4〇〇被保護。 在該閘極電壓控制部份320中，該PMOS 321是處於導 17 1246765 通狀態一段由一個由在該NMOS 324内之寄生電容與該電 阻器部份323所給予之時間常數所決定的時間。該1^厘〇5 311之閘極的電壓由於被產生跨過該電阻器部份322之電屢 5 10 15 20
而上升。結果，一個通道被形成於該矽基體的表面上在該 問極下面。於該通道内的電子進入該汲極接面區域中的空 乏層並且產生電子-電洞對。被纽的電子流龍汲極而被 產生的電洞流過該基體。這將會誘發雪崩崩潰。因此，該 寄生雙極性電晶體311a容易地打開。那就是說，於該nm〇s 的寄生雙極性電晶體311a將會在—個低汲極電麼下 打開。 當-個負ESD電壓在該電源端VDD作為基準（gnd) 下被施加到該電_辦時，該内部魏·將會以相同的 方式被保護。
田一1固止hSD電壓在該電源端VDD作為 準（GND) T被施加到該電源端vss時，會在大約ο.”打 的寄生二極體311e是正向偏壓。#該寄生二極體咖打 時’ -個由ESD所產生的電流流到該電源端聊而該内 電路_被保護。當—個負㈣電壓在該電源端娜作為 準（GND)下被施加到該電源端卿時，該内部電路彻 會以相同的方式被保護。 田3,〇〇〇伏特之ESD電壓被施加到在第2圖中所示 酬呆護電路觀電源請料所彳㈣之轉態特性的; 擬結果現在將會作騎。在第8圖中所示之習知ESD保護 路800之轉‘讀性的模㈣果亦會被赠。這純擬是藉1 18 1246765 個可商業得到的電路模擬器（HSPICE)來被執行。 第3圖顯示於一個ESD電壓被施加之時該習知保護 電路的轉態特性。 5 在第3圖中，水平軸表示時間（s)而垂直軸表示電壓 5 (V)。於該電源箝位部份81〇中之NM〇S8u之沒極和問極 的電壓被顯示。 於該NMOS 811上的寄生雙極性電晶體811&在電壓％ 下打開。如在第3圖中所示，由寄生電容（圖中未示）所作 用之在習知ESD保護電路_中之nm〇S 811之閘極之電壓 10上的增加最多是大約0.68V。據此，該電壓Vt是7V而且是高 的。 該電壓Vt必須比一個在其下，該内部電路4〇〇被損害的 電壓低，那就是說，比在該内部電路4〇〇 (一個由ESD所產 生的電流必須不通過它）中之電晶體（圖中未示）的電壓 15低。再者’為了防止該寄生雙極性電晶體311a在該NMOS 311之正常運作之時打開，該電壓％必須比正常電源電壓 (額定電源電壓）高。藉著本發明之實施例的£3〇保護電路 300，該電壓vt是藉由控制該nm〇S 311之閘極的電壓來被 設定。 20 該NM0S 311之閘極的電壓被控制因此於在該通道中 之電子進入該汲極接面區域中之空乏層之時所產生之電子 -電洞對的數目將會增加。被產生的電洞被偵測為一個流7 基體的電流。因此，當流過該基體的電流是最強有力時， 最大數目的電子-電洞對被產生。如果該NM〇s 311之閘極 19 1246765 的電壓符合這條件的話，適當的電壓vt將會被得到。 如果該NMOS 311之閘極的電壓是太低的話，那麼所產 生之電子-電洞對的數目是少而流過該基體的電流是弱。結 果’該基體的電位不上升而該寄生雙極性電晶體311a無法 5 谷易地打開。 如果該NMOS 311之閘極的電壓是太高的話，那麼一個 笔壓降由於在該通道中的電阻而發生而且所產生之電子_ 電洞對的數目是少。結果，流過該基體的電流是弱且該寄 生雙極性電晶體311a不打開。
10 弟4圖顯示本發明之實施例之ESD保護電路在一個ESD 電壓被施加之時的轉態特性。 在第4圖中，水平軸表示時間（s)而垂直軸表示電壓 (V) 。在該電源箝位部份31〇中之nmos 311之汲極與閘極 的電壓被顯示。 15 於第4圖中所示的轉態特性是藉由對E S D保護電路3 0 0 執行模擬來被得到，在該ESD保護電路300中，三十六個 NMOS 311被並聯地在該電源箝位部份31〇中連接，三十四 個PMOS 321被並聯地在該閘極電壓控制部份32〇中連接， 而十個NMOS 324被並聯地在該閘極電壓控制部份320中連 20接。被包括於該ESD保護電路300内的每一個MOS場效電晶 體具有〇·34μηι的閘極長度（L)和15^m的閘極寬度 (W) 。 如在第4圖十所示，於本發明之實施例之ESD保護電路 300中之NMOS 311之閘極的電壓被上升到2.5V。結果，該 20 1246765 笔壓Vt能夠被降低到4.5V。 如上所述’藉著本發明之實施例的ESD保護電路300， 在该電源箝位部份31〇中2NM〇s 311上的寄生雙極性電晶 體3lla在一個低汲極電壓下打開，所以一個由ESD所產生 5的電流不流過該内部電路400但流過該電源箝位部份31〇。 因此，該内部電路4〇〇能夠被保護。 再者’藉著本發明之實施例的ESD保護電路3〇〇，一個 大電容值對於用以控制該PM〇s 321處於導通狀態之時間 (該NMOS 311之閘極之電位被保持高的時間）的電容器來 1〇說是不需要的。大約幾個毫微微法拉會是適足的。因此， 在忒NMOS 324内的寄生電容能夠被使用而且該esd保護 電路300的面積不增加。 此外’藉著本發明之實施例的ESD保護電路3〇〇，電阻 為與電谷态能夠藉著NMOS 322-1，322-2,322-3，和322-4、 15 PMOS 323-1，323-2,323-3，和323-4、與圓05 324的使用來被 开>成。這省略了用於形成不必要元件的製程。例如，〗〇巨 細胞，在其中，電晶體被排列如一陣列，能夠被有效率地 製作。 一個用於在ESD電壓不被施加到電源端VDD或vss而 20疋到内部電路之輸入訊號端之時保護内部電路的ESD保護 電路現在將會作描述。 第5圖是為用於在ESD電壓被施加到内部電路之輸入 訊號端之時保護内部電路之ESD保護電路的電路圖。 與在第1圖中所示之那些相同的組件是由相同的標號 1246765 標示而且它們的描述將會被省略。 -個用於在ESD電壓被施加到該内部電路2〇〇之輸入 訊號端VIN之時保護該内部電路2〇〇的ESD保護電路包 含-個電氣地連接在-條連接至一電源端⑹此電源線 5 201與一條連接至該輸入訊號端VIN之訊號線2〇3之間的 PMOS 501、一個電氣地連接在該訊號線2〇3與一條連接至 一電源端VSS之電源線202之間的NM〇s 5〇2、一個用於控 制該PMOS 501之閘極之電壓的閘極電壓控制部份51〇、及 一個用於控制該NMOS 502之閘極之電壓的閘極電壓控制 10 部份520。 該NMOS 502是經由一電阻器5〇3來連接至該訊號線 203。為了通過由ESD所產生之強有力的電流，數個NM〇s 502被並聯地連接。如上所述，即使在該數個NMOS 5〇2之 特性上有受化（於在其下，雪崩崩潰發生之電壓上的變 15化），數個寄生雙極性電晶體5〇2a將會由於該電阻器503而 在相同的時間打開。 在第5圖中，於該PMOS 501上之一個具有對應於内部 電路200之電源至電源電容之電容值的電容器2〇加、一個寄 生雙極性電晶體501a、一個寄生電阻器501b、及一個寄生 20二極體5〇k，和在該NMOS 502上之寄生雙極性電晶體 502a、一個寄生電阻器502b、及一個寄生二極體5〇2c是抽 象地由點線顯示如寄生元件。在這例子中，該NMOS 501 的汲極是連接至該電源線201。 用於控制該PMOS 501之閘極之電壓的閘極電壓控制 22 1246765 部份510具有一個CMOS反相器結構。例如，藉由連接如在 第8圖中所示之習知ESD保護電路800中之閘極電壓控制部 份820中之PM0S 821和NM0S 822的閘極端至〇助，該問極 電壓控制部份820能夠被使用作為該閘極電壓控制部份 5 51〇。 77 第6圖顯示被包括在第5圖中所示之ESD保護電路内之 用於控制該Ν Μ O S之閘極之電壓之閘極電壓控制部份的結 構。 在第6圖中，被包括在第5圖中所示之ESD保護電路5〇〇 10内的PM〇S5〇1、閘極電壓控制部份510等等未被顯示。 在第1圖中所示之閘極電壓控制部份12〇的電路結構能 夠被使用於用以控制該NMOS 502之閘極之電壓的閘極電 壓控制部份520。那就是說，該閘極電壓控制部份52〇包括 -個PMOS 521、電阻器522和523、及一個電容器524。該 15 PMOS 521的-個輸入-輸出端是連接至該電源線謝而該 PMOS 521的另-個輸入-輸出端是連接至該nm〇s皿的 閘極端。該電阻器522的一個端是連接至該pM〇s 521的另 一個輸入-輸出端和該NM0S 5〇2的閘極端而該電阻器522 的另-個端是連接至該電源線2〇2。該電阻器奶的一個端 20是連接至該電源線201而該電阻器523的 該動請的間極端。該電容請的-個端是連接至該 電阻器523的該另-個端而該電容器524的另一個端是連接 至該電源線202。 於ESD包壓被施加至該輸入訊號端之時由該esd 23 1246765 保護電路500所執行的運作現在將會作描述。 當一個正ESD電壓在該電源端VDD作為基準（GND) 下被施加到該輸入訊號端VIN時，在第5圖中所示的PMOS 501是正常偏壓。據此，該寄生二極體5〇lc打開，一個電流 5 流到該電源端VDD，而該内部電路200被保護。 當一個負ESD電壓在該電源端VDD作為基準（GND) 下被施加到該輸入訊號端VIN時，（1)於該PMOS 501上的 寄生雙極性電晶體5〇la打開而一個由ESD所產生的電流流 到該輸入訊號端VIN，（2)在第1圖中所示之該ESD保護電 10 路1 〇 〇中之Ν Μ Ο S 111上且位於電源側的寄生雙極性電晶體 111a及在該NMOS 502上的寄生二極體502c打開而由ESD所 產生的電流流到該輸入訊號端VIN，及（3) ESD經由該具有 一個相當於該内部電路200之電源至電源電容之電容值的 電容器200a和在該NMOS 502上的寄生二極體502c來發生 15 而由ESD所產生的電流流到該輸入訊號端VIN。結果，該内 部電路200被保護。 與該NMOS 111比較，於該PMOS 501上的寄生雙極性 電晶體50la攜帶一個弱電流。因此，如果在該PMOS 501上 的寄生雙極性電晶體501a、在該NMOS 502上的寄生二極體 2〇 502c、及在該電源側之ESD保護電路1〇〇中之寄生雙極性電 晶體111&分別在電壓\^1卩，\^11，和\^111下打開的話，那麼設 計應被作成因此後面的關係將會保持：
Vtln +Vfn< Vtlp 那就是說，於以上（2)中所描述的路徑應被使用作為 24 1246765 主要電流路徑。 另一方面，當一個正ESD電壓在該電源端vss作為基準 (GND)下被施力口到該輸入訊號端VIN時，（1)於該NMOS 502上的寄生雙極性電晶體502a打開而一個由ESD所產生 5 的電流流到該電源端VSS，（2)在該PM〇S 501上的寄生二 極體501c與在第1圖中所示之ESD保護電路100中且位於電 源側之NMOS 111上的寄生雙極性電晶體myT開而由ESD 所產生的電流流到該電源端VSS，及（3) ESD經由在該 PMOS 501上的寄生二極體501c和該具有一個相當於該内 10部電路2〇〇之電源至電源電容之電容值的電容器2〇〇a來發 生而由ESD所產生的電流流到該電源端vss。 當一個負ESD電壓在該電源端VSS作為基準（GND) 下被施加到該輸入訊號端VIN時，於該NMOS 502上的寄生 二極體502c是正向偏壓。結果，該寄生二極體5〇2〇打開而 15 —個由ESD所產生的電流流到該輸入訊號端VIN。 該ESD保護電路500於一個正ESD電壓在該電源端vSS 作為基準（GND)下被施加到該輸入訊號端VIN之時在（1) 之情況中所執行的運作現在將會配合第5和6圖來詳細地作 描述。 20 當一個正ESD電壓在該電源端VSS作為基準（GND) 下被施加到該輸入訊號端VIN時，雪崩崩潰將會發生在該 NMOS 502中之η-型汲極接面區域内的空乏層中。結果，一 個電流流過一基體而該基體的電位上升。當在該寄生雙極 性電晶體502a之基極與射極之電位之間的差異到達大約 25 1246765 0.7V時，該寄生雙極性電晶體5〇2a打開。據此，一個由ESD 所產生的電流經由該電源線202流到該電源端VSS而該内 部電路200被保護。 於這時在第5圖中所示之PMOS 501上的寄生二極體 5 501〇是處於導通狀態。據此，由該ESD所產生的電流沿著 該連接到該電源端VDD的電源線201流動而該電源線201的 電位上升。結果，在該閘極電壓控制部份52〇中，該pM〇s 521是處於導通狀態一段由一個由連接至該電源線2〇1之電 容為、524與電阻器523所給予之時間常數所決定的時間。該 10 NM〇S 502之閘極的電位由於被產生跨過該電阻器的電 壓而上升。因此，一個通道形成在該矽基體的表面上於該 閘極下面。在該通道内的電子進入該汲極接面區域中的空 乏層並且產生電子-電洞對。被產生的電子流到該汲極而被 產生的電洞流過該基體。這將會誘發雪崩崩潰。據此，該 15寄生雙極性電晶體5〇2a容易地打開。那就是說，在該NM〇s 502上的寄生雙極性電晶體502a將會在一個低沒極電壓下 打開。 結果’除了在以上（2)中所描述的路徑之外，在Q) 中所描述的路徑能夠被快速地確保。這將會減少位於電源 20側之ESD保護電路100中之NMOS 111上的負載。 如同在第2圖中所示的ESD保護電路300—樣，數個 PMOS 521可以並聯地連接俾可控制該nm〇s 502之閘極的 電壓。 再者，如同該ESD保護電路300—樣，該電阻器522能 26 1246765 夠由數個串聯地連接的NM0S形成。相似地，該電阻器523 能夠由數個串聯地連接的PM〇S形成。該電容器524亦能夠 由數個並聯地連接的NMOS形成。這些元件的數目能夠被 適當地改變俾可把該NMOS 502之閘極的電壓設定到一個 5在其下，一個強有力之電流流過該基體之適當的值 (2.5V，例如）或者俾可控制該pM〇S521處於導通狀態的時 間。 這節省了用於形成不必要元件的製程。例如，1〇巨細 胞在其中，電晶體被排列如一陣列，能夠被有效率地製 10 作。 此外，後面的電路可以被使用作為一個用於在一個 ESD電壓被施加到該内部電路之輸入訊號端之時保護該内 部電路的ESD保護電路。 第7圖是為本發明之另一實施例之用於在一個ESD電 15壓被施加到一内部電路之輸入訊號端之時保護該内部電路 之ESD保護電路的電路圖。 在第7圖中所示的ESD保護電路包括一個用於控制〜 NMOS 502之閘極之電壓的閘極電壓控制部份53〇。這閘極 電壓控制部份530與在第5圖中所示的閘極電壓控制部份 20 520不同。在第7圖中所示之ESD保護電路中之其他組件是 與在第5圖中所示之那些相同。在第7圖中，它們是由相同 的標號標不或者未被顯示。 用於控制該NMOS 502之閘極之電壓的閘極電壓控制 部份530包括一個PMOS 531、電阻器532和533、及一個電 27 1246765 容器534。該PMOS 531的一個輸入-輸出端是連接到一訊號 線203而該PMOS 531的另一個輸入-輸出端是連接到該 NM0S 502的閘極端。該電阻的一個端是連接至該pM〇s 531的該另一個輸入-輸出端和該nm〇S 502的閘極端而該 5 電阻态532的另一個端是連接至一電源線202。該電阻器533 的一個端是連接至該訊號線203而該電阻器533的另一個端 是連接至該PM0S 531的閘極端。該電容器534的一個端是 連接至該電阻器533的該另一個端與該pm〇S 531的閘極端 而該電容器534的另一個端是連接至該電源線202。 10 在第7圖中所示之ESD保護電路的運作是與在第丨圖中 所示之ESD保遵電路1〇〇的運作相同。然而，該電源端vdd 必須被考量為一輸入訊號端VIN。在這情況中，”η，，（高位 準）或者L (低位準）是在正常運作時間被輸入至該輸入 訊號端VIN或者從該輸入訊號端VIN輸出。當輸入是處 15於”H”時，該™〇S 531的閘極端是處於，，η，，而該!^〇3 5〇2 不運作。當輸入是處於”L”時，該pm〇S 531打開。然而， 該NM0S 502的閘極端是處於”L”而該NM0S 502不運作。當 一個正ESD電壓在一電源端VSS作為基準（GND)下被施 加到該輸入訊號端VIN時，該NM0S 502之閘極的電壓由該 20電阻器533和該電容器534保持高一段時間周期。結果，一 寄生雙極性電晶體502a打開，一個由esd所產生的電流流 到該電源端VSS，而一内部電路2〇〇被保護。 如同在第2圖中所示的ESD保護電路300一樣，數個 PM0S 531可以並聯地連接俾可控制該nm〇S 502之閘極的 28 電麈。 為者，如同該ESD保護電路300—樣，該電阻器532能 夠由數個串聯地連接的NMOS形成。相似地，該電阻器533 沐夠由數個串聯地連接WPM0S形成。該電容器534亦能夠 由數個炎聯地連接的NMOS形成。這些元件的數目能夠被 、商當地改變俾可把該NMOS 502之閘極的電壓設定到一個 在其下，一個強有力之電流流過該基體之適當的值 (2.5V，例如）或者俾可控制該PMOS 531處於導通狀態的時 間。 本發明是應用於一個用於保護在LSI中之内部電路防 備ESD的ESD保護電路。 根據本發明，當一個正ESD電壓被施加到第一電源端 時’該PMOS是處於導通狀態一段由一個由該其之一個被連 接至該第一電源線而其之另一個端被連接至該PM〇s之閘 極端之電阻器與該其之一個端被連接至該電阻器之該另一 個端而其之另一個端被連接至該第二電源線之電容器所給 予之時間常數所決定的時間而且該NMOS之閘極的電壓由 於被產生跨過該其之一個端被連接至該PMOS之該另一個 輸入-輸出端與該NM〇s之閘極端而其之另一個端被連接至 該第二電源線之電阻器的電壓而上升。結果，該基體的電 位上升’於該NMOS上的寄生雙極性電晶體在一個低汲極 電壓下打開，而該内部電路被保護。 此外’該電容器被用於設定該PM 0 S處於導通狀態的時 間’所以小電容是適足的。這致使空間節省。 I246765 前面所述是被視為本發明之原理的描繪而已。此外， 由於若干的變化與改變對於熟知此徹術的人仕來說是隨 時出現，本發明並不受限於在此中所顯示與描述的確實結 構和應用，而據此，所有適當的變化與等效物會被視為落 5在本發明之在後附申請專利範圍内及其之等效物的範圍之 内。 【圖式簡單說明】 第1圖是為一個顾示為本發明之一實施例之ESD保護 電路基礎之原理的電路圖。 1〇 第2圖疋為本發明之一實施例之ESD保護電路的詳細 電路圖。 第3圖顯示習知ESD保護電路在ESD電壓被施加之時的 轉態特性。 第4圖顯示本發明之實施例之ESD保護電路在一ESD電 15 壓被施加之時的轉態特性。 第5圖是為用於保護内部電路之ESD保護電路在一esd 電壓被施加到該内部電路之輸入訊號端之時的電路圖。 第6圖顯示用於控制該1^]^4〇3之閘極之電壓之被包括 在於第5圖中所示之ESD保護電路内之閘極電壓控制部份 20 的結構。 第7圖是為本發明之另一實施例之用於保護内部電路 之ESD保護電路在一ESD電壓被施加至内部電路之輸入訊 號端之時的電路圖。 第8圖是為一習知ESD保護電路的電路圖。 30 1246765 【主要元件符號說明】 100 ESD保護電路 110 電源箝位部份 111 NMOS 112 電阻器 111a 寄生雙極性電晶體 111b 寄生電阻器 111c 寄生二極體 120 閘極電壓控制部份 121 PMOS 122 電阻器 123 電阻器 124 電容器 200 内部電路 201 電源線 202 電源線 300 ESD保護電路 310 電源箝位部份 311 NMOS 311a 寄生雙極電晶體 311b 寄生電阻器 311c 寄生二極體 312 電阻器 320 閘極電壓控制部份 321 PMOS 322 電阻器部份 323 電阻器部份 324 NMOS 322-1 NMOS 322-2 NMOS 322-3 NMOS 322-4 NMOS 323-1 PMOS 323-2 PMOS 323-3 PMOS 323-4 PMOS 401 電源線 402 電源線 500 ESD保護電路 501 PMOS 203 訊號線 VIN 輸入訊號端 502 NMOS 503 電阻器 502a 寄生雙極性電晶體 502b 寄生電阻器 502c 寄生二極體 31
寄生雙極性電晶體 501b 寄生電阻器 寄生二極體 510 閘極電壓控制部份 閘極電壓控制部份 521 PMOS 電阻器 523 電阻器 電容器 200a 電容器 閘極電壓控制部份 531 PMOS 電阻器 533 電阻器 電容器 800 ESD保護電路 電源箝位部份 811 NMOS 閘極電壓控制部份 900 内部電路 電源線 902 電源線 電阻器 811a 寄生雙極性電晶體 寄生電阻器 811c 寄生二極體 電源端 VSS 電源端 地線 821 PMOS NMOS 32