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CN106129056A - 基于pd‑soi工艺的高esd耐受能力的输出结构 - Google Patents

基于pd‑soi工艺的高esd耐受能力的输出结构 Download PDF

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CN106129056A
CN106129056A CN201610518318.8A CN201610518318A CN106129056A CN 106129056 A CN106129056 A CN 106129056A CN 201610518318 A CN201610518318 A CN 201610518318A CN 106129056 A CN106129056 A CN 106129056A
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China
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transistor
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gate
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高国平
周晓彬
贺凌炜
罗静
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CETC 58 Research Institute
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CETC 58 Research Institute
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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    • H10P90/1906—
    • H10W10/181—

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Abstract

本发明涉及基于PD‑SOI工艺的高ESD耐受能力的输出结构，包括第一NMOS管N1、第二NMOS管N2和PMOS管P1，当输出结构用在输出端口时，第一NMOS管N1的漏端和PMOS管P1的漏端与输出端口相连，PMOS管P1的源端与电源相连，第一NMOS管N1的源端与第二NMOS管N2的漏端相连，第二NMOS管N2的源端与地相连，PMOS管P1、第一NMOS管N1和第二NMOS管N2的衬底分别与各自的源端相连，NMOS管的栅极通过前级驱动偏置。本发明使用SOI工艺中普通的NMOS管，在ESD到来时使用栅控二极管等ESD保护器件泄放电流，输出NMOS管不易损伤，提高了电路输出的ESD保护的能力。

Description

基于PD-SOI工艺的高ESD耐受能力的输出结构
技术领域
本发明属于SOI工艺ESD保护设计技术领域，涉及一种基于PD-SOI(部分耗尽型SOI)工艺的高ESD耐受能力的输出结构。
背景技术
SOI技术指的是在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料备制技术及在薄膜层上制造半导体器件的工艺技术。该技术可以实现完全的介质隔离，与用P-N结隔离的体硅器件相比，具有无闩锁、高速度、低功耗、集成度高、耐高温、耐辐射等优点。
根据SOI硅膜厚度可以将SOI器件分为厚膜器件和薄膜器件。对于厚膜SOI器件而言，当SOI硅膜厚度大于两倍的最大耗尽宽度时，被称为部分耗尽器件；对于薄膜SOI器件而言，当SOI硅膜厚度小于最大耗尽宽度时，被称为全耗尽器件。
在SOI技术中，器件被制作在顶层很薄的硅膜中，器件与衬底之间由一层埋氧化层隔开。正是这种结构使得SOI/MOS器件具有功耗低等众多优点，与传统的体硅MOS工艺相比，更适合于高性能的ULSI和VLSI电路。其优点主要包括：
1、无闩锁效应。SOI/MOS器件中由于介质隔离结构的存在，因此没有到衬底的电流通道，闩锁效应的通路被切断，并且各器件间在物理上和电学上相互隔离，改善了电路的可靠性。
2、结构简单，工艺简单，集成密度高。SOI/MOS器件结构简单，不需要备制体硅CMOS电路的阱等复杂隔离工艺，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅提高。SOI/MOS器件还特别适合在同一芯片上集成高压和低压电路，因此具有很高的芯片面积利用率和性价比。
3、寄生电容小，工作速度快。体硅MOS器件的主要电容为管子源漏区以及源/漏扩散区域和衬底之间的电容，其随衬底的掺杂浓度增加而增加，这将增大电路的负载电容，影响电路的工作速度；在SOI/MOS器件中，由于埋氧化层的存在，源漏区和衬底无法形成P-N结，P-N结寄生电容消失，取而代之的是隐埋氧化层电容，该电容正比于电容材料的介电常数，其值远小于体硅中源漏区与衬底的P-N结寄生电容，并且不受等比例缩小的影响。
4、低功耗。SOI/MOS器件的功耗由静态功耗和动态功耗两个部分组成，SOI器件具有陡直的亚阈值斜率，接近理想水平，因此泄漏电流很小，静态功耗很低；由于SOI/MOS器件具有比体硅器件更小的结电容和连线电容，因此同样的工作速度下，动态功耗也大大降低。
从ESD保护分析，由于SOI工艺MOS器件在埋氧化层上方形成的，与体硅相比，减小了器件的散热体积，所以器件的ESD保护能力大大减弱，尤其是输出NMOS管。
目前国际上对SOI工艺电路的ESD保护多采用两种方式：1、利用栅控二极管进行ESD保护，主要使用栅控二极管的正向导通的特性。2、采用动态开启的MOS管，主要使用MOS管和寄生栅控二极管同时导通。以上两种方式很难满足输入/输出端口多样的需求。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供一种基于PD-SOI工艺的高ESD耐受能力的输出结构，使用SOI工艺中普通的MOS管，在ESD到来时使用栅控二极管等ESD保护器件泄放电流，输出NMOS管不易损伤，提高了电路的ESD保护的能力。
为了解决上述技术问题，本发明提供了如下的技术方案：
本发明基于PD-SOI工艺的高ESD耐受能力的输出结构，该输出结构包括第一NMOS管N1、第二NMOS管N2和PMOS管P1，当输出结构用在输出端口时，第一NMOS管N1的漏端和PMOS管P1的漏端与输出端口相连，PMOS管P1的源端与电源相连，第一NMOS管N1的源端与第二NMOS管N2的漏端相连，第二NMOS管N2的源端与地相连，PMOS管P1、第一NMOS管N1和第二NMOS管N2的衬底分别与各自的源端相连，第一NMOS管N1和第二NMOS管N2的栅极相连并与PMOS管P1的栅极均通过前级驱动偏置。
进一步地，输出端口包括第一栅控二极管D1、第二栅控二极管D2和输出压焊点，第一栅控二极管D1的负极与电源VDD相连，第一栅控二极管D1的正极、第二栅控二极管D2的负极、第一NMOS管N1的漏端、PMOS管P1的漏端和输出压焊点相连，第二栅控二极管D2的正极与地GND相连。
进一步地，输出结构中第一NMOS管N1和第二NMOS管N2均为P型衬底NMOS管，该P型衬底NMOS管包括poly栅、N+源扩散区、N+漏扩散区、P阱、二氧化硅隔离区、BOX埋氧化层和硅衬底，P阱位于N+源扩散区和N+漏扩散区之间，BOX埋氧化层位于硅衬底之上，N+源扩散区、N+漏扩散区、P阱、二氧化硅隔离区位于BOX埋氧化层之上，poly栅位于P阱之上，二氧化硅隔离区包围N+源扩散区和N+漏扩散区。
本发明的有益效果：使用SOI工艺中普通的MOS管，在ESD到来时使用栅控二极管等ESD保护器件泄放电流，输出NMOS管不易损伤；此结构利用串联NMOS管提高NMOS管整体的耐压，来提高输出的ESD耐受能力。
附图说明
图1为本发明的电路图；
图2为本发明的用于输出端口电路图；
图3为本发明的用于输出端口和GND之间的NMOS器件剖面图。
具体实施方式
本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
如图1所示，基于PD-SOI工艺的高ESD耐受能力的输出结构，包括第一NMOS管N1、第二NMOS管N2和PMOS管P1，当输出结构用在输出端口3时，第一NMOS管N1的漏端8和PMOS管P1的漏端7通过半导体金属铝与输出端口3相连，PMOS管P1的源端6通过半导体金属铝与电源1相连，第一NMOS管N1的源端9通过半导体金属铝与第二NMOS管N2的漏端10相连，第二NMOS管N2的源端11通过半导体金属铝与地2相连，PMOS管P1、第一NMOS管N1和第二NMOS管N2的衬底分别通过半导体金属铝与各自的源端相连，第一NMOS管N1和第二NMOS管N2的栅极5相连。
如图2所示，输出端口3包括第一栅控二极管D1、第二栅控二极管D2和输出压焊点20，第一栅控二极管D1的负极与电源VDD相连，第一栅控二极管D1的正极、第二栅控二极管D2的负极、第一NMOS管N1的漏端8、PMOS管P1的漏端7和输出压焊点20相连，第二栅控二极管D2的正极与地GND相连。当第二栅控二极管D2用在输出压焊点20和地GND，第一栅控二极管D1用在输出压焊点20和电源VDD进行ESD保护时，第一NMOS管N1的漏端8通过半导体金属铝连接输出压焊点20，PMOS管P1的漏极7通过半导体金属铝连接输出压焊点20，第一NMOS管N1的源端也通过半导体金属铝连接第二NMOS管N2的漏端，第二NMOS管N2的源端通过半导体金属铝连接地，第一NMOS管N1和第二NMOS管N2栅极连接前级驱动电路19，并通过前级驱动电路19偏置，PMOS管P1的栅极4也连接前级驱动电路19。
如图3所示，该输出结构中第一NMOS管N1和第二NMOS管N2均为P型衬底NMOS管，该P型衬底NMOS管包括poly栅18、N+源扩散区14、N+漏扩散区15、P阱16、二氧化硅隔离区17、BOX埋氧化层13和硅衬底12，P阱16位于N+源扩散区14和N+漏扩散区15之间，BOX埋氧化层13位于硅衬底12之上，N+源扩散区14、N+漏扩散区15、P阱16、二氧化硅隔离区17位于BOX埋氧化层13之上，poly栅18位于P阱16之上，二氧化硅隔离区17包围N+源扩散区14和N+漏扩散区15。
本发明的工作原理如下：首先，输出压焊点20电压升高，ESD电流通过第一栅控二极管D1泄放电流，当达到第二栅控二极管D2击穿电压时，第二栅控二极管D2击穿，随着ESD电流逐渐增大，输出压焊点20的电压进一步升高，由于第一NMOS管N1和第二NMOS管N2串联，第一NMOS管N1的漏端对地2的击穿电压是单个NMOS管的两倍，因而只要输出压焊点20的电压小于NMOS管击穿电压的两倍，输出第一NMOS管N1和第二NMOS管N2，不会被击穿，不会损伤，大大提高了输出端口3的ESD能力。
本发明与现有技术相比的优点：使用SOI工艺中普通的NMOS管，在ESD到来时使用栅控二极管等ESD保护器件泄放电流，输出NMOS管难以击穿，因而不易损伤，提高了电路输出的ESD保护的能力；此基于PD-SOI工艺的输出结构与传统的SOI工艺输出结构相比，器件简单，易于推广，应用范围广，如电源-地之间的内部脆弱结构、混合电压兼容端口，可以有效提高集成电路的ESD耐受水平。

Claims (3)

1.基于PD-SOI工艺的高ESD耐受能力的输出结构，其特征在于：所述输出结构包括第一NMOS管N1、第二NMOS管N2和PMOS管P1，当所述输出结构用在输出端口(3)时，第一NMOS管N1的漏端(8)和PMOS管P1的漏端(7)与输出端口(3)相连，PMOS管P1的源端(6)与电源(1)相连，第一NMOS管N1的源端(9)与第二NMOS管N2的漏端(10)相连，第二NMOS管N2的源端(11)与地(2)相连，PMOS管P1、第一NMOS管N1和第二NMOS管N2的衬底分别与各自的源端相连，第一NMOS管N1和第二NMOS管N2的栅极(5)相连并与PMOS管P1的栅极(4)均通过前级驱动(19)偏置。
2.根据权利要求1所述的基于PD-SOI工艺的高ESD耐受能力的输出结构，其特征在于：所述输出端口(3)包括第一栅控二极管D1、第二栅控二极管D2和输出压焊点(20)，第一栅控二极管D1的负极与电源VDD相连，第一栅控二极管D1的正极、第二栅控二极管D2的负极、第一NMOS管N1的漏端(8)、PMOS管P1的漏端(7)和输出压焊点(20)相连，第二栅控二极管D2的正极与地GND相连。
3.根据权利要求1所述的基于PD-SOI工艺的高ESD耐受能力的输出结构，其特征在于：所述输出结构中第一NMOS管N1和第二NMOS管N2均为P型衬底NMOS管，该P型衬底NMOS管包括poly栅(18)、N+源扩散区(14)、N+漏扩散区(15)、P阱(16)、二氧化硅隔离区(17)、BOX埋氧化层(13)和硅衬底(12)，P阱(16)位于N+源扩散区(14)和N+漏扩散区(15)之间，BOX埋氧化层(13)位于硅衬底(12)之上，N+源扩散区(14)、N+漏扩散区(15)、P阱(16)、二氧化硅隔离区(17)位于BOX埋氧化层(13)之上，poly栅(18)位于P阱(16)之上，二氧化硅隔离区(17)包围N+源扩散区(14)和N+漏扩散区(15)。
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