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KR100818086B1 - 정전기 방전 보호 회로 - Google Patents

정전기 방전 보호 회로 Download PDF

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KR100818086B1
KR100818086B1 KR1020060031557A KR20060031557A KR100818086B1 KR 100818086 B1 KR100818086 B1 KR 100818086B1 KR 1020060031557 A KR1020060031557 A KR 1020060031557A KR 20060031557 A KR20060031557 A KR 20060031557A KR 100818086 B1 KR100818086 B1 KR 100818086B1
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discharge protection
electrostatic discharge
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gate
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임동주
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주식회사 하이닉스반도체
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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Abstract

본 발명은 트리거 회로에서 발생된 전압을 정전기 방전 보호 소자의 게이트와 기판에 인가하여 낮은 트리거 전압에서 동작하는 정전기 방전 보호 회로에 관하여 개시한다.
개시된 본 발명은 정전기로 인한 정전기 전류에 의해 발생 되는 전압 강하를 이용하여 구동 전압을 생성하는 구동부, 구동 전압에 의해 구동되며 정전기 전류를 이용한 전압분배를 통하여 게이트 트리거 전압과 기판 트리거 전압을 생성하는 트리거 전압 감소부 및 게이트 트리거 전압과 기판 트리거 전압을 인가받아 정전기를 방전시키는 정전기 방전 보호부를 포함한다.

Description

정전기 방전 보호 회로{ElectroStatic Discharge Protection Circuit}
도 1은 종래의 정전기 방전 보호 소자의 단면을 도시한 도면,
도 2는 종래 트리거 전압을 낮추기 위한 정전기 방전 보호 회로를 도시한 도면,
도 3은 종래 트리거 전압을 낮추기 위한 다른 정전기 방전 보호 회로를 도시한 도면,
도 4는 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로를 도시한 도면,
도 5는 도 4의 정전기 방전 보호 회로와 도 2의 정전기 방전 보호 회로의 트리거 전압을 시뮬레이션한 결과를 도시한 도면,
도 6은 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로를 도시한 도면,
도 7은 본 발명의 제3 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다.
본 발명은 정전기 방전 보호 회로에 관한 것으로서, 보다 상세하게는 트리거 회로에서 발생된 전압을 정전기 방전 보호 소자의 게이트와 기판에 인가하여 낮은 트리거 전압에서 동작하는 정전기 방전 보호 회로에 관한 것이다.
일반적으로 정전기 방전(ESD:ElectroStatic Discharge) 보호 회로란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 형성되는 회로를 말한다.
대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다.
또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다.
따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 소자를 이용한 정전기 방전 보호 회로를 설치한다.
도 1은 종래 정전기 방전 보호 소자의 단면을 도시한 도면이다. 도 1을 참조하면, 종래 정전기 방전 보호 소자는 GGNMOS(Gate Grounded NMOS)로서, 드레인 영역(12)은 패드(PAD)에 연결되고, 게이트 영역(14), 소스 영역(16) 및 픽업 영역(18)은 접지에 연결된 구조를 가진다.
정전기 발생으로 드레인 영역(12)에 고전압이 인가되면, 드레인 영역(12)과픽업 영역(18) 사이에 발생된 전공이 기판(P-SUBSTRATE)으로 이동하면서 기판(P-SUBSTRATE)의 포텐셜이 증가하게 되고, 기판(P-SUBSTRATE)의 전압이 소스(16)와 기판으로 형성되는 다이오드의 동작 전압 이상으로 증가 되면 기생 바이폴라(Bipolar Junction Transistor)가 동작되어 정전기를 방전하게 된다.
한편 반도체 기술이 발전하면서 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게이트 절연막 두께가 얇아지는데, 게이트의 절연막의 두께가 얇아지면 게이트 절연막이 파괴되는 전압이 낮아지고 있다.
정전기 방전 보호 소자의 측면에서 보면 게이트 절연막 파괴 전압이 감소는 높은 트리거 전압을 가지는 GGNMOS의 사용을 어렵게 한다. 따라서 트리거 전압을 낮추기 위한 노력이 계속되고 있다.
도 2는 종래 트리거 전압을 낮추기 위한 정전기 방전 보호 회로를 도시한 도면이다. 도 2를 참조하면, 종래 트리거 전압을 낮추기 위한 정전기 방전 보호 회로는 미분 회로를 이용하여 정전기 방전시 정전기 방전 보호 소자인 NMOS 트랜지스터(N1)의 게이트에 턴온 전압 이상을 가함으로써 NMOS 트랜지스터(N1)의 트리거 전압을 낮춰준다.
정전기가 전원 전압 공급 패드로 유입되면, 트리거 회로(20)의 커패시터(C)로 전류가 흐른다. 이때 트리거 회로(20)의 저항(R)에 커패시터(C)로 흐르는 전류와 같은 전류가 흐르면서 전압 강하가 발생 되고, 이로 인하여 인버터(22)의 PMOS 트랜지스터(P1)의 게이트와 소스에 전압 차가 생기게 된다.
PMOS 트랜지스터(P1)의 게이트와 소스에 전압 차가 PMOS 트랜지스터(P1)를 턴온 시킬 정도로 증가하게 되면, PMOS 트랜지스터(P1)가 턴온 되어 인버터(22)는 양(+) 전압을 정전기 방전 보호 소자인 NMOS 트랜지스터(N1)의 게이트로 출력한다. 따라서 NMOS 트랜지스터(N1)는 턴온 되어 전원 전압 공급 패드로 유입된 정전기를 접지 전압 공급 패드로 방전시킬 수 있게 된다.
도 3은 종래 트리거 전압을 낮추기 위한 다른 정전기 방전 보호 회로를 도시한 도면이다. 도 3을 참조하면, 종래 트리거 전압을 낮추기 위한 다른 정전기 방전 보호 회로는 정전기 유입되면 NMOS 트랜지스터(N4)의 드레인에 고전압이 인가되고, 이로 인해 발생 되는 전류를 이용하여 정전기 방전 보호 소자인 NMOS 트랜지스터(N3)의 기판에 전압을 가함으로써 NMOS 트랜지스터(N3)의 트리거 전압을 낮춰준다.
그러나 지속적으로 발전하고 있는 반도체 공정 기술 및 저전압 고속 동작 특성에 적절한 정전기 방전 보호 회로를 구현하기 위해서는 종래 정전기 방전 보호 회로보다 더욱 낮은 트리거 전압으로 구동되는 정전기 방전 보호 회로가 요구되고 있다.
본 발명은 상기 필요성에 의해 이루어진 것으로, 트리거 회로에서 발생된 전압을 정전기 방전 보호 소자의 게이트와 기판에 인가하여 정전기 방전 보호 회로가 낮은 트리거 전압에서 동작할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 정전기로 인한 정전기 전류에 의해 발생 되는 전압 강하를 이용하여 구동 전압을 생성하는 구동부, 상기 구동 전압에 의해 구동되며 상기 정전기 전류를 이용한 전압분배를 통하여 게이트 트리거 전압과 기판 트리거 전압을 생성하는 트리거 전압 감소부 및 상기 게이트 트리거 전압과 기판 트리거 전압을 인가받아 상기 정전기를 방전시키는 정전기 방전 보호부를 포함한다.
여기서, 상기 구동부는 제1 패드로 유입되는 정전기로 인한 정전기 전류에 의해 전압 강하를 발생하여 구동전압을 생성하는 제1 저항 및 상기 제1 저항에 연결되며 상기 정전기 전류를 제2 패드로 흘려 보내는 커패시터를 포함한다. 본 발명의 일실시예에서 제1 패드는 전원전압 패드이고, 제2 패드는 접지전압 패드이며, 제1 저항은 도 4의 저항 R11인 것이 바람직하다.
또한 상기 트리거 전압 감소부는 상기 구동 전압에 의해 상기 정전기 전류를 단속(斷續)하는 스위칭 수단, 상기 스위칭 수단에 연결되는 제2 저항, 및 상기 제2 저항에 직렬로 연결되는 저항 수단을 포함하며, 상기 제2 저항과 저항 수단을 이용한 전압분배를 통하여 게이트 트리거 전압과 기판 트리거 전압을 생성할 수 있다. 본 발명의 일실시예에서 제2 저항은 도 4의 저항 R12인 것이 바람직하다.
또한 상기 스위칭 수단은 피모스 트랜지스터인 또는 바이폴라 트랜지스터인 것이 바람직하다.
또한 상기 저항 수단은 제3 저항, 게이트와 드레인이 공통으로 상기 제2 저 항에 연결되어 다이오드로 동작하는 엔모스 트랜지스터 또는 컬렉터와 베이스가 공통으로 상기 제2 저항에 연결되어 다이오드로 동작하는 바이폴라 트랜지스터일 수 있다. 본 발명의 일실시예에서 제3 저항은 도 4의 저항 R13인 것이 바람직하다.
또한 상기 정전기 방전 보호부는 상기 제1 패드에 연결되는 드레인, 상기 게이트 트리거 전압이 인가되는 게이트, 상기 기판 트리거 전압이 인가되는 기판 및 상기 제2 패드에 연결되는 소스를 구비하는 엔모스 트랜지스터인 것이 바람직하다.
또한 상기 제1 패드로 전원 전압이 공급되면 상기 전원 전압에 의해 구동되어, 상기 스위칭 수단의 누설 전류에 의해 엔모스 트랜지스터의 게이트에 인가되는 전압을 상기 제2 패드로 방전시켜 상기 엔모드 트랜지스터가 턴온되는 것을 방지하는 누설 방지 수단을 더 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 4는 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로(100)는 구동부(110), 트리거 전압 감소부(120) 및 정전기 방전 보호부(130)를 포함한다.
상기 구동부(110)는 전원 전압 공급 패드로 양(+)의 정전기가 유입되면, 접지 전압 공급 패드로 전류를 흘려 보내면서 발생되는 전압 강하를 이용하여 트리거 전압 감소부(120)를 구동시키는 구동 전압을 생성한다.
구동부(110)는 전압 강하를 발생하는 저항(R11)과 유입된 정전기로 인해 발생하는 교류 전류를 접지 전압 공급 패드로 흘려 보내는 커패시터(C11)를 포함한다.
저항(R11)은 일단은 전원 전압 공급 패드에 연결되고 타단은 커패시터(C11)의 일단에 연결되는 것이 바람직하며, 커패시터(C11)는 일단은 저항(R11)의 타단에 연결되고 타단은 접지 전압 공급 패드에 연결되는 것이 바람직하다.
저항(R11)과 커패시터(C11)의 연결 노드는 구동 전압을 트리거 전압 감소부(120)로 출력하는 출력단으로 동작한다.
상기 트리거 전압 감소부(120)는 구동부(110)로부터 구동 신호를 인가받고 게이트 트리거 전압(VT)과 기판 트리거 전압(VS)을 생성하여 정전기 방전 보호부(130)로 출력한다.
트리거 전압 감소부(120)는 구동 신호에 의해 턴온 되어 정전기로 인해 발생되는 정전기 전류를 접지 전압 공급 패드로 흘려 보내는 PMOS 트랜지스터(P11), 정전기 전류를 이용하여 게이트 트리거 전압(VT)을 생성하는 저항(R12) 및 정전기 전류를 이용하여 기판 트리거 전압(VS)을 생성하는 저항(R13)을 포함한다.
PMOS 트랜지스터(P11)는 전원 전압 공급 패드에 연결되는 소스, 소스에 연결되는 기판(Substrate), 구동부(110)의 구동 전압이 인가되는 게이트 및 저항(12)의 일단에 연결되는 드레인을 구비한다.
저항(R12)은 일단은 PMOS 트랜지스터(P11)의 드레인에 연결되고 타단은 저항(R13)의 일단에 연결되는 것이 바람직하며, 저항(R13)은 일단은 저항(R12)의 타 단에 연결되고 타단은 접지 전압 공급 패드에 연결되는 것이 바람직하다.
저항(R12)와 PMOS 트랜지스터(P11)의 연결 노드는 게이트 트리거 전압(VT)를 정전기 방전 보호부(130)로 출력하는 출력단으로 동작하며, 저항(R12)와 저항(R13)의 연결 노드는 기판 트리거 전압(VS)를 출력하는 출력단으로 동작한다.
상기 정전기 방전 보호부(130)는 트리거 전압 감소부(120)로부터 게이트 트리거 전압(VT)과 기판 트리거 전압(VS)을 인가받고 턴온 되어 정전기로 인해 발생되는 정전기 전류를 접지 전압 공급 패드로 흘려보냄으로써 유입된 정전기를 방전시킨다.
정전기 방전 보호부(130)는 전원 전압 공급 패드에 연결되는 드레인, 트리거 전압 감소부(120)의 게이트 트리거 전압(VT)이 인가되는 게이트, 전압 감소부(120)의 기판 트리거 전압(VS)이 인가되는 기판을 구비하는 NMOS 트랜지스터(N11)를 포함한다.
여기서 게이트 트리거 전압(VT)은 반도체 메모리를 구성하는 MOS 트랜지스터의 문턱 전압(Threshold Voltage)보다 큰 것이 바람직하다. 또한 기판 트리거 전압(VS)은 정전기 방전 보호부(130)인 NMOS 트랜지스터(N11)의 문턱 전압(VTH)을 감소시키는 기능을 수행한다.
이하 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로의 동작을 설명한다.
먼저 정전기 발생시의 동작을 설명한다. 접지 전압에 대해 전원 전압 공급 패드로 양(Positive) 전위의 정전기 신호가 유입되면,
Figure 112006024217062-pat00001
의 변화에 의해 구동부(110)의 커패시터(C11)는 정전기에 의한 정전기 전류를 접지 전압 공급 패드로 유도한다. 구동부(110)의 저항(R11)은 정전기 전류로 발생되는 전압 강하를 이용하여 트리거 전압 감소부(120)를 구동하는 구동 전압을 생성한다.
여기서 구동 전압은 트리거 전압 감소부(120)의 PMOS 트랜지스터(P11)를 턴온 시키는 전압 즉, PMOS 트랜지스터(P11)의 소스 전압에 대해 전압 강하된 게이트 전압을 의미한다.
PMOS 트랜지스터(P11)의 게이트에 구동부(110)의 구동 전압이 인가되면, PMOS 트랜지스터(P11)는 턴온 되어, 정전기에 의한 정전기 전류를 PMOS 트랜지스터(P11)의 드레인에 직렬로 연결된 저항(R12)과 저항(R13)을 통하여 접지 전압 공급 패드로 흘려 보낸다.
PNOS 트랜지스터(P11)을 통해 접지 전압 공급 패드로 흐르는 정전기 전류는 저항(R12)와 저항(R13)에 전압이 걸리도록 한다. 저항(R12)에 의해 전압 강하된 전압, 즉 저항(R13)에 걸린 전압은 기판 트리거 전압(VS)으로 NMOS 트랜지스터(N11)의 기판에 인가된다. 따라서 NMOS 트랜지스터(N11)의 문턱 전압(VTH)은 NMOS 트랜지스터(N11)의 기판에 기판 트리거 전압(VS)가 인가되지 않은 경우보다 낮아지게 된다.
또한 저항(R12)과 저항(R13)에 걸린 전압은 게이트 트리거 전압(VT)으로 NMOS 트랜지스터(N11)의 게이트에 인가된다. 따라서 NMOS 트랜지스터(N11)의 정전 기 방전 동작 개시 전압(ESD Triggering Voltage)은 NMOS 트랜지스터(N11)의 게이트에 게이트 트리거 전압(VT)이 인가되지 않은 경우보다 낮아지게 된다.
ESD 동작 개시 전압은 NMOS 트랜지스터(N11)의 게이트 전압에 의존하는데, NMOS 트랜지스터(N11)의 게이트 전압이 높을수록 낮아지기 때문에 NMOS 트랜지스터(N11)는 보다 신속하게 정전기를 방전할 수 있다.
다음은 정전기가 발생 되지 않은 정상 동작을 설명한다. 정전기가 발생되지 않은 경우 전원 전압 공급 패드로 직류 성분의 전압이 인가되므로
Figure 112006024217062-pat00002
의 변화는 제로가 된다, 따라서 구동부(110)의 커패시터(C11)에는 전압의 변화가 없어 플로팅 (floating)상태가 되며 트리거 전압 감소부(120)의 PMOS 트랜지스터(P11)의 게이트와 소스에는 전원 전압이 인가된다.
PMOS 트랜지스터(P11)의 소스 전압과 게이트 전압 차가 발생 되지 않으므로 PMOS 트랜지스터(P11)는 구동되지 않게 되며, 저항(R12,R13)을 통해 접지 전압 공급 패드에 연결된 NMOS 트랜지스터(N11)의 게이트와 기판은 접지 전압이 인가되게 된다. 즉. 정상 동작시 정전기 방전 보호부(130)를 구성하는 NMOS 트랜지스터(N11)는 동작하지 않는다.
도 5는 도 4의 정전기 방전 보호 회로와 도 2의 정전기 방전 보호 회로의 트리거 전압을 시뮬레이션한 결과를 도시한 도면이다. 도 5에 도시된 바와 같이, 종래 게이트만 트리거 시키는 정전기 방전 보호 회로의 NMOS 트랜지스터(N1)는 ESD 동작 개시 전압이 약 5.24V인데 반하여 본 실시예의 정전기 방전 보호 회로의 NMOS 트랜지스터(N11)는 ESD 동작 개시 전압이 4.12V이다. 즉, 본 실시예의 NMOS 트랜지스터(N11)의 ESD 동작 개시 전압이 종래에 비해 약 21% 이상 감소함을 알 수 있다.
따라서, 본 실시예의 정전기 방전 보호 회로를 사용하면 정전기 방전 보호 소자인 NMOS 트랜지스터(N11)의 게이트에 4.12V에서 턴온 되어 정전기 방전 동작을 수행하게 되기 때문에 반도체 메모리를 구성하는 MOS 트랜지스터의 게이트 절연막 보호가 종래보다 효과적이다.
또한 NMOS 트랜지스터의 게이트 절연막이 파괴되지 않고 견딜 수 있는 전압은 통상 게이트 절연막을 두께에 비례하므로 본 실시예의 정전기 방전 보호 회로를 사용하면 반도체 소자의 내부 회로에 사용되는 NMOS 트랜지스터의 게이트 절연막 두께를 줄일 수 있는 효과가 있다.
도 6은 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로는 도 4의 제1 실시예에 따른 정전기 방전 보호 회로의 저항(R13)을 저항용 NMOS 트랜지스터(N22)로 대체한 구성을 가진다. 여기서 NMOS 트랜지스터(N22)는 드레인과 게이트가 함께 연결된 다이오드 형태를 가지는 것이 바람직하다.
또한 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로는 정상 동작시 PMOS 트랜지스터(P21)의 누설 전류에 의해 정전기 방전 보호 소자인 NMOS 트랜지스터(N21)가 동작되는 것을 방지하기 위하여 트리거 전압 감소부(220)에 누설 방지용 NMOS 트랜지스터(N23)를 더 포함한다.
먼저 정전기 발생시 저항용 NMOS 트랜지스터(N22)의 동작을 설명한다. 구동부(210)의 구동 전압에 의해 트리거 전압 감소부(220)의 PMOS 트랜지스터(P21)가 턴온 되면, 저항(R22)와 저항용 NMOS 트랜지스터(N22)를 통하여 접지 전압 공급 패드로 정전기 전류가 흐른다.
즉 정전기 전류에 의해 저항용 NMOS 트랜지스터(N22)의 게이트에 저항용 NMOS 트랜지스터(N22)의 문턱 전압 이상의 전압이 인가되면 저항용 NMOS 트랜지스터(N22)는 턴온 되어 다이오드로 동작하게 된다. 따라서 저항용 NMOS 트랜지스터(N22)에는 문턱 전압에 해당하는 일정 전압이 걸리게 된다. 저항용 NMOS 트랜지스터(N22)에 걸리는 전압은 기판 트리거 전압(VS)으로 NMOS 트랜지스터(N21)의 기판에 인가될 수 있다.
다이오드로 동작하는 저항용 NMOS 트랜지스터(N22)를 이용하여 기판 트리거 전압(VS)을 생성하는 경우 정전기 전류 량에 상관없이 정전기 방전 보호 소자인 NMOS 트랜지스터(N21)의 기판에 일정 전압을 인가하여 NMOS 트랜지스터(N21)의 동작을 안정화시킬 수 있는 이점이 있다.
다음은 정전기가 발생 되지 않은 정상 동작시 누설 방지용 NMOS 트랜지스터(N23)을 설명한다. 정전기가 발생 되지 않은 정상 동작시 전원 전압 공급 패드로 직류 성분의 전원 전압이 인가되며, 구동부(210)는 트리거 전압 감소부(220)로 '하이(HIGH)' 상태의 전원 전압을 구동 전압으로 인가한다.
이때 트리거 전압 감소부(220)의 누설 방지용 NMOS 트랜지스터(N23)는 턴온 되어 정전기 방전 보호 소자인 NMOS 트랜지스터(N21)의 게이트 전압을 접지 전압 상태로 유지시켜 준다.
따라서 누설 방지용 NMOS 트랜지스터(N23)는 정상 동작시 트리거 전압 감소부(220)에 포함된 PMOS 트랜지스터(P21)의 누설 전류에 의해 정전기 방전 보호 소자인 NMOS 트랜지스터(N21)가 구동되는 것을 방지한다.
제2 실시예에 따른 정전기 방전 보호 회로의 다른 구성 요소 및 그 동작은 제1 실시예에서 설명한 바와 동일하므로 상세한 설명은 생략한다.
또한 제2 실시예에 따른 정전기 방전 보호 회로의 트리거 전압 감소부(220)에 포함된 MOS 트랜지스터(P21, N22, N23)는 동일한 기능을 수행하는 바이폴라 트랜지스터로 대체될 수 있다. 도 7은 이를 도시한 도면이다.
바이폴라 트랜지스터의 동작 과정은 본 발명의 기술분야에서 통상의 지식을 가진 자가 도 4 및 도 6의 MOS 트랜지스터의 동작으로부터 용이하게 유추할 수 있으므로 상세한 설명은 생략한다.
이상에서 설명한 바와 같이, 본 발명의 정전기 방전 보호 회로는 트리거 회로에서 발생된 전압을 정전기 방전 보호 소자의 게이트와 기판에 인가하여 정전기 방전 보호 회로가 낮은 트리거 전압에서 동작할 수 있기 때문에 반도체 소자를 구성하는 MOS 트랜지스터의 게이트 절연막 보호가 종래보다 효과적이다.
또한 본 발명의 정전기 방전 보호 회로는 반도체 소자의 내부 회로에 사용되 는 NMOS 트랜지스터의 게이트 절연막 두께를 줄일 수 있기 때문에 고속, 고집적 반도체 소자의 개발과 양산성 확보에 유리한 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 정전기로 인한 정전기 전류에 의해 발생 되는 전압 강하를 이용하여 구동 전압을 생성하는 구동부;
    상기 구동 전압에 의해 구동되며 상기 정전기 전류를 이용한 전압분배를 통하여 게이트 트리거 전압과 기판 트리거 전압을 생성하는 트리거 전압 감소부; 및
    상기 게이트 트리거 전압과 기판 트리거 전압을 인가받아 상기 정전기를 방전시키는 정전기 방전 보호부;
    를 포함하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서, 상기 구동부는
    제1 패드로 유입되는 정전기로 인한 정전기 전류에 의해 전압 강하를 발생하여 구동전압을 생성하는 제1 저항 및
    상기 제1 저항에 연결되며 상기 정전기 전류를 제2 패드로 흘려 보내는 커패시터를 포함하는
    정전기 방전 보호 회로.
  3. 제 2 항에 있어서, 상기 트리거 전압 감소부는
    상기 구동 전압에 의해 상기 정전기 전류를 단속(斷續)하는 스위칭 수단,
    상기 스위칭 수단에 연결되는 제2 저항, 및
    상기 제2 저항에 직렬로 연결되는 저항 수단을 포함하며,
    상기 제2 저항과 저항 수단을 이용한 전압분배를 통하여 게이트 트리거 전압과 기판 트리거 전압을 생성하는
    정전기 방전 보호 회로.
  4. 제 3 항에 있어서, 상기 스위칭 수단은
    피모스 트랜지스터인
    정전기 방전 보호 회로.
  5. 제 3 항에 있어서, 상기 스위칭 수단은
    바이폴라 트랜지스터인
    정전기 방전 보호 회로.
  6. 제 3 항에 있어서, 상기 저항 수단은
    제3 저항인
    정전기 방전 보호 회로.
  7. 제 3 항에 있어서, 상기 저항 수단은
    게이트와 드레인이 공통으로 상기 제2 저항에 연결되어 다이오드로 동작하는 제 1 엔모스 트랜지스터인
    정전기 방전 보호 회로.
  8. 제 3 항에 있어서, 상기 저항 수단은
    컬렉터와 베이스가 공통으로 상기 제2 저항에 연결되어 다이오드로 동작하는 바이폴라 트랜지스터인
    정전기 방전 보호 회로.
  9. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 정전기 방전 보호부는
    상기 제1 패드에 연결되는 드레인, 상기 게이트 트리거 전압이 인가되는 게이트, 상기 기판 트리거 전압이 인가되는 기판 및 상기 제2 패드에 연결되는 소스를 구비하는 제 2 엔모스 트랜지스터인
    정전기 방전 보호 회로.
  10. 제 9 항에 있어서,
    상기 제1 패드로 전원 전압이 공급되면 상기 전원 전압에 의해 구동되어, 상기 스위칭 수단의 누설 전류에 의해 엔모스 트랜지스터의 게이트에 인가되는 전압을 상기 제2 패드로 방전시켜 상기 제 2 엔모스 트랜지스터가 턴온되는 것을 방지하는 누설 방지 수단을 더 포함하는
    정전기 방전 보호 회로.
  11. 정전기로 인한 정전기 전류에 의해 발생 되는 전압 강하를 이용하여 구동 전압을 생성하는 구동부;
    상기 구동 전압에 의해 상기 정전기 전류를 단속(斷續)하는 스위칭 수단;
    상기 스위칭 수단에 의한 상기 정전기 전류를 이용하여 전압을 분배함으로써 게이트 트리거 전압과 기판 트리거 전압을 생성하는 전압분배수단; 및
    상기 게이트 트리거 전압과 기판 트리거 전압을 인가받아 상기 정전기를 방전시키는 정전기 방전 보호부;
    를 포함하는 정전기 방전 보호 회로.
  12. 제 11 항에 있어서, 상기 구동부는
    제1 패드로 유입되는 정전기로 인한 정전기 전류에 의해 전압 강하를 발생하여 구동전압을 생성하는 제1 저항 및
    상기 제1 저항에 연결되며 상기 정전기 전류를 제2 패드로 흘려 보내는 커패시터를 포함하는
    정전기 방전 보호 회로.
  13. 제 11 항에 있어서, 상기 스위칭 수단은
    피모스 트랜지스터인
    정전기 방전 보호 회로.
  14. 제 11 항에 있어서, 상기 스위칭 수단은
    바이폴라 트랜지스터인
    정전기 방전 보호 회로.
  15. 제 11 항에 있어서, 상기 전압분배 수단은
    상기 스위칭 수단에 연결되는 제1 저항수단, 및
    상기 제1 저항수단에 직렬로 연결되는 제2 저항 수단을 포함하며,
    상기 제1 저항 수단과 제2 저항 수단을 이용한 전압분배를 통하여 게이트 트리거 전압과 기판 트리거 전압을 생성하는
    정전기 방전 보호 회로.
  16. 제 15 항에 있어서, 상기 제2 저항 수단은
    게이트와 드레인이 공통으로 상기 제 1 저항수단에 연결되어 다이오드로 동작하는 엔모스 트랜지스터 및
    컬렉터와 베이스가 공통으로 상기 제1 저항수단에 연결되어 다이오드로 동작하는 바이폴라 트랜지스터 중 어느 하나인 정전기 방전 보호 회로.
  17. 제 12 항에 있어서, 상기 정전기 방전 보호부는
    상기 제1 패드에 연결되는 드레인, 상기 게이트 트리거 전압이 인가되는 게이트, 상기 기판 트리거 전압이 인가되는 기판 및 상기 제2 패드에 연결되는 소스를 구비하는 엔모스 트랜지스터인
    정전기 방전 보호 회로.
  18. 제 17 항에 있어서,
    상기 제1 패드로 전원 전압이 공급되면 상기 전원 전압에 의해 구동되어, 상기 스위칭 수단의 누설 전류에 의해 엔모스 트랜지스터의 게이트에 인가되는 전압을 상기 제2 패드로 방전시켜 상기 엔모스 트랜지스터가 턴온되는 것을 방지하는 누설 방지 수단을 더 포함하는
    정전기 방전 보호 회로.
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