TWI245375B - Nonvolatile flash memory of hafnium silicate nanocrystal - Google Patents

Description

1245375 九、發明說明： 【發明所屬之技術領域】 本發明係提供一利用矽酸铪奈米微粒備製之非揮發 性快閃記憶體，特別是本發明係利用快速升溫退火製程 ^ Rapidly Temperature Annea丨丨ng ’ RTA)成長一具有奈 米晶體（nanocrystal)之矽酸铪（Hfs丨.a)薄膜層，^ 應用於快閃記憶體（Flash memory )、非揮發性記憶體 (nonvo丨atMememory)等相關記憶體及半導體產業;。 【先前技術】 隨著高科技時代的來臨，以矽（s丨丨丨·c〇n)為主的半 導體材料及技術便影響著大眾生活。而隨著半導體產業 的發展，各類電子產品料、、記憶體，,的材料與技術也 越重視’尤須具有輕、冑、短、小’及可攜帶（如：手 機、智慧型手機（smartph〇ne)、隨身碟、pDA……等等） 等特性。記憶體（memory)依所存入的資料是否會受、、供 電（P〇wer)〃的影響，可分為、、揮發性（v〇|at^)〃及 、、非揮發性（Non-volati丨e)，，等兩大類。而非揮發性記憶 體（.Non-volatue memory)最早的產品是唯讀式記憶體 (ROM，Read-Only-Memory )’雖價格便宜又高密度 (high density)’但是因為非揮發性記憶體會因不同^ 戶而而用不同的光罩（mask )，因此無法標準化、大量生 產，且其成本與功能不夠強大。為解決上述之問題，隨 1245375 後出現一種稱為可程式化ROM (又稱PR〇m)，可不隨 特另丨各戶而須用特定的光罩，亦即可在生產完記憶體晶 片後再將所需要的資料寫入，因此有可以快速生產的優 勢。但是由於可程式化ROM雖可依照客戶需求來程式化 5己憶體，但其程式化方式不甚方便，因此為因應需要又 再度改進成另一種可在生產完晶片後再用加電壓的方式 編程（program)的電子可程式化R〇M (e|ectr丨·ca丨丨y

Programmable R〇M)，又稱為EPROM (如第丄8 A〜

18B圖所示），但是因為EPR〇M在抹除（erase)資 料時需用紫外光（UV,ht)，故在包裝上需較貴的材料 3 土為解決上述之問題，覆又提出另一種不用紫外光而 疋罪加電壓予以編程或抹除之電子可抹除可程式化r〇M ( Electrically Erasable Programmable Read-Only-Memory，EEPR〇M )(如第 1 9 a 圖所示）， 係在閘極（gate)加電壓將電子（e|ectr〇n)或電洞（h〇|e) 移出净閘（floating gate)，如：在198〇年英特爾（丨nte丨） 提出的洋閉穿透氧化層（FLOTOX，floating-gate tun^lWde)記憶體，其係、將#近汲極端上方的氧化層 做得很薄由於6亥元件的程式編輯（programming )不是 罪熱電子（hot electron )式，而是靠電子穿透（e|ectr〇n tunneling )式的方法，利用加高壓使跨在薄氧化層的電 場很高，因而發生富勒-諾得漢穿透（F〇w|e「_N〇rdheim tunneNng，FNtUnneling)，使電子可以進入浮閘，將汲 1245375 心⑴跟源極（source)接地，使間 =:黏而要清除時則相反，將閉極 極端電壓加+2〇V (如第1 9B圖所示）。 由於上述方法需要製作很薄的穿透氧化 〇她)’且品質（q_ty)要好，使其製程困難；且其 :斤制的工作電壓太高了 (+2〇v)’而其佈 Γ/Λ’儲存每個u(bit)均需要㈣單元㈤|) 1 2 0圖所不）’且操作的速度較慢（使用Μ 麵ehng)。因此’隨後又提出另—強調速度且 較小的快閃記憶體，同時縮小面積，即 =:〇「)僅需一個單元(1轉 而二程式編輯時是利用熱電子，不過該熱電子之 ，靠㈣極端產生的’但在清除時則是用fn t咖^ “進行的’係在閘極端上加電壓將電子從浮閘移 =❹低電壓（丨。”。丨_)，即在進行程式編輯時在 沒極知只加到+5V，因此，稱為快閃（Flash)，其 f夬且在進行清除時是採用一次一個區段（$⑽、 ::广Ck)的型式；但是由於仍需要製作很心 透虱化層，故製程困難。 在上述浮閘結構的記憶體提出之時，亦同時提出一 示），又稱為金屬一氮化物一氧化物一半導瓶^ I Nitride-Oxide Semiconductor，MNOS)，係在矽 以矽虱化合物為結構的非揮發記憶體（如 二、一 "·· . 一 V d 圖所 (Meta a曰 1245375 (sihcon wafer)上先長一層很薄的氧化層，再成長一層 品質很好的氣化層（nitride)，再加上一金屬層（_3|); 但由於上述方法仍需要一層很薄的氧化層（約幾十埃 和品質很好的氮化層，使其製程技術困難而未被採用， 且該MNOS具有一個從上方往閘電極（gatee|ectr〇de) 方向的漏電，使記憶體單元的保存時間（retent丨〇nt丨me) 降低，因此，另再提出一石夕氧化氮氧化石夕（s丨·丨丨·ε〇η 〇力扣 Nitride Oxide Silicon，S0N〇S)結構之快閃記憶體（如 第2 3圖所示），係比上述之_os多了一層阻擔氧化層 (blocking oxide)，再利用 FN tunne丨ing 電流（如第 2

4 A圖所示），將電荷（charge)儲存於氮化矽（3丨3心， Nitride)層之能階中，當電荷（電子或電洞）經由薄穿 透氧化層被入射或跳出至該氮化矽層之能階中，其臨界 電壓（threshold voltage )便會因入射電荷的種類、數量、 及分布不同而改變，進而被區分為高電位（寫入，Pr〇gram State)及低電位（清除，Erase state)(如第2 4 B 圖所示）。上述之氮化矽層之能階由於是屬於分離式陷阱 (discrete trap)，因此儲存的電荷間不會互相作用，而 该牙透氧化層的局部缺陷也不會造成全部電荷的流失， 且儲存在該氮化矽層之能階中的電荷也不會隨外在電源 的消失而流失，故稱為非揮發性記憶體。但由於其仍需 要一薄穿透氧化層，故製程不易。 1245375 【發明内容】 =，本發明之主要目的係在於提供一製程簡單、 Z速寫人或清除之利用㈣給奈米微粒備製 發 性快閃記憶體。 平& 為達上述之目的，本發明係提供—利用㈣給 備製之非揮發性快閃記憶體，其係在充滿氬氣（叫加， A「）及氧氣（0xygen ’ 〇2)之環境下，將給（細_， 听）及♦ (sme〇n，Sj)之兩㈣材以共焦錢渡法 (c〇-S_e_)錢上-厚度為3G埃之㈣給薄膜層， 再放置於高真空（highVacuum) τ通人氧氣，經過_ C 60秒之快速升溫退火製程，使該矽酸铪薄膜層產生高 密度及微粒小之奈米晶體，且該矽酸铪薄膜層可利用該 奈米晶體來補抓（trap)電荷，使其製造一具儲存方式為 區域性（localized )之特點的記憶體，且其一個單元（ce丨丨） 可儲存2個位元（2 bit/ce丨丨），而可用於[EPROM、快閃 記憶體、SONOS記憶體等相關記憶體及半導體產業中。 【實施方式】 本發明係提供一利用矽酸姶奈米微粒備製之非揮發 性快閃記憶體，係在充滿氬氣及氧氣之環境下，將銓及 矽兩種靶材以共焦濺鍍法鍍上一厚度為3 〇埃之矽酸铪薄 膜層，再放置於高真空下通入氧氣，經過9〇〇°C 60秒之 快速升溫退火製程，使該矽酸铪薄膜層產生奈米晶體， 該奈米晶體之密度範圍為〇·9〜1·9 X 1〇12 cm-2，其微粒 1245375 大小為小於10奈米（_)，且該石夕酸給薄膜層可利用-顆顆的奈米晶體來補抓電荷，使儲存方式很區域性，可 利用上述之特點來製造記憶體，使其一個單元可儲存2個 位兀（2 bit/cell)，且其製程簡單，可用於巧叩⑽、 快閃記憶體、S〇NOS記憶體等相關記憶體及半導體產業· 〇 為進-步說明本發明，本發明係進—步以數個較佳 實施例說明如後： [實施例1]利用矽酸铪奈米微粒備製之非揮發性快閃記 憶體 叫芩閱『第1〜2 B圖』所示，係本發明之利用矽、 酸铪奈米微粒備製之非揮發性快閃記憶體之製造流程示 意圖、本發明之矽酸铪薄膜層之剖面示意圖、本發明之 矽s欠铪4膜層之平面示意圖。如圖所示：係將一為p型矽籲 晶圓（p-type silicon wafer)之基板1置於真空環境（2 x1(T6torr)中，並通氬氣及氧氣（流量為24 seem / 8 seem )’利用給及石夕兩種乾材以共焦藏渡法鑛上一厚度為3q 埃之石夕酸給薄膜層3，再置於高真空下通入氧氣，經過 900 C 60秒之快速升溫退火製程，使該矽酸铪薄膜層3 產生奈米晶體’隶後再利用熱蒸鑛法（Thermal coater )於該矽酸铪薄膜層3上鍍上一控制閘極層5，該控制 1245375 間極層5之材料可為銘（a I u m i n u m，a丨），可作為問電 極（gateelectrode)。上述之矽酸給薄膜層3係利用穿 透式電子顯微鏡（Transition Electron Microscopy，ΤΕΜ )了觀察έ亥奈米晶體的形成，且該奈米晶體之密度範圍 為〇.9〜1·9 X 1〇12 cm·2 ’其微粒大小為小於1〇奈米。 請參閱『第3A〜5圖及表i』所示，係本發明之 矽醆铪薄膜層圖之不同晶態、χ射線光電子能譜儀結果、 電丨生里測及能量擴散結果示意圖。如圖所示：本發明之 矽酸铪薄膜層係經由900。〇之快速升溫退火製程改變該 石夕酸給_層之元素成分比例及結構，該結構由非晶態 (am〇rph〇us)變成多晶態（P〇lycrysta丨Hne)，且量測 該石夕酸給薄膜層之電荷·電壓（Charge_v。丨响，c v) 電性，係加入3伏特（V0|tage’ v)到_3伏特之電壓，如 第5圖所示，係可看出在c-v開了 1V左右的記憶視窗（ emory wmdc)w) ’亦即代表該石夕酸給薄膜層之奈米晶 、有補抓電荷的能力，係可應用在記憶體上。 [實施例2] S〇N〇s之利用魏給奈米微粒備製 性快閃記憶體 υ ”固』所不，係本發明之利 ^給奈米微粒備Μ之非揮發性快閃記憶體之s〇n〇

圖。如圖所示··係、利用垂直爐管將-穿透！U 1245375 層2成長於一為p型石夕（p_typesi|ic〇n)之基板工的一端 面中央上’該穿透氧化層2之厚度為2〇埃，可為高介電 常數㈣化學氣相沉積氧化層，且該基板之兩側可形成 η源極或11汲極，再將兩種不同之乾材以物理化學 合成法〔如：原子層化學氣相沉積（at〇mjc |aye「chem丨ca| - vapor deposition，ALCVD)、高密度電聚化學氣相沈 積（High-Density Plasma Chemica| Vap〇r Dep〇s⑴〇n ，HDPCVD)、賤鑛法（Sputterjng)或電子餘真空蒸鍍 法（E-GUn)〕於該穿透氧化層2上鍍上一厚度為3〇埃· 之石夕酸給薄膜層3，該崎可為梦與鍅（料錯）、於 與石夕（料給）或給與紹（銘酸給），並置於在高真』 下通入氧軋，經過9〇(rc 6〇秒之快速升溫退火製程，使. 該石夕酸給薄膜層3產生奈米晶體，該奈米晶體之密度範 圍為0.9〜1.9 X 1〇 2 cm 2，而其微粒大小為小於1〇奈米 ’該石夕酸給_層3亦可切祕賴層（料為石夕與 錯）或！S酸給薄膜層（㈣為給與|g)，再利用電 鲁 助化學氣相沉積（Pl咖a Enhance Chemica| _〇「

DeP〇s山on ’ PECVD)於該石夕酸給薄膜層3上成長一厚 j40埃之阻擔氧化層4 (bl〇Cking〇Xide)，該阻擋氧 ^層之材料可為氧化物（〇她）、氮化物（N_e)、 2 — (Hf〇2)、氧化錯（Zr〇2)、氧化紹（〜so〗）或 =化鑭（La2〇3)，最後再利用熱蒸鑛法於該阻擋氧化層 上鍍上—材料為鋁、多晶矽、多晶矽鍺或金屬之控： 13 1245375 閘極層5藉此开> 成一結構為§〇n〇s之利用石夕酸給奈米 U粒備衣之非揮發性快閃記憶體。上述之s〇n〇s之結構 的電何-電壓電性’係加入3伏特到_3伏特之電壓，請參閱 『第7圖』所示，係可看出㈢開了1VA右的記憶視窗 ’且施加不同電壓所對應形成的記憶視窗大小也不同， 如：由最小施加6V(3V掃到_3V) 一直到最大2〇ν(ι〇ν 掃到-10V)(如第8圖所示）。 本發明之利用矽酸铪奈米微粒備製之非揮發性快閃 記憶體係利用物理氣相沉積（PVD，Phys^w

Deposition )沉積石夕酸給薄膜層，該㈣給薄膜層可應用 在任一基板上。上述之矽酸铪薄膜層係將電荷儲存在分 離式（discrete)的儲存點巾，因此儲存的電荷之間不會 互相作用彳吏4穿透氧化層的局部缺陷也不會造成全部 電荷的/爪失，且由於該矽酸铪薄膜層利用一顆顆的奈米 晶體來補抓電荷’因此儲存方式可以很區域性，可利用 上述之特縣製造記憶體，使其_個單元儲存2個位元（ 2blt/CeM) ’亚具有高密度之優點（如第9 A〜1 〇圖及 表2所示）。 α及 月多閱第1 1〜1 5圖』所示，係利用矽酸铪奈 米，粒備製之非揮發性快閃記憶體記憶視窗、保持特性 不思圖。如圖所示：本發明之利用石夕酸給奈米微粒備製 非揮t f生决閃兄憶體之記憶視窗會因問極電壓（Vg ) 之極限越大而增大，在寫人或清除時不容易受到干擾， 14 1245375 不w在寫入或清除時，由於電荷入射或引出的速度合 魏化層的厚度，而本發明之穿透氧化層的^ 又馬'、'、丨矢，且本發明之矽酸銓薄膜層為30埃，使其可 、、”.、或π除，且其保持特性可以容納大量的資料並 可保存很久’其週期數值可㈣6。 、 [貫施例3】單位元記憶體（Single Dot Me，）之利用 夕酉文給不米微'粒備製之非揮發性快閃記憶體

it:制第ΐ 6圖』所示’係本發明之利用矽酸铪奈j t I之非揮發性快閃記憶體m記憶體結構7 :圖二如圖所示：係將一穿透氧化層2成長於一為絕· 曰復矽（S山con_〇n_lnsu丨ator，S0丨）結構之基板1白

一端面中央上’再將給及歡材以共线渡法方 這穿透氧化層2上訂-厚度為3Q埃之㈣給薄心 3，亚置於在高A空下通入氧氣，經過9〇〇γ6〇秒之七 速.升溫退火製程，使該賴铪_層3產生奈米晶體 ，奈米晶體之密度範圍為而其韻 粒大小為小於10奈米’於該矽酸铪薄膜層3上成長1 擋氧化層4 ’再將-多晶⑦層6成長於該阻擋氧^層l 上’且在該穿透氧化層2、财酸給薄膜層3、該㈣ 氧化層4及該多晶矽層6之兩側分別成長一間隔層7 藉此形成-結構為單位元記憶體之利_㈣^ 15 1245375 備製之非揮發性快閃記憶體。 [貫施例4】多位元記憶體（Multi-bits Single Dot

Memory)之利用矽酸铪奈米微粒備製之非揮發性快閃記 憶體 ° μ參閱『第1 7 A〜1 7 B圖』所示，係本發明之

矛J用石夕酸給奈米微粒備製之非揮發性快閃記憶體之多位 凡記憶體結構示意圖。如圖所示··係包含一結構為絕緣 層上覆矽之基板1，該基板係由一第一矽層丄丄上形成 -二氧化矽層1 2上，一第二矽層！ 3成長於該二氧化 矽層1 f之一端面中央組成，再將一穿透氧化層2形成 於4 —氧化矽層1 2之一端面兩側及該第二矽層丄3上 矽酸铪薄膜層3再形成於該穿透氧化層 ^ - ^給薄膜層3係由給切之兩餘材以共㈣渡法於1' 牙透氧化層2上鍍上’其厚度為3〇埃’再置於在高直 下通入氧氣，經過90(rc 6〇秒之快速升溫退火製程:、 層3產生奈米晶體，上述之奈米晶體之 :二〇太：1·9 X 1〇12⑽·2’該奈米晶體之微粒大 =門之’而在該穿透氧化層2及該石夕酸給薄膜 3:間之…上形成一材料為氮切 hard mask )8,再將一阳私斤 恭增 膜層3上，且於該阻μ =化層4形成於騎酸給 、 ▲羊 θ上形成一控制閘極層5 16 1245375 口弟17A圖所示）’並將該阻擔氧化層4之一端面刺 用化學機械研磨法（chemiea| Mechanica|叫丨训^, CMP) 4 1去除該控制閘極層5形成控制閘極η (如 第17B圖所示）’使其形成—結構為多位元記憶體之 利用石夕酸給奈米微粒備製之非揮發性快閃記情體。 上所述，本發明 / %扣付肤厲」作為

要朿略’可有效改善習狀種種缺點，使其製 記憶體可快速寫人或清除，且具有高密度、保存特性 =久特性佳等優點，進而使本發明之産生能更進步、 貫用、更符合❹者之所需，確已符合發明專利 ^件、，妥依法提出專利申請，尚請貴審查委員撥^ ，亚盼早日准予專利以勵創作，實感德便。 惟以上所述者，僅為本發明之較佳實施例而已，去 =此限定本發明實施之範圍；故，凡依本發明^專= =圍及發明說明書内容所作之簡單的等效變化與:飾， 皆應仍屬本發明專利涵蓋之範圍内。

17 1245375 【圖式簡單說明】 第1圖，係本發明之利用矽酸铪奈米微粒備製之非揮發 性快閃記憶體之製造流程示意圖。 第2 A圖，係本發明之矽酸铪薄膜層之剖面示意圖。 / 第2 B圖，係本發明之矽酸姶薄膜層之平面示意圖。 · 第3 A圖，係本發明之矽酸铪薄膜層之非晶態示意圖。 第3 B圖，係本發明之石夕酸給薄膜層之多晶態示意圖。 第4 A〜4 B圖，係本發明之矽酸铪薄膜層之X射線光 電子能譜儀（X-ray Photoelectron Spectrum )結修 果示意圖。 第5圖，係本發明之矽酸铪薄膜層之電性量測結果示意 圖。 - 第6 A〜6 B圖，係本發明之利用矽酸铪奈米微粒備製 、 之非揮發性快閃記憶體之S0N0S結構示意圖。 第7圖，係本發明之S〇N〇S結構之電性量測結果示意 圖。 φ 第8圖，係本發明之SONOS結構之記憶視窗曲線示意 圖。 第9 A〜9 B圖，係本發明之SONOS結構之儲存電荷 曲線示意圖。 第1 0圖，係本發明之SONOS結構之工作狀態曲線示 意圖。 第1 1圖，係本發明之SONOS結構之記憶視窗曲線示 意圖。 18 1245375

結構之抹除特性曲線

SONOS 第1 2 A圖，係本發明之 示意圖。 第1 2 B圖，係本發明之 示意圖。 1 3 C圖，係本發明之s〇N〇s 第1 3A〜1 3C圖，後 結構之寫入 及抹除干擾特性曲線示意圖。 第1 4 =，係本發明之s咖s結構之保存特性曲線示 意圖。 第1 5圖，係本發明之s〇N〇s結構之耐久測試曲線示 意圖。 第1 6圖’係本發明之利时·奈米微粒備製之非揮 ★ 發性快閃記憶體之單位it記憶體結構示意圖。 第1 7Αϋ ’係本發明之完成化學機械研磨法前之多位 元記憶體結構示意圖。 第1 7 Β圖’係本發明之完成化學機械研磨法後之多位 元記憶體結構示意圖。 第1 8 Α〜1 8 Β圖，係習用之epr〇m示意圖。 第19A〜19B圖，係習用之EEPROM示意圖。 第2 0圖，係習用之fl〇t〇x電路示意圖。 第2 1圖’係習用之快閃記憶體示意圖。 第2 2圖，係習用之MN〇s記憶體示意圖。 第2 3圖’係習用之s〇n〇S記憶體示意圖。 第2 4 A圖，係習用之s〇N〇s記憶體FN tunneling能 1245375 帶示意圖。 第2 4 B圖，係習用之S0N0S記憶體寫入/清除特性曲 線不意圖。 表1，係本發明之矽酸铪薄膜層之能量擴散光譜儀 (Energy Dispersive Spectrograph，EDS)、择果 表。 表2 ’係本發明之SONOS結構之工作狀態數據表。 【主要元件符號說明】 基板 1 第一石夕層 11 二氧化矽層 12 第二矽層 13 π源極/沒極 14 穿透氧化層 2 石夕酸铪薄膜層 3 阻擋氧化層 4 化學機械研磨法 41 控制閘極層 5 多晶矽層 6 間11¾層 7 硬照幕層 8

20 1245375 β Ο 交〇 ^ η° ^ o° 辞 i Μ φ ΛΑ # 5 私 OS K) # OH f ^ %P OJ to |〇 os Ul # ^〇 y^N Ul φ Ul • ON 00 ps ^s Lh ㈣ Os • s 1245375 位元 2 位元 1 < m oL € < m oL o <J 〇 < 寫入 10V I U% < % 10V 1 U% < 清除 < >L6V 23V 1_ >L6V o < 23V 讀取

Claims (1)

1. A245375

   申請專利範圍·· 快閃記憶 種利用石夕酸鈴奈米微粒備製之 體，係至少包含： 一基板； 二^酸給（HfSi〇4)薄膜層，係形成於該基板上；及 2 卫制閘極層，係形成於該矽酸铪薄膜層上。 ·,依據申請專利範圍第1項所述之利时酸給奈米料 =製之非揮發性快閃記憶體’其中，該基板為P型 日日圓（p-type si丨icon wafer) 〇 3·依據申請專利範圍第1項所述之利用石夕酸給奈米微 粒備製之非揮發性快閃記憶體，其中’該基板係置於 一真空環境中。、 4 ·依據申請專利範圍第3項所述之利用矽酸铪奈米微 粒備製之非揮發性快閃記憶體，其中，該真空環境之 通入氣體為氬氣…^加^^與氧氣㈠”卯心仏）。 5 ·依據申請專利範圍第i項所述之利用矽酸銓奈米微 粒備製之非揮發性快閃記憶體，其中，該矽酸铪薄膜 層之製備方法係至少包含： (a )取铪（hafnium，Hf)與矽（sj|icon，si)兩種 革巴材，將該給與該矽利用共焦濺鍍法（c〇-sputtering) 鍍出該矽酸铪薄膜層； (b )將该石夕酸給薄膜層在高真空（hjgh vacuum) 下通氧氣’經900°C，60秒之快速升溫退火製程 (Rapidly Temperature Anneamng，RTA)處理，使 1245375 該石夕酸給薄膜層產生奈米晶體（nanocrystal)。 6依據申請專利範圍第5項所述之利用矽酸铪奈米微 粒備製之非揮發性快閃記憶體，其中，該奈米晶體之 密度範圍為0.9〜1.9 X 1〇12 cm-2。 7 •依據申請專利範圍第5項所述之利用矽酸铪奈米微 粒備製之非揮發性快閃記憶體，其中，該奈米晶體之 以粒大小為小於1 〇奈米（nm)。

   8依據申凊專利範圍第1項所述之利用矽酸銓奈米微 粒備製之非揮發性快閃記憶體，其中，該石夕酸給薄膜 層之厚度為小於30埃（A)。 、 9依據申請專利範圍第1項所述之利用矽酸铪奈米微 粒備製之非揮發性快閃記憶體，其中，該控制閘極層 ，利用熱蒸錢法（The_| CQater)形成於該石夕 薄臈層上。

   性快閃記 上 22 1245375 -阻擋氧化層（bl〇ck丨ng ox丨de)，係利用電漿辅助 化學氣相沉積（Plasma Enhance Chemical Vapor Deposition，PECVD)於該矽酸铪薄膜層上，及3Ρ〇「 —控制閘極層，係形成於該阻擋氧化層上。 2，依據申凊專利範圍第1 1項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，爷美二 P 型矽（P-typesilicon)。 口^ 马 3，依據申凊專利範圍第丄丄項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該基板之 兩側係形成自一 n+源極及一 n +汲極中擇其一。 4，·依據申請專利範圍第i丄項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該矽酸铪 薄膜層之製備方法係至少包含： (a )取铪與矽兩種靶材，將該兩種靶材利用物理化 學合成法形成該矽酸铪薄膜層；

   (b )將該矽酸銓薄膜層在高真空下通氧氣，經9〇〇 C，60秒之快速升溫退火製程處理，使該矽酸铪薄膜 層產生奈米晶體。 >·依據申請專利範圍第1 4項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該物理化 學合成法為自原子層化學氣相沉積（atomic layer chemical vapor deposition，ALCVD)、高密度電漿 化學氣相沈積（High-Density Plasma Chemical 23 1245375 Vapor Depos丨tlon，HDpcvD)、濺鍍法（s_te 電子鎗真空蒸鍍法（E-Gun)中擇其一。 6 /依據申請專利範圍第1 4項所述之利用石夕酸給太 粒備製之非揮發性快閃記憶體，其中，該石夕酸給. ’專膜層係進-步為自碎酸錯薄膜層及紹酸 . 中擇其一。 守眠增 7 /依據申請專利範圍第1 4項所述之利用石夕酸給太 米‘支粒備製之非揮發性快閃記憶體，其中，該曰 體之密度範圍為Oj'i 9 χ 1〇12 cm-2。 · 8, ·依據巾請專利範圍第i 4項所述之利㈣酸給太 米微粒備製之非揮發性快閃記憶體，其中，該 I 體之微粒大小為小於1〇奈米。 不木日日 9, ·依據申請專利範圍第i 1項所述之利用矽酸铪太 ，微粒備製之非揮發性快閃記憶體，其中，該石夕酸二 薄膜層之厚度為小於30埃。 ° 〇·依據申請專利範圍第11項所述之利用矽酸給太饞 米微粒備製之非揮發性快閃記憶體，其中， 二= 化層之厚度為20埃。 牙透氧 1、，·依據申請專利範圍第i i項所述之利用矽酸給兴 米微粒備製之非揮發性快閃記憶體，其中，該穿^ = 化層為化學氣相沉積氧化層。 氣 2·依據申請專利範圍第11項所述之利用矽酸給齐 米微粒備製之非揮發性快閃記憶體，其中，該穿透& 24 1245375 化層為高介電常數材。 3 Μ依據申請專利範圍第1 1項所述之利时酸給6 米U粒備製之非揮發性快閃記憶體，其中，該阻擋 化層之厚度為40埃。 田 4,依據申請專利範圍第11項所述之利用石夕酸給夺 米微粒備製之非揮發性快閃記憶體，其中’該阻擔& ，層之材料為自氧化物（Oxide)、氮化物（咖cj)、 乳，給（Hf〇2)、氧化錯（Zr02)、氧化銘（Al2〇3) 及氧化鑭（La2〇3)中擇其一。 2 5，·依據申請專利範圍第1 1項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該控制閘 極層係利用熱蒸鍍法形成於該矽酸铪薄膜層上。 2 6，依據申請專利範圍第丄丄項所述之利用矽酸铪奈 米被粒備製之非揮發性快閃記憶體，其中，該控制閘 極層之材料為自鋁、多晶矽、多晶矽鍺及金屬中擇其 7 ·依據申請專利範圍第i 1項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該利用矽 酸給奈米微粒備製之非揮發性快閃記憶體之結構為 石夕氧化氮氧化矽（Smcon Oxide Nitride 〇Xide Silicon，S〇N〇S)結構。 8 · —種利用矽酸铪奈米微粒備製之非揮發性快閃記 憶體，係至少包含： 25 1245375 一基板； 一牙透氧化層，係形成於該基板之一端面中央； 一石夕暖給薄膜層，係形成於該穿透氧化層上； 〃 一阻擋氧化層，係形成於該矽酸铪薄膜層上； ；* 一多晶石夕層，係形成於該阻擋氧化層上；及 — 一間隔層，係形成於該穿透氧化層、該矽酸铪薄膜 層、遠阻擋氧化層及該多晶矽層之兩側。 2 9 ·依據申請專利範圍第2 8項所述之利用矽酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該利用石夕· 酸铪奈米微粒備製之非揮發性快閃記憶體為單位元記 憶體（Single Dot Memory)。 3 〇乂依據申言青專利範圍第2 8項所述之利用石夕酸給奈 米微粒備製之非揮發性快閃記憶體，其十，該基板2 結構為絕緣層上覆矽（S丨丨丨con_〇n_|nsu|at〇r，s 之結構。 3 1」依據申請專利範圍第2 8項所述之利用石夕酸給奈鲁 ^微粒備製之非揮發性快閃記憶體，其中，該石夕酸銓 薄膜層之製備方法係至少包含： (a )取給與石夕兩種乾材，將該給與該石夕利用共隹濺 鍍法鍍出該矽酸铪薄臈層； 〆 。（b )將該石夕酸給薄臈層在高真空下通氧氣，經_ C，60秒之快速升溫退火$程處理，使卿酸給 層產生奈米晶體。 ' 26 1245375 2 ·依據申請專利範圍第3 ”頁所述之利用矽酸給太 米微粒備製之非揮發性快閃記憶體，其f，該太= 體之密度範圍為〇·9〜i 9 x 1〇12 cm-2。 ”日日 3·依據♦請專利範圍第31項所述之利用硬醆給太 米微粒備製之非揮發性快閃記憶體，其中，該太Y = 體之微粒大小為小於1 〇奈米。 /、曰曰 用石夕酸铪奈 ’該矽酸給

   4 ·依據申請專利範圍第2 8項所述之利 米Μ粒備製之非揮發性快閃記憶體，其申 薄膜層之厚度為小於30埃。 .體一酸:奈米微粒備製之非揮發性快閃 一穿透氧化層，係形成於該二氧化矽層之一 及該第二石夕層上； :基板’係包含-第—硬層上形成—二氧化石夕層， 第二矽層成長於該二氧化矽層之一端面中央丨曰 端面兩側 一矽酸铪薄膜層，係形成於該穿透氧化層上； -硬罩幕層（hard mask) ’係形成於該穿透氧化芦 及該矽酸銓薄膜層之間之一端面上； 曰 一阻擋氧化層，係形成於該矽酸铪薄膜層上；及 一控制閘極層，係形成於該阻擋氧化層上， 其中’該該控制閘極層之-部份係則化學機械研磨 法（Chem丨cal Mechanical P〇nshjng，CMp)去 形成控制閘極。 μ 27 !245375 6:依據申請專利範圍第3 5項所述之利 米微粒備製之非揮發性快閃記憶體，其中，該刺a示 酸給奈米微粒備製之非揮發性快閃記憶體為夕1用石夕 圮憶體（Multi-bits Single Dot Memory)。夕位疋 7依據申請專利範圍第3 5項所述之利用石夕酸 米微粒備製之非揮發性快閃記憶體，其中，誃其7不 結構為SOI之結構。 土反之

   8 ·依據申請專利範圍第3 5項所述之利用矽酸鈐大 米微粒備製之非揮發性快閃記憶體，其中，酸二 薄膜層之製備方法係至少包含： '給 a )取铪與矽兩種靶材，將該铪與該矽利用共隹 鍍法鍍出該矽酸铪薄膜層； 、“、Ά 。（b )將該矽酸铪薄膜層在高真空下通氧氣，經9〇〇 C ’ 60秒之快速升溫退火製程處理，使該石夕酸給 層產生奈米晶體。 、 J 9 ·依據申請專利範圍第3 8項所述之利用石夕酸給奈鲁 米微粒備製之非揮發性快閃記憶體’其中，該奈米晶 體之密度範圍為ΟΑ、] 9 χ 1〇12 Cm-2。 曰日 4 〇 ·依據申請專利範圍第3 8項所述之利用石夕酸給奈 米微粒備製之非揮發性快閃記憶體，其中，該奈米晶 體之微粒大小為小於1 〇奈米。 4 1 ·依據申請專利範圍第3 5項所述之利用石夕酸給奈 米微粒備製之非揮發性快閃記憶體，其中，該石夕酸铪 28 1245375 薄膜層之厚度為小於30埃。 4 2 ·依據申請專利範圍第3 5項所述之利用石夕酸铪奈 米微粒備製之非揮發性快閃記憶體，其中，該硬罩幕 層之材料為氮化矽（Si3N4)。

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