TW477116B - Integrated circuit for generating a phase-shifted output clock signal from a clock signal - Google Patents

Description

477116 A7 B7 五、發明說明（f ) 發明詳細說明 本發明係有關於一種積體電路，用於從第一時脈信號產生 一相移輸出之時脈信號。其相移在本事例中是可調整的。 獲得一有關於一輸入時脈信號之輸出時脈信號之一可 調整相移之方法在於提供一由多個同樣延遲元件形成之 一串聯電路，輸入時脈信號即饋送至其輸入側上，在此事 例中之全部延遲元件皆有相同之延遲時間。串聯連接之 延遲元件之輸出信號具有一與輸入時脈信號有關之個別 不同之相移，此是由於延遲元入之延遲時間比較輸入時脈 信號之時脈週期是短的之緣故。任何一個延遲元件之輸 出信號可由一多工器藉由一控制信號選出。所以，藉驅動 多工器，具有與輸入時脈信號相關之企望相移之輸出時脈 信號能從延遲元件之串聯電路取得。 例如反相器是用作延遲元件，但是其之最小延遲時間是 按照使用之生產技術而定，所以並不能任意予以縮短，從 此得到之結論是與輸入時脈信號有關係之輸出時脈信號 之相移僅能作比較粗大步驟之更改，此步驟相當於個別延 遲元件之延遲時間。 本發明是基於規格說明一種積體電路之目標，其型式已 指定於引言中，其之輸入時脈信號與輸出時脈信號間之相 移能作精細步驟之變更。 此項目標是藉由根據本發明申請專利範圍第1項之一 種積體電路而達成。至於申請專利範圍之各附屬項則是 有關於本發明之有利益的設計及發展。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) --------訂 i -------線* 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 477116 A7 B7 五、發明說明（，） 根據本發明之電路之事例中，在輸出時脈信號與第一時脈信號 間之相移是由變更電流源供應之二電流之値而設定，用於 二電流之調節步驟愈精細，則能變更之相移步驟愈精細。 在此事例中，可調節相移之步驟大小是按照可調整電流源 之，，分解度，，而定，而並不再按照積體電路之生產技術而 定。 本發明將參考下列圖形而作更詳細之解釋，這些圖形是 本發明諸模範實施例之圖說。 圖示簡單說明 第1圖顯示本發明之積體電路之一局部電路。 第2圖顯示有關於第1圖中電路之信號輪廓。 第3圖顯示第2圖中信號輪廓之放大詳細圖。 第4圖顯示本發明之積體電路之又一局部電路，用於供 給輸入信號至第1圖之局部電路。 第5圖顯示第4圖所示局部電路之一替換之局部電路。 第6圖顯示第1圖所示局部電路之一積體電路之替換 局部電路。 最佳實施例詳細說明

第1圖顯示一可調節之電流源I，其提供分別之可調節 電流IE，U於兩個輸出10, 20上。此電流源具有三個P通 道電晶體？1，？2，？3，其之第一通道端子均連接至一正電 源電位VDD。該P通道電晶體之閘極端子皆連接至一個 定電位V c ο n s t。三個電晶體P 1 , P 2，P 3之電流傳導性在 •接通狀態時是每一事件相差2之因數。所以第二個1 P S -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------—--------訂---------線Φ—L (請先閱讀背面之注意事項再填寫本頁) 477116 A7 B7 五、發明說明（ο (請先閱讀背面之注意事項再填寫本頁) 道電晶體Ρ2之傳導率有高達第一 Ρ通道電晶體者之2倍， .並是第三Ρ通道電晶體Ρ3者之一半。此係以數字1，2,4 指示於第1圖中。三個電晶體Ρ1，Ρ2,Ρ3之第二通道端子 皆分別通過另外之Ρ通道電晶體Ρ4 , Ρ6，Ρ8而連接至電流 源I之第一輸出1 〇，並分別通過其他之Ρ通道電晶體 Ρ5,Ρ7,Ρ9而連接至第二輸出20。電晶體Ρ4，Ρ6，Ρ8之閘 極連接至控制信號Α0，Α1 ,Α2,而電晶體Ρ5，Ρ7,Ρ9之閘極 則連接至控制信號/ Α0, /Al，/Α2 ,其是與AO，Al，Α2互補《 在三個電晶體P1，P2，P3作爲定電流源，分別供應相差有 因數2之定電流I。，2IQ，4IQ。在電晶體對P4，P5 ;P6，P7 ; P8，P9中之每一情況下不僅有二電晶體之一個被接通，此 係由於控制信號A i皆是數位信號之故。藉由控制信號A i 及其等之互補信號/ A i，電流源I之輸出電流IE，U之値即 能累進的變更，但此二電流之總和始終保持恆定原狀。在 本模範實施例中之總和是7I。第1圖中之電流源I有如 一數位類比轉換器，其中之數位控制信號A i是轉換成類 比電流IE，U。 經濟部智慧財產局員工消費合作社印製 除用前述之電流源I外，任何其他可調節之電流源，其 能供應兩個輸出電流，其電流之値是可調節的及其總和在 每一設定下皆是恆定的，亦可使用於本發明之事例中。 根據本發明在第1圖中之電路更加有八個N通道電晶 體N1至N8,其布置說明如下： 電流源I之第一輸出10是通過第七電晶體N7及第一 電晶體N 1連接至接地電位之供電線L。弟七電晶體N 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 477116 A7 _______________ B7 五、發明說明（V) 之閘極是連接至正供電電位VDD。第一電晶體N 1之閘極 是連接至前者之汲極，並經過第一電容器C 1連接至接 地。電流源I之第二輸出20是通過第八電晶體N8及第 二電晶體N2連接至接地。第八電晶體N8之閘極是連接 至正供電電位VDD。第二電晶體N2之閘極是連接至後者 之汲極，並通過一第二電容器C2而連接至接地。 正供電電位VDD是通過第十P通道電晶體P10連接至 電路節點K。P通道電晶體P 1 0之閘極是連接至預充電信 號PRE。電路節點K是通過第三電晶體N3及第四電晶體 N4而連接至接地。此外，其是同樣地通過第五電晶體N5 及第六電晶體N6而連接至接地。第三電晶體N3之閘極 是連接至第一時脈信號E而第五電晶體N5之閘極則是連 接至第二時脈信號L。第四電晶體N4之閘極是連接至第 一電晶體N 1之閘極而第六電晶體N6之閘極是連接至第 二電晶體N2之閘極。第一電流I 1流經由第三及第四電 晶體N3 , N4形成之串聯電路，而第二電流I 2則流經由第 五及第六電晶體N5，N6形成之串聯電路。第一及第四電 晶體N 1 , N 4形成第一電流鏡，而第二及第六電晶體N 2 , N 6 則形成第二電流鏡。所以若在第三及/或第五電晶體N3 ,N5 接通及電路節點尙未完全放電至接地電位時，第一電流I 1 是與在電流源I之第一輸出1 0處之電流I e成比例，而第 二電流I 2是與在電流源I之第二輸出20處與電流I l成 比例。在本模範實施例中之電流鏡作成大小之方式是第 _一電流I 1相當於在電流源I之第一輸出1 〇處之電流IE , 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------線φ 477116 A7 ------- B7 五、發明說明（r ) 及第二電流I 2是相當於在電流源I之第二輸出20處之 電流I l。因此其保持I 1 = IE及I 2 rz “。 電路節點K是通過一反相器I n V連接至根據本發明之 積體電路之一局部電路之一輸出（如第1圖所示），並在此 處產生一輸出時脈信號OUT。 第七電晶體N7及第八電晶體N8作成之大小是完全的 與第三電晶體N3及第五電晶體N5之同樣方式。其僅是 作爲平衡此電路並亦可能在本發明之其他模範實施例中 省去。電容體C1，C2作爲穩定在第一電晶體N1及第二電 晶體N2之閘極上之電位。沒有裝上電容器Cl ,C2時，這 些電位能容易地被改變影響，其是在藉由第三及第五電晶 體N3 ,N5之閘極源極間電容量以及第四及第六電晶體 N4 , N6之閘極汲極間電容量，使時脈信號E , L之位準改變 之事件中產生。電容器C1,C2亦能在本發明之其他模範 實施例中予以省略。 第6圖顯示對第1圖之下方部分之一替換模範實施例。 其中第三及第四電晶體N3，N4之次序以及第五及第六電 晶體N5 , N6之次序已作互相交換。其餘N通道電晶體 N1，N7 ;N2，N8之次序亦已作相當之交換。對此之替換是 電容器’Cl ,C2及/或第七電晶體N7及第八電晶體N8可 再予以省略。 第2圖顯示有關於第1圖中電路之信號輪廓。第二時 脈信號L是對第一時脈信號E相移一時段T。在第一時 脈信號E之正性邊緣之前，換句話說，即是在第三及第五 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — .1 I - I l· --------訂·! 線 j (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 i. A7

五、發明說明（A ) (請先閱讀背面之注意事項再填寫本頁) 電晶體N3，N5關斷時，電路節點κ是藉由預充電信號pre 充電至正供電電位VDD之値。第十p通道電晶體p丨〇因 之是再被關斷。第一時脈信號E之正性邊緣出現在初期 瞬間tE，首先第三電晶體N3被關斷，其結果是電路節點K 由第一電流I 1放電（在電路節點K處之電位輸廓之淺梯 度）°但在後期瞬間t L之第二時脈信號L之正邊緣處，第 五電晶體N5亦是在第三電晶體N3之外被轉換爲接通，其 結果是電路節點現在是被第一電流I i及第二電流I 2二 者更加放電（在電路節點K處之電位輪廓之陡梯度）。在 第2圖之電路節點κ之電位輪廓之事例中，後者所具有之 淺梯度於出現在最初瞬間t E之第一時脈信號E之正邊緣 與第二時脈信號L之正邊緣之間者是被一虛線外插。 另外第2圖並顯示輸出時脈信號OUT之輪廓，此信號係 在電路節路K處之電位之結果，茲詳述如下： 反相器INV具有一上及一下轉換臨限VINV，在本模範實 施例中，此臨限假設是同一的以使能簡化事物。若在電路 節點K之電位超越上轉換臨限，則輸出時脈信號OUT有一 負邊緣。若在電路節點K之電位降低至反相器I NV之下 轉換臨限之下，則輸出時脈信號OUT有一正邊緣。 經濟部智慧財產局員工消費合作社印製 爲了要提供較佳之瞭解，第3圖再次顯示預充電信號 PRE在電路節點K之電位輪廓及輸出時脈信號OUT之放 大詳細圖。當在預充電信號PRE之低位準（接地）期間，電 路節點K是首先被充電至高位準（VDD )。在此事例中，電 路節點K之電位超越反相器I NV之上轉換臨限V IW，導 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 477116 A7 B7 五、發明說明（7 ) (請先閱讀背面之注意事項再填寫本頁) 致輸出時脈信號OUT有負邊緣之結果。在最初瞬間t E，第 三電晶體N3是由於第一時脈信號E之正邊緣而接通，其 結果是首先僅有第一電流I 1流通。 在最初瞬間t E後，第3圖顯示電路節點K之電位之四 個不同的輪廓，其導致電流I 1，I 2之不同値，至由數字1 至4指示。在此事例中，輪廓1相當於第一電流I 1 = 71 〇 之事例，即是說I 1在其最大値，同時第二電流I 2即使是 在後期瞬間“之後亦是0。此結果產生在第1圖中解說 之電流源I之事例中，當時之控制信號Α0,Α1，Α2=ϋ0()。第3 圖中電路節點Κ之電位之輪廓2相當於電流U =0及第二 電流12是最大時之事例。第3圖中之輪廓3及4指示電 流I 1 , I 2設定爲其他値之事例。 若電流I 1是大的，即電路節點Κ之放電較I 1是小的時 更急速。在第二時脈信號L之正邊緣出現時，立刻有第二 電流I 2流通，其結果是電路節點Κ即由電流I 1及I 2之 同時流通而放電，因此其結果是在後期瞬間 U後在電路 節點Κ處之電位輪廓有較大之陡峭。 經濟部智慧財產局員工消費合作社印製 第3圖亦揭發輸出時脈信號OUT在當電路節點Κ之電 位掉落至反相器I NV之（下）轉換臨限VIW之下時立即有 一正邊緣。此在電路節點K之電位之輪廓是以” 1 ”指示， 並導致以” 1 ”指示之輸出時脈信號OUT之正邊緣之結果， 以及以”2”之指示之輪廓，導致以”2”指示之輸出時脈信號 OUT之邊緣。明顯的是輪出時脈信號OUT之正邊緣之瞬 間能由設定電流I 1 , I 2及/或IE , IL而選定。在本事例中， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 477116 A7 B7 _ 五、發明說明（Γ) 輸出時脈信號OUT之正邊緣之最早可能瞬間及最遲可能 瞬間係以時段T互相隔離。 如此，第1圖中解說之電路達成之效果爲輸出時脈信號 OUT之正邊緣是相對於第一時脈信號E之正邊緣所移位 之一時段，此時段係時段T所組成，並經過於初期瞬間t e 與後期瞬間 U之間，以及不與時段T成整數比例關係之 另加時段。藉選擇一個較第1圖中之電流源更複雜之電 流源，則電流I 1，I 2可調整在更精密之步驟中。因此與關 於電流源之複雜相當，輸出時脈信號OUT之正邊緣（見第 3圖）能在最早可能邊緣1與最遲可能邊緣2之間以任意 的精密步驟設定。 第4圖顯示本發明之一模範實施例之詳情，其中第1圖 所W之局部電路形成一鎖相迴路第二級，而第4圖所7K之 局部電路形成一鎖相迴路之第一級。第4圖展示一可調 節之延遲單元D ，在其串連之電路中具有多重串聯連接 之反相器I 1，I 2，I 3。作爲延遲元件之各個反相器I 1至I 3 之延遲時間是相當於第2圖及第3圖中解說之時段。一 輸入時脈信號I N是饋送至以反相器I 1至I 3形成之反相 器之輸入。再加此延遲單元D有一多工器MUX，其是連接 至反相器II，12, 13之輸出，並按通過一控制輸入饋送之 控制信號而定，在每一事例中均饋送二連續反相器之輸出 信號如第一時脈信號E及第二時脈信號L至第1圖所示 之局部電路。 第4圖更顯不一檢相器Δφ,其之弟一'輸入是饋入輸入 -1 0- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------r --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 477116 A7 B7 五、發明說明（？） (請先閱讀背面之注意事項再填寫本頁) 時脈信號IN;而其之第二輸入是經一延遲元件dT蝕入第 1圖自反相器.INV來之輸出時脈信號OUT。按輸入時脈 信號IN與由檢相器△ φ確定之輸出時脈信號OUT間之 相位差，一連接檢枏器△ Φ下游之相位調整器C產生相當 之控制信號 A0至 A7,此信號是一數位控制字元之幾個位 元。在本事例中，五個最高效控制位元A3至A7是作爲粗 大控制信號饋送至多工器MUX，而三個最低效控制位元 A0至A2及藉由反相器110產生之互補/ A0至/A2皆作爲 精密控制信號饋送至第1圖中之電流源1〇如此延遲單元 D之延遲時間之設定是藉由粗大控制信號A3至A 7,而由 第1圖中解說之局部電路之另加延遲之設定是藉由精密 控制信號A0至A2所達成。此精密延遲級再度被細分爲 稱做其上游之粗大延遲級之每一可調節之延遲步驟。 第4圖中之輸出時脈信號OUT是經延遲元件△ T連接 至檢相器△ φ之第一> 輸入，其結果是輸出時脈fe號〇 U Τ是 對於輸入時脈信號IN具有一相當於延遲元件dT之延遲 時間，即使是在修正狀態中亦然，在此修正狀態中檢相器 △ Cf確定一零差之相位，相當之延遲元件亦可在輸入時脈 信號IN與檢相器之第一輸入間另加或替換配置。 經濟部智慧財產局員工消費合作社印製 第5圖顯示第4圖中延遲單元D之一替換實施例，其中 多工器沒有兩個而僅有一個輸出，在此輸出其輸出第一時 脈信號E。反相器I 1至13之一之輸出信號即藉由粗大控 制信號A3至A7選出。一另加之反相器1NV1自第一時 脈信號E產生第二時脈信號L。在此事例中，另加反相器 -1 1 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 477116 A7 B7____ 五、發明說明（^ ) INV1之延遲時間是相等於延遲單元D之個別反相器II 至13之延遲時間。因此與第4圖之實施例一樣，本發明 之本實施例亦保證，相等於延遲單元D之最小可調節之延 遲步驟之時段T是.在第一時脈信號E之邊緣與第二時脈 信號L之邊緣間經過。 在第4圖及第5圖所示之模範實施例中，輸出時脈信號 OUT與輸入時脈信號IN間之總共相移之組成分別是由第 4及5圖中之第一時脈信號E與輸入時脈信號IN之間之 相位差引起，及亦是由第1圖中解說之局部電路所產生之 相移。 第4及5圖中圖說之延遲單元D是一粗大延遲級，而第 1圖中圖說之局部電路是一精細延遲級。在粗大延遲之 事例中，能達成之最小延遲改變是相等於各個反相器Π 至13之延遲，並因之是按使用於積體電路之上生產技術 而定。在精細延遲級之事例中，延遲能作更小步驟之變更， 其之步驟大小是按電流源I之輸出電流IE,込所能變更之 步驟而定。 在本發明之其他實施例中，替換第4及5圖所示之延遲 單元D。替換之延遲單元D之每一個延遲元件之組成可 不僅是一個反相器11至13，而在每一事例中是多個反相 器，例如兩個。因此多工器MUX之輸入皆僅是分別連接 至每一延遲元件之第二個反相器其形成每一延遲元件之 輸出。 ’在第4及5圖所示之模範實施例中，相位調整器C之實 -1 2- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----Γ I ϋ t--r ---— — — — — 訂·I!--111 ^ Aw 11. (請先閱讀背面之注意事項再填寫本頁) 477116 A7 B7 五、發明說明（ 現可例如以一連續遞增或遞減之計數器作成，而檢相器 △多可僅供應一數位輸出信號，其指示其確定之相位差是正 或是負。按照此相位差之符號，相位調整器C即可作遞增 或遞減控制信號A.0至A 7，直至檢相器△ φ再指示輸出時 脈信號OUT與輸入時脈信號in間之相位差之符號改變 爲止。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁)

符號之說明 1,2,4 1 0,20 P 1 ... P 1 0 Α0_·. Α7，/Α0.··/Α2 Ν 1 -Ν8 Cl C2 K L VDD PRE E L IN V

V

INV

D IN 電流傳導性 輸出 p通道電晶體 控制信號 N通道電晶體 第一電容器 第二電容器 電路節點 供電線（接地） 正供電電位 預充電信號 第一時脈信號 第二時脈信號 反相器，位準檢測器 轉換臨限 延遲單元 輸入時脈信號 -1 3 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 477116 A7 B7 五、發明說明（^) Δ φ 相位比較器 C . 相位調整器 I 電流源 Ii，INV 1 .延遲元件 τΕ 初期瞬時 TL 後期瞬時 ΝΙ·…鹏 Ν通道電晶 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 477116 hi _ Irj 7L· -------------， _______六、申請專利範圍 第89112191號「用於從時脈信號產生相移輸出之時脈信號的 積體電路」專利案 （90年11月修正） 六申請專利範圍 1. 一種積體電路， 具有一可調節之電流源（D，其有二個輸出（10,2〇)，該電 流源在該二輸出供應二個可調節之電流（ΙΕ,1)，其總和在 不同之設定下皆是本質定値，並至少有一個控制輸入按照 該一電之一之設定而績送一控制信號（Ai，/Ai), 其中該電流源（I)之該第一輸出（10)是經一第一電晶體 (N1)而連接至，及該電流源之該第二輸出（2〇)是經一第二 電晶體（N2)而連接至，同一供電線（L)接入一第一電位（接 地）， 具有一預充電單元（P10)，用於預定電一電路節點（K)至 一第二電位（VDD)， 具有一串聯電路，由一第三（N3)及一第四（N4)電晶體形 成，該電路節點（K)經此電路連接至該供電線（L)， 其中該第三電晶體（N3)之一控制端子是連接至一第一 時脈信號（E)，及該第一電晶體（N1)之一控制端子是連接至 該後者之通道端子，遠距該供電線（L)者，並至該第四電晶 體（N4)之一控制端子， 具有一串聯電路，由一第五（N5)及一第六（N6)電晶體形 成，該電路節點（K)經此電路連接至供電路（L)， 其中該第五電晶體（N5)之一控制端子是連接至一第二 時脈信號（L),其是對該第一時脈信號（E)有相移關係，及 477116 六、申請專利範圍 該第二電晶體（N2)之一控制端子是連接至該後者之通道 端子，遠距該供電線（L)者，並至該第六電晶體（N6)之一控 制端子，及具有一位準檢測器（IN V)，其之輸入側是連接至 該電路節點（K)而在其之輸出則供應一輸出時脈信號 (OUT)，若在該電路節點之電位位在該位準檢測器之下轉 換臨限（VINV)之下時，則有一第一位準，但若在該電路節點 之電位位在上轉換節點限（VINV)之上時，則有一第二位 準。 2·如申請專利範圍第1項之積體電路，其中： 具有一可調節延遲單元（D)，在其之輸入側饋送有一輸 入時脈信號（IN),在其之輸出側輸出該第一時脈信號（E)，及 有一控制輸入（A3…7)用於設定其之延遲時間， 具有一相位比較器（△#)，其有一連接至該輸入時脈信 號（IN)之第一輸入，及有一連接至該位準檢測器（IN V)之輸 出之第二輸入， 具有一相位調整器（C),其之輸入側是連接至該相位比較 器（△ Φ )之輸出，並供作用於產生一粗大控制信號（A3…7) 及一精細控制信號（A0…2)，按該相位比較器確定之相位差 而定，其至少有一第一輸出，用於輸出粗大控制信號及一第 二輸出，用於輸出該精細控制信號， 及其中該相位調整器（C)之第一輸出是連接至該延遲單 元（D)之控制輸入，及該相位調整器之第二輸出是連接至該 可調節電流源（I)之控制輸入。 3·如申請專利範圍第2項之積體電路，其中該第一時脈信號 _ -2- 477116 六、申請專利範圍 (E)與該第二時脈信號（L)間之相移是本質相等於該延遲單 元（D)之一最小延遲步驟，由該延遲單元即能利用粗大控制 信號（A3…7)變更其之延遲時間。 4. 如申請專利範圍第3項之積體電路，其中 該延遲單元（D)具有諸延遲元件（Ii)之一串聯電路，在每 一事例中其之延遲時間是相當於該最小延遲步驟， 及由該延遲單元（D)產生之該第一時脈信號（E)是該延遲 元件（Π)之一之輸入信號，及該第二時脈信號（L)是該同一 延遲元件之輸出信號。 5. 如申請專利範圍第3項之積體電路，其中 該延遲單元（D)具有諸延遲元件（Ii)之一串聯電流（Π)， 在每一事例中，其之延遲時間是相當於該最小延遲步驟， 由該延遲單元（D)產生之該第一時脈信號（E)是該延遲元 件（Ii)之一之輸出信號， 及具有一另加之延遲元件（INV1)，其之延遲時間本質是 相當於該延遲單元（D)之該延遲元件（Π)之延遲時間，其 之輸入側是連接至該延遲單元之輸出，及其之輸出是供給 該弟一時脈信號（L)。 6·如申請專利範圍第1至5項中任一項之積體電路，其中 該第一（N1)及該第四（N4)電晶體之該控制端子是經一第一 電容器（C1)連接至，及該第二（N2)與該第六（N6)電晶體之 該控制端子是經一第二電容器（C2)連接至該同一供電線 (L卜 7.如申請專利範圍第1至5項中任一項之積體電路，其中 477116 、申請專利範圍 該電流源（I)之第一輸出（10)是經一由該第一（N1)及一第七 (N7)電晶體形成之一串聯電路而連接至該供電線（L)， 其中該電流源（I)之第二輸出（20)是經由該第二（N2)及一 第八（N8)電晶體形成之一串聯電路而連接至該供電線 (L)， 及其之第七（N7)及第八（N8)電晶體皆具有連接至一用 於第二電位（VDD)之供電線之控制輸入。 8.如申請專利範圍第6項之積體電路，其中該電流源（I)之 第一輸出（10)是經一由該第一（N1)及一第七（N7)電晶體形 成之一串聯電路而連接至該供電線（L), 其中該電流源⑴之第二輸出（20)是經由該第二（N2)及一 第八（N8)電晶體形成之一串聯電路而連接至該供電線 (L)， 及其之第七（N7)及第八（N8)電晶體皆具有連接至一用 於第二電位（VDD)之供電線之控制輸入。 -4-