JP2000060110A - チャージポンプ回路の駆動制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 チャージポンプ回路の出力平均電流Ｉout
が一定である場合において、電源電圧が増加した際にイ
ンバータの平均消費電流が増加するのを抑制する。 【解決手段】 入力端子１００に供給される電源電圧を
所定のレベルまで昇圧し、出力端子２００より出力する
複数の駆動段を有するチャージポンプ回路の駆動制御回
路において、電源電圧を検出する電源電圧検出手段１５
と、電源電圧検出手段の検出出力に応じてチャージポン
プ回路の駆動段数を変化させる制御手段（ＣＭＰ２〜Ｃ
ＭＰｎ，ＮＡ１〜ＮＡｎ）と、チャージポンプ回路の駆
動段数の変化に応じて駆動段のうち最終段の出力を前記
出力端子側にバイパスさせるバイパス手段（ＭＮ１〜Ｍ
Ｎｎ）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
においてＬＳＩ内部で電圧を昇圧するチャージポンプ回
路の駆動制御回路に係り、ＬＳＩの動作電源電圧増加時
のチャージポンプ能力過剰による消費電流の増大を防止
し、また動作電源電圧低下時のチャージポンプ昇圧電圧
出力の能力低下を補償するチャージポンプ回路の駆動制
御回路に関する。

【０００２】

【従来の技術】半導体集積回路においてＬＳＩ内部で電
圧を昇圧するチャージポンプ回路に関する技術で、動作
電源電圧増加時のチャージポンプ能力過剰による消費電
流の増大を防止し、また動作電源電圧低下時のチャージ
ポンプ昇圧電圧出力の能力低下を補償する技術に関する
文献は見当たらない。

【０００３】

【発明が解決しようとする課題】図１２に一般的なチャ
ージポンプ回路の構成を示す。同図においてＮＭＯＳダ
イオードＮＤ１〜ＮＤｎ（ｎは整数）及びＮＤｏｕｔが
入力端子１００と出力端子２００との間に直列に接続さ
れ、ＮＭＯＳダイオードＮＤ１〜ＮＤｎの各ノードＮ１
〜Ｎｎにはそれぞれ、ｎ個のコンデンサＣ１〜Ｃｎの一
端が接続され、ｎ個のコンデンサＣ１〜Ｃｎのうちコン
デンサＣ（２（ｍ−１）＋１）（ｍ＜ｎであり、ｍは１
以上の整数）の他端にはそれぞれ、インバータＩＮＶ
１，ＩＮＶ３，…，ＩＮＶ（ｎ−１）を介してクロック
φ１が供給されるようになっている。

【０００４】またコンデンサＣ（２ｍ）の他端にはそれ
ぞれ、インバータＩＮＶ２，ＩＮＶ４，…，ＩＮＶｎを
介してクロックφ２が供給されるようになっている。

【０００５】また入力端子１００には電源電圧ＶＤＤが
印加されている。クロックφ１、φ２は図１３（Ｂ）に
示すようにハイレベルである期間が相互にオーバラップ
しないタイミングで相補的にレベル変化するクロック信
号であり、その振幅はＶＤＤである。図１２に示すチャ
ージポンプ回路の動作を簡単に説明する。ＮＭＯＳダイ
オードＮＤ１〜ＮＤｎ及びＮＤｏｕｔの閾値電圧をＶＤ
とすると、クロックφ１がローレベルのときノードＮ１
の電位はＶＤＤ−ＶＤにあり、クロックφ１がハイレベ
ル、クロックφ２がローレベルのときノードＮ１からノ
ードＮ２，ノードＮ３からノードＮ４，…，ノードＮ
（ｎ−１）からノードＮｎへ電流が流れ、ノードＮ（２
ｍ）の電位がノードＮ（２ｍ＋１）の電位よりＮＭＯＳ
ダイオードの閾値電圧ＶＤだけ高い電位になる（但し、
ｍは０または１以上の整数）。

【０００６】次にクロックφ１がローレベルに下がる
と、ノードＮ１，Ｎ２，…，Ｎ２ｍ，…，Ｎｎの電位は
コンデンサ結合によりＶＤＤだけ下がろうとするが、左
側より電流が供給され、前回、クロックφ１がローレベ
ルであったときより電位が上昇する。次にクロックφ２
がハイレベルになると、ノードＮ（２ｍ−１）からノー
ドＮ（２ｍ）へ電流が供給され、クロックφ２がローレ
ベルに戻るとノードＮ（２ｍ−２）からノードＮ（２ｍ
−１）へ電流が供給され、ノードＮ（２ｍ−１）の電位
が前のサイクルより上昇する。

【０００７】コンデンサＣ１〜Ｃｎの容量をＣ、クロッ
クφ１、φ２の周波数をｆ、インバータＩＮＶ１〜ＩＮ
Ｖｎの出力振幅電圧をＶＤＤ、チャージポンプ回路の出
力端子２００における出力平均電流値をＩout とする
と、各ノードの電位は隣接する入力端子１００側のノー
ドの電位に比して図１３（Ａ）に示すように（ＶＤＤ−
ＶＤ−Ｉout ／（Ｃ・ｆ））だけ上昇する。ここでＩou
t ／（Ｃ・ｆ）はコンデンサＣ１〜Ｃｎにおける充放電
電圧である。すなわち、図１２に示すチャージポンプ回
路の出力端子２００における出力電圧Ｖout は、ＮＭＯ
Ｓダイオード１段当たり（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ
・ｆ））だけ上昇するので、

【０００８】

【数１】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （１） となる。このチャージポンプ回路のインバータの貫通電
流（インバータ内のオンオフ時の消費電流）を除く平均
消費電流ＩＤＤは、各ＩＮＶ１〜ＩＮＶｎがコンデンサ
Ｃ１〜Ｃｎを出力平均電流値Ｉout で充放電する電流値
の合計であり、

【０００９】

【数２】 ＩＤＤ＝ｎ・Ｉout （２） となる。出力端子２００における出力電圧Ｖout を一定
電圧とするため、図１４に示すように出力端子２００と
アースとの間にツェナーダイオードＺＤ１，ＺＤ２を接
続した場合、チャージポンプ回路の出力平均電流値Ｉou
t 1 は出力平均電流値Ｉout とツェナー電流Ｉｚとの合
計値となる。ツェナーダイオードＺＤ１，ＺＤ２でクラ
ンプされた図１４に示すチャージポンプ回路の出力電圧
をＶｚとすると、

【００１０】

【数３】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ＝Ｖout −ｎ・Ｉｚ／（Ｃ・ｆ） （３） となる。式（１），（２），（３）よりツェナー電流Ｉ
ｚ、平均消費電流ＩＤＤは次のようになる。

【００１１】

【数４】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （４）

【００１２】

【数５】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （５） 出力平均電流値Ｉout が一定であると、電源電圧ＶＤＤ
が増加した際に式（１）より出力電圧Ｖout が増加し、
式（４），（５）より、ツェナー電流Ｉｚ及び平均消費
電流ＩＤＤが増加する。図１５は図１４に示す構成のチ
ャージポンプ回路の動作波形を示している。

【００１３】従来のチャージポンプ回路では、ＮＭＯＳ
ダイオードの段数、すなわちチャージポンプ回路の段数
ｎ及びＮＭＯＳダイオードの各ノードに接続されるコン
デンサＣ１〜Ｃｎの容量Ｃは回路設計時に決定する固定
値であるため、チャージポンプ回路の出力平均電流値Ｉ
out が一定である場合、電源電圧ＶＤＤが増加すると出
力電圧クランプ用のツェナーダイオードに流れる無駄な
ツェナー電流Ｉｚが増加し、インバータの平均消費電流
ＩＤＤが増加してしまうという問題点がある。

【００１４】本発明はこのような事情に鑑みてなされた
ものであり、チャージポンプ回路の出力平均電流値Ｉou
t が一定である場合において、電源電圧ＶＤＤが増加し
た際にインバータの平均消費電流ＩＤＤが増加するのを
抑制することができるチャージポンプ回路の駆動制御回
路を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、入力端子と出力端子との間
に直列に接続された複数のダイオードと、該複数のダイ
オードの各ノードにそれぞれ一端が接続され他端にクロ
ック信号が供給される複数のコンデンサと、前記出力端
子とアース間に接続された出力電圧クランプ用ツェナー
ダイオードとを有し、前記複数のコンデンサの各々にお
いて隣接するコンデンサの前記他端にそれぞれ、ハイレ
ベルである期間が相互にオーバラップしない相補的にレ
ベル変化する２種類のクロック信号を供給することによ
り前記入力端子に供給される電源電圧を所定のレベルま
で昇圧し、前記出力端子より出力する複数の駆動段を有
するチャージポンプ回路の駆動制御回路において、前記
電源電圧を検出する電源電圧検出手段と、該電源電圧検
出手段の検出出力に応じて前記チャージポンプ回路の駆
動段数を変化させる制御手段と、前記駆動段数の変化に
応じて駆動段のうちの最終段の出力を前記出力端子側に
バイパスさせるバイパス手段とを有することを特徴とす
る。

【００１６】請求項１に記載の発明によれば、電源電圧
検出手段により電源電圧ＶＤＤを検出し、電源電圧ＶＤ
Ｄの検出出力に応じて制御手段によりチャージポンプ回
路の駆動段数を変化させ、バイパス手段によりチャージ
ポンプ回路の駆動段数の変化に応じて駆動段のうちの最
終段の出力をチャージポンプ回路の出力端子側にバイパ
スさせるようにしたので、ＶＤＤ電圧の増減に応じてチ
ャージポンプ回路の駆動段数を変化させることができ
る。

【００１７】したがって、従来のチャージポンプ回路に
おけるように出力平均電流（負荷電流）値Ｉout が一定
である場合において電源電圧ＶＤＤが増加した際に出力
電圧クランプ用のツェナーダイオードに流れる無駄なツ
ェナー電流Ｉｚが増加し、このツェナー電流Ｉｚの増加
に起因して平均消費電流ＩＤＤが増加するのを抑制する
ことができる。

【００１８】請求項２に記載の発明は、入力端子と出力
端子との間に直列に接続された複数のダイオードと、該
複数のダイオードの各ノードにそれぞれ一端が接続され
他端にクロック信号が供給される複数のコンデンサと、
前記出力端子とアース間に接続された出力電圧クランプ
用ツェナーダイオードとを有し、前記複数のコンデンサ
の各々において隣接するコンデンサの前記他端にそれぞ
れ、ハイレベルである期間が相互にオーバラップしない
相補的にレベル変化する２種類のクロック信号を供給す
ることにより前記入力端子に供給される電源電圧を所定
のレベルまで昇圧し、前記出力端子より出力する複数の
駆動段を有するチャージポンプ回路の駆動制御回路にお
いて、前記ツェナーダイオードに流れる電流を検出する
電流検出手段と、該電流検出手段の検出出力に応じて前
記チャージポンプ回路の駆動段数を変化させる制御手段
と、前記駆動段数の変化に応じて駆動段のうちの最終段
の出力を前記出力端子側にバイパスさせるバイパス手段
とを有することを特徴とする。

【００１９】請求項２に記載の発明によれば、チャージ
ポンプ回路の出力端とアース間に接続された出力電圧ク
ランプ用のツェナーダイオードに流れる電流を検出する
電流検出手段と、電流検出手段の検出出力に応じてチャ
ージポンプ回路の駆動段数を変化させる制御手段と、駆
動段数の変化に応じて駆動段のうちの最終段の出力を前
記出力端子側にバイパスさせるバイパス手段とを有する
ので、出力電圧クランプ用ツェナーダイオードに流れる
ツェナー電流Ｉｚの増減に応じてチャージポンプ回路の
駆動段数を変化させることができる。

【００２０】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電ＶＤＤが増加した際に出力電圧クラ
ンプ用ツェナーダイオードに流れる無駄なツェナー電流
Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因して
平均消費電流ＩＤＤが増加するのを抑制することができ
る。

【００２１】また請求項２に記載の発明によれば、出力
電圧クランプ用ツェナーダイオードに流れる無駄なツェ
ナー電流Ｉｚを電流検出手段で検出し、チャージポンプ
回路の駆動段数をツェナー電流Ｉｚの増減に応じて変化
させているので、チャージポンプ回路における出力平均
電流（負荷電流）値Ｉout の変化に伴って無駄なツェナ
ー電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起
因して平均消費電流ＩＤＤが増加するのを防止すること
ができる。

【００２２】請求項３に記載の発明は、入力端子と出力
端子との間に直列に接続された複数のダイオードと、該
複数のダイオードの各ノードにそれぞれ一端が接続され
他端にクロック信号が供給される複数のコンデンサと、
前記出力端子とアース間に接続された出力電圧クランプ
用ツェナーダイオードとを有し、前記複数のコンデンサ
の各々において隣接するコンデンサの前記他端にそれぞ
れ、ハイレベルである期間が相互にオーバラップしない
相補的にレベル変化する２種類のクロック信号を供給す
ることにより前記入力端子に供給される電源電圧を所定
のレベルまで昇圧し、前記出力端子より出力する複数の
駆動段を有するチャージポンプ回路の駆動制御回路にお
いて、前記電源電圧を検出する電源電圧検出手段と、該
電源電圧検出手段の検出出力に応じて前記チャージポン
プ回路の駆動段数を変化させる制御手段と、前記駆動段
数の変化に応じて駆動段のうちの初段の入力側に前記電
源電圧を供給するようにバイパスさせるバイパス手段と
を有することを特徴とする。

【００２３】請求項３に記載の発明によれば、電源電圧
を検出する電源電圧検出手段と、電源電圧検出手段の検
出出力に応じてチャージポンプ回路の駆動段数を変化さ
せる制御手段と、チャージポンプ回路の駆動段数の変化
に応じて駆動段のうちの初段の入力側に前記電源電圧を
供給するようにバイパスさせるバイパス手段とを有する
ので、電源電圧の増減に応じてチャージポンプの駆動段
数を変化させることができる。

【００２４】したがって、従来のチャージポンプ回路に
おけるように出力平均電流（負荷電流）値Ｉout が一定
である場合において電源電圧ＶＤＤが増加した際に出力
電圧クランプ用のツェナーダイオードに流れる無駄なツ
ェナー電流Ｉｚが増加し、このツェナー電流Ｉｚの増加
に起因して平均消費電流ＩＤＤが増加するのを抑制する
ことができる。

【００２５】請求項４に記載の発明は、入力端子と出力
端子との間に直列に接続された複数のダイオードと、該
複数のダイオードの各ノードにそれぞれ一端が接続され
他端にクロック信号が供給される複数のコンデンサと、
前記出力端子とアース間に接続された出力電圧クランプ
用ツェナーダイオードとを有し、前記複数のコンデンサ
の各々において隣接するコンデンサの前記他端にそれぞ
れ、ハイレベルである期間が相互にオーバラップしない
相補的にレベル変化する２種類のクロック信号を供給す
ることにより前記入力端子に供給される電源電圧を所定
のレベルまで昇圧し、前記出力端子より出力する複数の
駆動段を有するチャージポンプ回路の駆動制御回路にお
いて、前記ツェナーダイオードに流れる電流を検出する
電流検出手段と、該電流検出手段の検出出力及び電源電
圧の少なくとも一方に応じて前記チャージポンプ回路の
駆動段数を変化させる制御手段と、前記駆動段数の変化
に応じて駆動段のうちの初段の入力側に前記電源電圧を
供給するようにバイパスさせるバイパス手段とを有する
ことを特徴とする。

【００２６】請求項４に記載の発明によれば、チャージ
ポンプ回路の出力端とアース間に接続された出力電圧ク
ランプ用のツェナーダイオードに流れる電流を検出する
電流検出手段と、電流検出手段の検出出力及び電源電圧
の少なくとも一方に応じてチャージポンプ回路の駆動段
数を変化させる制御手段と、チャージポンプ回路の駆動
段数の変化に応じて駆動段のうちの初段の入力側に前記
電源電圧を供給するようにバイパスさせるバイパス手段
とを有するので、電源電圧ＶＤＤの増減に伴ってチャー
ジポンプの実動作段数を変化させることができる。

【００２７】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用ツェナーダイオードに流れる無駄なツェナー電
流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因し
て平均消費電流ＩＤＤが増加するのを抑制することがで
きる。

【００２８】また請求項４に記載の発明によれば、出力
電圧クランプ用ツェナーダイオードに流れる無駄なツェ
ナー電流Ｉｚをツェナー電流検出回路で検出し、チャー
ジポンプ回路の駆動段数をツェナー電流Ｉｚの増減に応
じて変化させているので、チャージポンプ回路における
出力平均電流（負荷電流）値Ｉout の変化に伴って無駄
なツェナー電流Ｉｚが増加し、このツェナー電流Ｉｚの
増加に起因して平均消費電流ＩＤＤが増加するのを防止
することができる。

【００２９】請求項５に記載の発明は、入力端子と出力
端子との間に直列に接続された複数のダイオードと、該
複数のダイオードの各ノードにそれぞれ一端が接続され
他端にクロック信号が供給される複数のコンデンサと、
前記出力端子とアース間に接続された出力電圧クランプ
用ツェナーダイオードとを有し、前記複数のコンデンサ
の各々において隣接するコンデンサの前記他端にそれぞ
れ、ハイレベルである期間が相互にオーバラップしない
相補的にレベル変化する２種類のクロック信号を供給す
ることにより前記入力端子に供給される電源電圧を所定
のレベルまで昇圧し、前記出力端子より出力する複数の
駆動段を有するチャージポンプ回路の駆動制御回路にお
いて、負の電源電圧依存係数を有する定電流を生成する
定電流源回路と、該定電流源回路により生成された負の
電源電圧依存係数を有する定電流により駆動され、負の
電源電圧依存係数を有する周波数のパルス信号を生成す
る発振回路と、該発振回路から出力されるパルス信号に
基づいて前記２種類のクロック信号を作成し該２種類の
クロック信号をチャージポンプ回路に供給するクロック
信号供給回路とを有することを特徴とする。

【００３０】請求項５に記載の発明によれば、負の電源
電圧依存係数を持つ定電流を定電流源回路で生成し、そ
の負の電源電圧依存係数を持つ定電流によって駆動され
る発振回路で負の電源電圧依存係数を有する周波数のバ
ルス信号を生成し、クロック信号供給回路で前記周波数
のクロックでチャージポンプ回路を駆動する様にしたの
で、電源電圧ＶＤＤの増減に応じてチャージポンプ回路
の動作周波数を変化させることができる。

【００３１】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用のツェナーダイオードに流れる無駄なツェナー
電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因
して平均消費電流ＩＤＤが増加するのを抑制することが
できる。

【００３２】請求項６に記載の発明は、入力端子と出力
端子との間に直列に接続された複数のダイオードと、該
複数のダイオードの各ノードにそれぞれ一端が接続され
他端にクロック信号が供給される複数のコンデンサと、
前記出力端子とアース間に接続された出力電圧クランプ
用ツェナーダイオードとを有し、前記複数のコンデンサ
の各々において隣接するコンデンサの前記他端にそれぞ
れ、ハイレベルである期間が相互にオーバラップしない
相補的にレベル変化する２種類のクロック信号を供給す
ることにより前記入力端子に供給される電源電圧を所定
のレベルまで昇圧し、前記出力端子より出力する複数の
駆動段を有するチャージポンプ回路の駆動制御回路にお
いて、前記ツェナーダイオードに流れる電流を検出する
電流検出手段と、該電流検出手段の検出出力を取り込
み、前記ツェナーダイオードに流れる電流値に逆比例す
る定電流を生成する定電流源回路と、該定電流源回路に
より駆動され前記ツェナーダイオードに流れる電流値に
逆比例する周波数のパルス信号を生成する発振回路と、
該発振回路から出力されるパルス信号に基づいて前記２
種類のクロック信号を作成し該２種類のクロック信号を
チャージポンプ回路に供給するクロック信号供給回路と
を有することを特徴とする。

【００３３】請求項６に記載の発明によれば、チャージ
ポンプ回路の出力端子とアース間に接続された出力電圧
クランプ用ツェナーダイオードに流れる電流を電流検出
手段により検出し、電流検出手段の検出出力を取り込
み、前記ツェナーダイオードに流れる電流値に逆比例す
る定電流を定電流源回路により生成し、該定電流源回路
により駆動される発振回路により前記ツェナーダイオー
ドに流れる電流値に逆比例する周波数のパルス信号を生
成し、該発振回路から出力されるパルス信号に基づいて
クロック信号供給回路により前記２種類のクロック信号
を作成し該２種類のクロック信号をチャージポンプ回路
に供給するようにしたので、ツェナー電流Ｉｚの増減に
応じてチャージポンプ回路の動作周波数を変化させるこ
とができる。

【００３４】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電ＶＤＤが増加した際に出力電圧クラ
ンプ用ツェナーダイオードに流れる無駄なツェナー電流
Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因して
平均消費電流ＩＤＤが増加するのを抑制することができ
る。

【００３５】また請求項６に記載の発明によれば、出力
電圧クランプ用ツェナーダイオードに流れる無駄なツェ
ナー電流Ｉｚをツェナー電流検出回路で検出し、チャー
ジポンプ回路の動作周波数をツェナー電流Ｉｚの増減に
応じて変化させているので、チャージポンプ回路におけ
る出力平均電流（負荷電流）値Ｉout の変化に伴って無
駄なツェナー電流Ｉｚが増加し、このツェナー電流Ｉｚ
の増加に起因して平均消費電流ＩＤＤが増加するのを防
止することができる。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。

【００３７】本発明の第１の実施の形態 本発明の第１の実施の形態に係るチャージポンプ回路の
駆動制御回路の構成を図１に示す。同図において、チャ
ージポンプ回路１０は、ＮＭＯＳダイオードＮＤ１〜Ｎ
Ｄｎ（ｎは整数）及びＮＤｏｕｔと、ｎ個のコンデンサ
Ｃ１〜Ｃｎとを有している。ＮＭＯＳダイオードＮＤ１
〜ＮＤｎ（ｎは整数）及びＮＤｏｕｔは入力端子１００
と出力端子２００との間に直列に接続され、ＮＭＯＳダ
イオードＮＤ１〜ＮＤｎの各ノードＮ１〜Ｎｎにはそれ
ぞれ、ｎ個のコンデンサＣ１〜Ｃｎの一端が接続され、
ｎ個のコンデンサＣ１〜Ｃｎの他端はナンドゲートＮＡ
１〜ＮＡｎの出力端に接続されている。ナンドゲートＮ
Ａ１〜ＮＡｎのうちナンドゲートＮＡ１の両方の入力端
は共通接続され、チャージポンプ回路１０を駆動するク
ロック信号φ１，φ２を作成するチャージポンプ駆動ク
ロック発生回路２０よりクロック信号φ１が供給される
ようになっている。

【００３８】またナンドゲートＮＡ３，ＮＡ５，…，Ｎ
Ａｎ−１の一方の入力端にはクロック信号φ１が、ＮＡ
２，ＮＡ４，…，ＮＡｎの一方の入力端にはクロック信
号φ２がチャージポンプ駆動クロック発生回路２０より
供給されるようになっている。ナンドゲートＮＡ２，Ｎ
Ａ３，…，ＮＡｎ−１，ＮＡｎの他方の入力端子は後述
するコンバレータＣＭＰ２〜ＣＭＰｎの各出力端と接続
されている。

【００３９】チャージポンプ駆動クロック発生回路２０
は、具体的には例えば、図１１に示すようにインバータ
２１、２４〜２７、ＮＯＲゲート２２、２３を図示した
ように接続することにより構成され、図示してない発振
回路により生成される一定周波数のクロックパルスをハ
イレベルの期間がオーバラップしない２種類のクロック
信号φ１、φ２（図１３（Ｂ）参照）を生成し、チャー
ジポンプ回路１０に供給する。

【００４０】本実施の形態に係るチャージポンプ回路の
駆動制御回路は、チャージポンプ回路１０の入力端子１
００とアースとの間に直列接続され電源電圧値を検出す
る分圧抵抗Ｒ１，Ｒ２，Ｒ３からなる分圧回路１５と、
分圧抵抗Ｒ２の両端間電圧（電源電圧ＶＤＤの分圧値）
を取り込み、分圧抵抗Ｒ２の両端間電圧と入力オフセッ
ト電圧とを比較するコンパレータＣＭＰ２〜ＣＭＰｎ
と、ナンドゲートＮＡ１〜ＮＡｎと、ＮＭＯＳダイオー
ドＮＤ１〜ＮＤｎの各ノードＮ１〜Ｎｎ−１とチャージ
ポンプ回路１０の出力端子２００との間に接続されたＮ
ＭＯＳダイオードＭＮ１〜ＭＮｎ−１とから構成されて
いる。分圧回路１５は本発明の電源電圧検出手段に、コ
ンパレータＣＭＰ２〜ＣＭＰｎ及びナンドゲートＮＡ１
〜ＮＡｎは本発明の制御手段に、ＮＭＯＳダイオードＭ
Ｎ１〜ＭＮｎ−１は本発明のバイパス手段に、それぞれ
相当する。

【００４１】コンパレータＣＭＰ２〜ＣＭＰｎの構成例
を図２に示す。同図においてコンパレータＣＭＰｉ（ｉ
＝２〜ｎ）は、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭ
ＯＳトランジスタＮ１，Ｎ２、オフセット抵抗Ｒａ及び
定電流源２２からなる差動増幅回路１６と、差動増幅回
路１６の出力側と接続されるＰＭＯＳトランジスタＰ３
及び定電流源２４からなるバッファ１７とから構成され
ている。コンパレータＣＭＰｉの反転入力端子は分圧抵
抗Ｒ１，Ｒ２の接続点に接続され、非反転入力端子は分
圧抵抗Ｒ２とＲ３の接続点に接続されている。

【００４２】コンパレータＣＭＰ２〜ＣＭＰｎは、反転
入力端子にゲートが接続されるＮＭＯＳトランジスタＮ
１のソースと差動増幅回路１６の仮想アース点であるＡ
点との間に入力オフセット電圧を設定するためのオフセ
ット抵抗Ｒａが接続され、オフセット抵抗Ｒａの抵抗値
は後述するようにコンパレータＣＭＰ２〜ＣＭＰｎの各
々で異なる値に設定されている。すなわち、コンパレー
タＣＭＰ２〜ＣＭＰｎの各々のオフセット抵抗Ｒａの抵
抗値をＲａ２，Ｒａ３，…，Ｒａｎ−１，Ｒａｎとする
と、

【００４３】

【数６】 Ｒａｎ＜Ｒａｎ−１＜…＜Ｒａ３＜Ｒａ２ （６） の関係になるように各オフセット抵抗の値が設定されて
いる。

【００４４】上記構成において、コンパレータＣＭＰ２
〜ＣＭＰｎの各々の非反転入力端子と反転入力端子間に
印加される入力電圧は分圧回路１５における分圧抵抗Ｒ
２の両端間電圧であり、その電圧をＶＲ２とすると入力
電圧ＶＲ２は

【００４５】

【数７】 ＶＲ２＝（Ｒ２／（Ｒ１＋Ｒ２＋Ｒ３））・ＶＤＤ （７） となる。

【００４６】一方、既述したようにコンパレータＣＭＰ
２〜ＣＭＰｎは、反転入力端子にゲートが接続されるＮ
ＭＯＳトランジスタＮ１のソースと差動増幅回路１６の
仮想アース点Ａとの間にオフセット抵抗Ｒａが接続され
ているために入力オフセット電圧を有している。さら
に、オフセット抵抗Ｒａの抵抗値はＣＭＰ２〜ＣＭＰｎ
の各々で異なる値に設定されているためにコンパレータ
ＣＭＰ２〜ＣＭＰｎは各々、異なる入力オフセット電圧
を有する。コンパレータＣＭＰ２〜ＣＭＰｎの定電流源
２２に流入する定電流値をＩａとし、かつコンパレータ
ＣＭＰ２〜ＣＭＰｎの入力オフセット電圧Ｖｉｏ２〜Ｖ
ｉｏｎとすると、

【００４７】

【数８】 となる。コンパレータＣＭＰ２〜ＣＭＰｎの各々は、非
反転入力端子と反転入力端子との間に印加される入力電
圧ＶＲ２が各コンパレータ自身が有する入力オフセット
電圧より大きくなると、出力の電圧レベルがハイレベル
からローレベルに変化する。したがって、各コンパレー
タの出力がハイレベルからローレベルに変化する条件
は、式（７）、（８）より

【００４８】

【数９】 となる。

【００４９】コンパレータＣＭＰ２〜ＣＭＰｎのオフセ
ット抵抗Ｒａ２〜Ｒａｎの値は式（６）に示したように
Ｒａｎ＜Ｒａ（ｎ−１）＜・・・＜Ｒａ２の関係にある
から、式（９）より電源電圧ＶＤＤが増加するにつれ
て、 ＣＭＰｎ → ＣＭＰ（ｎ−１） → ・・・ → Ｃ
ＭＰ２ の順にコンパレータＣＭＰ２〜ＣＭＰｎの出力はハイレ
ベルからローレベルに変化するように動作する。

【００５０】電源電圧ＶＤＤが通常の電圧レベルの範囲
内にあるとき、すなわち分圧抵抗Ｒ２の両端間電圧ＶＲ
２が、ＶＲ２＜Ｒａｎ・Ｉａであるときは、コンパレー
タＣＭＰ２〜ＣＭＰｎのすべてにおいて図２に示すＮＭ
ＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ３がオ
ン状態になるため、各コンパレータの出力はハイレベル
になっている。

【００５１】コンパレータＣＭＰ２〜ＣＭＰｎの出力が
すべてハイレベルのとき、図１に示すチャージポンプ回
路１０は１段〜ｎ段まですべて動作し、図１４に示す従
来のチャージポンプ回路と同様に動作するので、チャー
ジポンプ回路１０の出力電圧Ｖｚ，ツェナーダイオード
ＺＤ１，ＺＤ２に流れるツェナー電流Ｉｚ，平均消費電
流ＩＤＤは、

【００５２】

【数１０】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ （１０）

【００５３】

【数１１】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （１１）

【００５４】

【数１２】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （１２） となる。ここでＶout は、

【００５５】

【数１３】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （１３） である。

【００５６】電源電圧ＶＤＤが増加して、コンパレータ
ＣＭＰｎの出力がハイレベルからローレベルに変化する
と、チャーシポンプ回路１０のｎ段目は、コンパレータ
ＣＭＰｎの出力をｎ段目を駆動するナンドゲートＮＡｎ
の一方の入力としているため、クロック信号φ２に無関
係にナンドゲートＮＡｎの出力はハイレベルの状態が継
続するので、チャージポンプ回路１０のｎ段目は動作を
停止する。このときチャージポンプ回路の１段目〜（ｎ
−１）段目は動作しており、出力端子２００における電
位よりノードＮｎ−１における電位が高くなり、ＮＭＯ
ＳダイオードＭＮｎ−１が順方向にバイアスされ、導通
状態になるので、チャージポンプ回路１０の（ｎ−１）
段目の出力電圧がＮＭＯＳダイオードＭＮ（ｎ−１）を
経てチャージポンプ回路１０の出力端子２００に出力さ
れる。

【００５７】ＮＭＯＳダイオード（ＭＮ１〜ＭＮｎ−
１）の閾値電圧をＮＭＯＳダイオードＮＤ１〜ＮＤｎ及
びＮＤｏｕｔの閾値電圧と同じＶＤとすると、チャージ
ポンプ回路１０において、ｎ段目が動作を停止した場合
のチャージポンプ回路１０の出力電圧Ｖｚ，ツェナーダ
イオードＺＤ１，ＺＤ２に流れるツェナー電流Ｉｚ，平
均消費電流ＩＤＤは、

【００５８】

【数１４】 Ｖｚ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （１４）

【００５９】

【数１５】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−１）・Ｃ・ｆ （１５）

【００６０】

【数１６】 ＩＤＤ＝（ｎ−１）・（Ｉout ＋Ｉｚ） （１６） となる。ここでＶout は、

【００６１】

【数１７】 Ｖout ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （１７） となる。

【００６２】更に電源電圧ＶＤＤが増加して、コンパレ
ータＣＭＰ（ｎ−１）の出力がハイレベルからローレベ
ルに変化すると、チャージポンプ回路１０はｎ段目に続
き（ｎ−１）段目も動作を停止し、チャージポンプ回路
１０の出力電圧Ｖｚ，ツェナーダイオードＺＤ１，ＺＤ
２に流れるツェナー電流Ｉｚ，平均消費電流ＩＤＤは、

【００６３】

【数１８】 Ｖｚ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （１８）

【００６４】

【数１９】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−２）・Ｃ・ｆ （１９）

【００６５】

【数２０】 ＩＤＤ＝（ｎ−２）・（Ｉout ＋Ｉｚ） （２０） となる。ここでＶout は、

【００６６】

【数２１】 Ｖout ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （２１） となる。

【００６７】このようにして、電源電圧ＶＤＤが増加す
るにつれて、 ＣＭＰ（ｎ）→ＣＭＰ（ｎ−１）→・・・→ＣＭＰ２ の順にコンパレータＣＭＰ２〜ＣＭＰｎの出力はハイレ
ベルからローレベルに変化して、チャージポンプ回路１
０は、 ｎ段目→（ｎ−１）段目→・・・→２段目 の順に動作を停止する。この結果、式（１０）〜（１
３）中のチャージポンプ段数を表すｎ項が電源電圧ＶＤ
Ｄが増加するにつれてｎ→（ｎ−１）→・・・２と変化
させることができ、チャージポンプ回路の実動作段数を
電源電圧ＶＤＤが増加するにつれて減少させることがで
きる。

【００６８】電源電圧ＶＤＤの値とチャージポンプ回路
の実動作段数との関係は、分圧回路１５の分圧抵抗Ｒ
１、Ｒ２、Ｒ３の抵抗比及び各コンパレータのオフセッ
ト抵抗Ｒａの値と定電流源１５の定電流値Ｉａを選択す
ることにより自由に設定することができる。

【００６９】本発明の第１の実施の形態に係るチャージ
ポンプ回路の駆動制御回路によれば、電源電圧検出手段
としての分圧回路により電源電圧ＶＤＤを検出し、電源
電圧ＶＤＤの検出値に応じて制御手段としてのコンパレ
ータＣＭＰ２〜ＣＭＰｎ及びナンドゲートＮＡ１〜ＮＡ
ｎによりチャージポンプ回路の駆動段数を変化させ、バ
イパス手段としてのＮＭＯＳダイオードＭＮ１〜ＭＮ
（ｎ−１）によりチャージポンプ回路の駆動段数の変化
に応じて駆動段のうちの最終段の出力をチャージポンプ
回路の出力端子側にバイパスさせるようにしたので、Ｖ
ＤＤ電圧の増減に応じてチャージポンプ回路の駆動段数
を変化させることができる。

【００７０】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用のツェナーダイオードに流れる無駄なツェナー
電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因
して平均消費電流ＩＤＤが増加するのを抑制することが
できる。

【００７１】更に本発明の第１の実施の形態では電源電
圧ＶＤＤの増減に応じて段階的にチャージポンプ回路の
実動作段数を変化させることができるので、動作中の電
源電圧が一定であり、チャージポンプ回路の動作保証電
源電圧範囲が大きい場合に有効である。

【００７２】本発明の第２の実施の形態 本発明の第２の実施の形態に係るチャージポンプ回路の
駆動制御回路の構成を図３に示す。本発明の第２の実施
の形態に係るチャージポンプ回路の駆動制御回路が第１
の実施の形態に係るチャージポンプ回路の駆動制御回路
と構成上、異なるのは出力電圧クランプ用ツェナーダイ
オードに流れるツェナー電流を検出するツェナー電流検
出回路３０を設け、このツェナー電流検出回路３０の検
出出力に応じてコンパレータＣＭＰ２〜ＣＭＰｎ及びナ
ンドゲートＮＡ１〜ＮＡｎによりチャージポンプ回路１
０の駆動段数を変化させるように構成した点であり、他
の構成は同様であるので重複する説明は省略する。尚、
コンパレータＣＭＰ２〜ＣＭＰｎの構成は後述するよう
に第の１実施の形態とは異なり、入力オフセット電圧を
設定するためのオフセット抵抗の抵抗値が切り換え可能
に構成されている。

【００７３】ツェナー電流検出回路３０は、チャージポ
ンプ回路１０の出力端子２００とアース間に直列に接続
されたツェナーダイオードＺＤ１のアノードとツェナー
ダイオードＺＤ２のカソードとの間に接続された電流検
出抵抗Ｒ４と、ＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ
５，Ｎ６と、定電流源３２、３４とを有している。ＮＭ
ＯＳトランジスタＮ３はゲートがツェナーダイオードＺ
Ｄ１と電流検出抵抗Ｒ４との接続点に、ドレインがツェ
ナーダイオードＺＤ１のカソードに、ソースがＮＭＯＳ
トランジスタＮ６のドレインにそれぞれ、接続されてい
る。ＮＭＯＳトランジスタＮ６はダイオード接続され、
そのドレインはＮＭＯＳトランジスタＮ３のソースに接
続され、ソースは定電流源３２を介して接地されてい
る。

【００７４】ＮＭＯＳトランジスタＮ４のドレインはＮ
ＭＯＳトランジスタＮ３のドレインに、ゲートは電流検
出抵抗Ｒ４とツェナーダイオードＺＤ２との接続点に、
ソースはダイオード接続されたＮＭＯＳトランジスタＮ
５のドレインに、それぞれ接続されている。ＮＭＯＳト
ランジスタＮ５のソースは定電流源３４を介して接地さ
れている。ＮＭＯＳトランジスタＮ３，Ｎ４の特性は等
しく、かつＮＭＯＳトランジスタＮ５，Ｎ６の特性が等
しい素子が選択されている。定電流源３２、３４には定
電流Ｉｃが流入するようにツェナー電流検出回路３０の
各素子の定数が選択されている。

【００７５】コンパレータＣＭＰ２〜ＣＭＰｎの反転入
力端子は共通接続され、ＮＭＯＳトランジスタＮ６のソ
ースと定電流源３２との接続点に接続されている。コン
パレータＣＭＰ２〜ＣＭＰｎの非反転入力端子は共通接
続され、ＮＭＯＳトランジスタＮ５のソースと定電流源
３４との接続点に接続されている。コンパレータＣＭＰ
２〜ＣＭＰｎの各々の出力端は、チャージポンプ回路１
０の各駆動段にクロック信号を供給するナンドゲートＮ
Ａ２〜ＮＡ（ｎ−１）の一方に、それぞれ接続されてい
る。

【００７６】またコンパレータＣＭＰ２〜ＣＭＰ（ｎ−
１）の各々のＦ入力端は隣接する後段のコンパレータＣ
ＭＰ３〜ＣＭＰｎの出力端に接続されている。コンパレ
ータＣＭＰ３〜ＣＭＰｎの各々のＢ入力端は隣接する前
段のコンパレータＣＭＰ２〜ＣＭＰ（ｎ−１）の出力端
に接続されている。コンパレータＣＭＰｎのＦ入力端は
接地されており、コンパレータＣＭＰ２のＢ入力端は電
源電圧ＶＤＤを供給する電源ラインに接続されている。

【００７７】コンパレータＣＭＰ２〜ＣＭＰｎの具体的
構成を図４に示す。同図においてコンパレータＣＭＰｉ
（ｉ＝２〜ｎ）は、ＰＭＯＳトランジスタＰ４，Ｐ５、
ＮＭＯＳトランジスタＮ７，Ｎ８、オフセット抵抗Ｒ
ａ，Ｒｂ，Ｒｃ、スイッチとして機能するＰＭＯＳトラ
ンジスタＰ７〜Ｐ１０及び定電流源５０からなる差動増
幅回路２２と、差動増幅回路２２の出力側と接続される
ＰＭＯＳトランジスタＰ６及び定電流源５２からなるバ
ッファ２４と、差動増幅回路２２の入力オフセット電圧
を切り換えるナンドゲート４２、４４、４６、４８から
なるデコーダ４０とから構成されている。

【００７８】コンパレータＣＭＰｉ（ｉ＝２〜ｎ）は、
反転入力端子にゲートが接続されるＮＭＯＳトランジス
タＮ７のソースと非反転入力端子にゲートが接続される
ＮＭＯＳトランジスタＮ８のソースとの間に入力オフセ
ット電圧を設定するためのオフセット抵抗Ｒａ，Ｒｂ，
Ｒｃが直列に接続され、各接続点Ａ，Ｂ，Ｃ，ＤはＰＭ
ＯＳトランジスタＰ７、Ｐ８，Ｐ９，Ｐ１０のソース
に、それぞれ接続され、ＰＭＯＳトランジスタＰ７〜Ｐ
１０のドレインは、共通接続され定電流源５０を介して
接地されている。ＰＭＯＳトランジスタＰ７〜Ｐ１０の
ゲートはデコーダ４０のナンドゲート４２、４４、４
６、４８の各出力端に接続されている。

【００７９】デコーダ４０にはコンパレータ自身の出力
と、Ｆ入力端及びＢ入力端から入力される制御データが
入力されるようになっている。

【００８０】ＰＭＯＳトランジスタＰ４，Ｐ５，Ｐ６の
ソースは電源電圧ＶＤＤを供給する電源ラインに接続さ
れている。オフセット抵抗Ｒａ，Ｒｂ，Ｒｃをデコーダ
４０の出力により切り換え可能に構成した点以外は図２
に示すコンパレータと基本的に構成は同じである。

【００８１】上記構成において、既述したようにツェナ
ー電流検出回路３０のＮＭＯＳトランジスタＮ３，Ｎ４
の特性は等しく、かつＮＭＯＳトランジスタＮ５，Ｎ６
の特性が等しいのでＮＭＯＳトランジスタＮ３、Ｎ６の
ドレイン電流Ｉｄは定電流源３２の定電流値Ｉｃであ
り、ＮＭＯＳトランジスタＮ４、Ｎ５のドレイン電流Ｉ
ｄは定電流源３４の定電流値Ｉｃである。定電流源３２
の定電流Ｉｃと定電流源３４の定電流値Ｉｃは等しいの
で、ＮＭＯＳトランジスタＮ３，Ｎ４のゲート−ソース
間電圧Ｖｇｓは等しくなり、かつＮＭＯＳトランジスタ
Ｎ５，Ｎ６のゲート−ソース間電圧Ｖｇｓは等しくな
る。したがってＮＭＯＳトランジスタＮ５のソースとＮ
ＭＯＳトランジスタＮ６のソースとの間の電圧値は電流
検出抵抗Ｒ４の端子間電圧に等しくなる。すなわち、コ
ンパレータＣＭＰ２〜ＣＭＰｎの反転入力端子と非反転
入力端子との間に印加される入力電圧は電流検出抵抗Ｒ
４の端子間電圧であり、その電圧をＶＲ４とすると電流
検出抵抗Ｒ４に流れる電流は（Ｉｚ−２Ｉｃ）（Ｉｚは
ツェナー電流）であるから、電流検出抵抗Ｒ４の端子間
電圧ＶＲ４は電流検出抵抗Ｒ４の抵抗値をＲ４とすれ
ば、

【００８２】

【数２２】 ＶＲ４＝Ｒ４・（Ｉｚ−２・Ｉｃ） （２２） となる。

【００８３】また図４に示すコンパレータはＮＭＯＳト
ランジスタＮ７のソースとＮＭＯＳトランジスタＮ８の
ソースとの間にオフセット抵抗Ｒａ、Ｒｂ、Ｒｃが直列
に接続され、仮想アース点をＰＭＯＳトランジスタ４
２、４４、４６、４８をオン、オフさせることによりＡ
点からＤ点まで変化させ、入力オフセット電圧の設定を
変更することができるようになっている。コンパレータ
の差動増幅回路を構成する定電流源５０の定電流値をＩ
ａとし、オフセット抵抗Ｒａ、Ｒｂ、Ｒｃの抵抗値をＲ
ａ＞Ｒｂ＋Ｒｃとした場合におけるＰＯＳトランジスタ
Ｐ７，Ｐ８，Ｐ９，Ｐ１０のオン、オフ状態によりコン
パレータの反転入力端子を基準とした各点Ａ，Ｂ，Ｃ，
Ｄを仮想アース点としたときのオフセット電圧Ｖioa 〜
Ｖioｄは

【００８４】

【数２３】 となる。ＰＭＯＳトランジスタＰ７〜Ｐ１０のオン、オ
フ状態は、コンパレータ出力（説明の便宜上、ＣＭＰ出
力と記す。）、Ｆ入力端より入力される制御データ（単
に、Ｆ入力と記す。）及びＢ入力端に入力される制御デ
ータ（単に、Ｂ入力と記す。）を入力とするデコーダ４
０の出力によって決まり、デコーダ４０のデコーダ論理
に従って、式（２３）をＣＭＰ出力、Ｆ入力、Ｂ入力の
状態ごとに整理すると、

【００８５】

【数２４】 となる。

【００８６】動作開始時においてチャージポンプ回路１
０の出力電圧ＶｚがツェナーダイオードＺＤ１，ＺＤ２
のツェナー電圧Ｖｚ1 ，Ｖｚ2 の和よりも低く、ツェナ
ー電流Ｉｚがほとんど流れない状態、すなわち電流検出
抵抗Ｒ４の両端間電圧ＶＲ４がＶＲ４≒０Ｖである状態
では、すべてのコンパレータＣＭＰ２〜ＣＭＰｎの出力
電圧はハイレベルであり、その時のコンパレータＣＭＰ
２〜ＣＭＰｎの各々の入力オフセット電圧Ｖｉｏ２〜Ｖ
ｉｏｎは

【００８７】

【数２５】 となる。この時、コンパレータＣＭＰｎの入力オフセッ
ト電圧Ｖｉｏｎが他のコンパレータＣＭＰ２〜ＣＭＰ
（ｎ−１）の入力オフセット電圧Ｖｉｏ２〜Ｖｉｏ（ｎ
−１）よりも小さい値になっている。各コンパレータの
出力は、非反転入力端子と反転入力端子との間に印加さ
れる入力電圧ＶＲ４が各コンパレータに設定された入力
オフセット電圧Ｖｉｏより大きくなるとハイレベルから
ローレベルに変化する。

【００８８】式（２５）の状態ではコンパレータＣＭＰ
ｎの入力オフセット電圧Ｖｉｏｎが他のコンパレータＣ
ＭＰ２〜ＣＭＰ（ｎ−ｌ）の入力オフセット電圧Ｖｉｏ
２〜Ｖｉｏ（ｎ−１）よりも小さくなっているので、電
源電圧ＶＤＤが増加したり、出力平均電流Ｉout が減少
してツェナー電流Ｉｚが増加し、各コンパレータの入力
電圧ＶＲ４が増加した場合に、まず最初にコンパレータ
ＣＭＰｎの出力がハイレベルからローレベルに変化す
る。

【００８９】コンパレータＣＭＰｎの出力がハイレベル
からローレベルに変化するまでは、コンパレータＣＭＰ
２〜ＣＭＰｎの出力はすべてハイレベルの状態にあり、
チャージポンプ回路１０は１段目〜ｎ段目まですべて動
作し、図１４に示す従来のチャージポンプ回路と同様に
動作するので、チャージポンプ回路１０の出力電圧Ｖ
ｚ，ツェナーダイオードＺＤ１，ＺＤ２に流れるツェナ
ー電流Ｉｚ，平均消費電流ＩＤＤは、

【００９０】

【数２６】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ （２６）

【００９１】

【数２７】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （２７）

【００９２】

【数２８】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （２８） となる。ここでＶout は、

【００９３】

【数２９】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （２９） である。

【００９４】電流検出抵抗Ｒ４の両端間電圧ＶＲ４が増
加して、ＶＲ４＞Ｖｉｏｎ（ＶＲ４＝Ｒ４・（Ｉｚ−２
Ｉｃ），Ｖｉｏｎ＝（Ｒａ＋Ｒｂ−Ｒｃ）・Ｉａ）の状
態になると、コンパレータＣＭＰｎの出力がハイレベル
からローレベルに変化する。

【００９５】チャージポンプ回路１０のｎ段目は、ナン
ドゲートＮＡｎ一方の入力端を介してクロック信号φ２
がチャージポンプ駆動クロック発生回路２０より供給さ
れるが、コンパレータＣＭＰ（ｎ）の出力（ローレベ
ル）をナンドゲートＮＡｎの他方の入力としているた
め、ｎ段目は動作を停止する。この時、チャージポンプ
回路１０の１段目〜（ｎ−１）段目は動作しているの
で、（ｎ−１）段目の出力電圧が、ＮＭＯＳダイオード
ＭＮ（ｎ−１）を経てチャージポンプ回路１０の出力端
子２００に出力される。ＮＭＯＳダイオードＭＮｌ〜Ｍ
Ｎ（ｎ−１）の閾値電圧をＮＭＯＳダイオードＮＤｌ〜
ＭＤｎ及びＮＤｏｕｔの閾値電圧と同じＶＤとすると、
チャージポンプ回路１０において、ｎ段目が動作を停止
した場合のチャージポンプ回路１０の出力電圧Ｖｚ，ツ
ェナーダイオードＺＤ１，ＺＤ２に流れるツェナー電流
Ｉｚ，平均消費電流ＩＤＤは、

【００９６】

【数３０】 Ｖｚ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （３０）

【００９７】

【数３１】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−１）・Ｃ・ｆ （３１）

【００９８】

【数３２】 ＩＤＤ＝（ｎ−１）・（Ｉout ＋Ｉｚ） （３２） となる。ここでＶout は、

【００９９】

【数３３】 Ｖout ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （３３） この場合、コンパレータＣＭＰｎの出力がハイレベルか
らローレベルに変化したため、コンパレータＣＭＰｎの
入力オフセット電圧Ｖｉｏｎが変化する。

【０１００】更にコンパレータＣＭＰ（ｎ−ｌ）のＦ入
力がハイレベルからローレベルに変化したため、コンパ
レータＣＭＰ（ｎ−ｌ）の入力オフセット電圧Ｖｉｏ
（ｎ−１）も変化する。したがってコンパレータＣＭＰ
２〜ＣＭＰｎの入力オフセット電圧Ｖｉｏ２〜Ｖｉｏｎ
は式（２３）、（２４）に従って以下のように変化す
る。

【０１０１】

【数３４】 となる。コンパレータＣＭＰ（ｎ−１）の入力オフセッ
ト電圧Ｖｉｏ（ｎ−１）が、コンパレータＣＭＰｎを除
く他のコンパレータＣＭＰ２〜ＣＭＰ（ｎ−２））の入
力オフセット電圧Ｖｉｏ２〜Ｖｉｏ（ｎ−２）よりも小
さく、更にコンパレータＣＭＰｎの入力オフセット電圧
ＶｉｏｎがコンパレータＣＭＰ（ｎ−１）の入力オフセ
ット電圧Ｖｉｏ（ｎ−１）より小さくなっている。この
状態は、各コンパレータＣＭＰ２〜ＣＭＰｎの入力電圧
ＶＲ４とコンパレータＣＭＰｎの入力オフセット電圧Ｖ
ｉｏｎ及びコンパレータＣＭＰ（ｎ−１）の入力オフセ
ット電圧Ｖｉｏ（ｎ−１）の関係が、Ｖｉｏｎ（＝（Ｒ
ａ−Ｒｂ−Ｒｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・（Ｉｚ−
２Ｉｃ））＜Ｖｉｏ（ｎ−１）（＝（Ｒａ＋Ｒｂ−Ｒ
ｃ）・Ｉａ）である場合、継続する。

【０１０２】仮に、ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉ
ｃ））＜Ｖｉｏｎ（＝（Ｒａ−Ｒｂ−Ｒｃ）・Ｉａ）の
状態になると、コンパレータＣＭＰｎの出力がローレベ
ルからハイレベルに変化して、チャージポンプ回路１０
の出力電圧及び出力電流の関係が式（２６）〜（２９）
で、コンパレータＣＭＰ２〜ＣＭＰｎの入力オフセット
電圧Ｖｉｏ２〜Ｖｉｏｎが式（２５）で表わされる状態
にもどる。

【０１０３】これとは逆に、電流検出抵抗Ｒ４の両端間
電圧ＶＲ４が増加して、Ｖｉｏ（ｎ−１）（＝（Ｒａ＋
Ｒｂ−Ｒｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉ
ｃ））の状態になると、コンパレータＣＭＰ（ｎ−１）
の出力がハイレベルからローレベル変化する。チャージ
ポンプ回路１０の（ｎ−１）段目は、ナンドゲートＮＡ
（ｎ−１）の一方の入力端を介してクロック信号φ１が
チャージポンプ駆動クロック発生回路２０より供給され
るが、コンパレータＣＭＰ（ｎ−１）の出力（ローレベ
ル）をナンドゲートＮＡ（ｎ−１）の他方の入力として
いるため、（ｎ−１）段目も動作を停止する。この時、
チャージポンプ回路１０の１段目〜（ｎ−２）段目は動
作しているので、（ｎ−２）段目の出力電圧が、ＮＭＯ
ＳダイオードＭＮ（ｎ−２）を経てチャージポンプ回路
１０の出力端子２００に出力される。

【０１０４】チャージポンプ回路１０において、（ｎ−
１）段目が動作を停止した場合のチャージポンプ回路１
０の出力電圧Ｖｚ，ツェナーダイオードＺＤ１，ＺＤ２
に流れるツェナー電流Ｉｚ，平均消費電流ＩＤＤは、

【０１０５】

【数３５】 Ｖｚ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （３５）

【０１０６】

【数３６】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−２）・Ｃ・ｆ （３６）

【０１０７】

【数３７】 ＩＤＤ＝（ｎ−２）・（Ｉout ＋Ｉｚ） （３７） となる。ここでＶout は、

【０１０８】

【数３８】 Ｖout ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （３８） となる。この場合、コンパレータＣＭＰ（ｎ−１）の出
力がハイレベルからローレベルに変化したため、コンパ
レータＣＭＰ（ｎ−１）の入力オフセット電圧Ｖｉｏ
（ｎ−１）が変化する。更にコンパレータＣＭＰ（ｎ−
２）のＦ入力がハイレベルからローレベルに変化したた
め、コンパレータＣＭＰ（ｎ−２）の入力オフセット電
圧Ｖｉｏ（ｎ−２）も変化する。

【０１０９】更にはコンパレータＣＭＰｎのＢ入力がハ
イレベルからローレベルに変化したため、コンパレータ
ＣＭＰｎの入力オフセット電圧Ｖｉｏｎも更に変化す
る。

【０１１０】したがってコンパレータＣＭＰ２〜ＣＭＰ
ｎの入力オフセット電圧Ｖｉｏ２〜Ｖｉｏｎは式（２
３），（２４）に従って次式のように変化する。

【０１１１】

【数３９】 コンパレータＣＭＰ（ｎ−２）の入力オフセット電圧Ｖ
ｉｏ（ｎ−２）が、コンパレータＣＭＰ（ｎ−１）を除
く他のコンパレータＣＭＰ２〜ＣＭＰ（ｎ−３）の入力
オフセット電圧Ｖｉｏ２〜Ｖｉｏ（ｎ−３）よりも小さ
く、更にコンパレータＣＭＰ（ｎ−１）の入力オフセッ
ト電圧Ｖｉｏ（ｎ−１）がコンパレータＣＭＰ（ｎ−
２）の入力オフセット電圧Ｖｉｏ（ｎ−２）より小さく
なっている。コンパレータＣＭＰｎの入力オフセット電
圧Ｖｉｏｎは、反転入力端子を基準とすると負の入力オ
フセット電圧となる。この状態は、各コンパレータの入
力電圧ＶＲ４とコンパレータＣＭＰ（ｎ−１）の入力オ
フセット電圧Ｖｉｏ（ｎ−１）及びＣＭＰ（ｎ−２）の
入力オフセット電圧Ｖｉｏ（ｎ−２）の関係が、Ｖｉｏ
（ｎ−１）（＝（Ｒａ−Ｒｂ−Ｒｃ）・Ｉａ）＜ＶＲ４
（＝Ｒ４・（Ｉｚ−２Ｉｃ））＜Ｖｉｏ（ｎ−２）（＝
（Ｒａ＋Ｒｂ−Ｒｃ）・Ｉａ）である場合、継続する。

【０１１２】仮に、ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉ
ｃ））＜Ｖｉｏ（ｎ−１）（＝（Ｒａ−Ｒｂ−Ｒｃ）・
Ｉａ）の状態になると、コンパレータＣＭＰ（ｎ−１）
の出力がローレベルからハイレベルに変化して、チャー
ジポンプ回路の出力電圧及び出力電流の関係が式（３
０）〜（３３）、コンパレータＣＭＰ２〜ＣＭＰｎの入
力オフセット電圧Ｖｉｏ２〜Ｖｉｏｎが式（３４）で、
表わされる状態にもどる。

【０１１３】これとは逆に、電流検出抵抗Ｒ４の両端間
電圧ＶＲ４が増加して、Ｖｉｏ（ｎ−２）（＝（Ｒａ＋
Ｒｂ−Ｒｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉ
ｃ））の状態になると、コンパレータＣＭＰ（ｎ−２）
がハイレベルからローレベルに変化する。この結果チャ
ージポンプ回路１０は、（ｎ−２）段目も動作を停止す
る。

【０１１４】以上に説明したように、コンパレータＣＭ
Ｐ２〜ＣＭＰｎは、ツェナー電流検出回路３０に流入す
るツェナー電流Ｉｚの増加に伴って、ＣＭＰｎ→ＣＭＰ
（ｎ−1)→ ・・・→ＣＭＰ２の順に各コンパレータの
出力がハイレベルからローレベルに変化し、チャージポ
ンプ回路１０はｎ段目→（ｎ−１）段目→・・・→２段
目の順に動作を停止する。

【０１１５】したがってチャージポンプ回路１０の出力
電圧及び出力電流の関係式（２６）〜（２９）における
チャージポンプ段数を表すｎ項がツェナー電流Ｉｚの増
加に伴ってｎ→（ｎ−１）→・・・→２と変化させるこ
とができ、チャージポンプの実動作段数をツェナー電流
Ｉｚが増加するにつれて減らすように変更することがで
きる。ツェナー電流Ｉｚの電流値とチャージポンプの実
動作段数との関係は、ツェナー電流検出回路３０の電流
検出抵抗Ｒ４と各コンパレータ（ＣＭＰ２〜ＣＭＰｎ）
のオフセット抵抗Ｒａ、Ｒｂ、Ｒｃとの抵抗比及び各コ
ンパレータの定電流源５０の定電流値Ｉａとで自由に設
定することができる。

【０１１６】本発明の第２の実施の形態に係るチャージ
ポンプ回路の駆動制御回路によれば、チャージポンプ回
路の出力端とアース間に接続された出力電圧クランプ用
のツェナーダイオードに流れる電流を検出する電流検出
手段としてのツェナー電流検出回路３０と、ツェナー電
流検出回路３０の検出出力に応じてチャージポンプ回路
の駆動段数を変化させる制御手段としてのコンパレータ
ＣＭＰ２〜ＣＭＰｎ及びナンドゲートＮＡ１〜ＮＡｎ
と、駆動段数の変化に応じて駆動段のうちの最終段の出
力を前記出力端子側にバイパスさせるバイパス手段とし
てのＮＭＯＳダイオードＭＮ１〜ＭＮ（ｎ−１）とを有
するので、出力電圧クランプ用ツェナーダイオードに流
れるツェナー電流Ｉｚの増減に応じてチャージポンプ回
路の駆動段数を変化させることができる。

【０１１７】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電ＶＤＤが増加した際に出力電圧クラ
ンプ用ツェナーダイオードに流れる無駄なツェナー電流
Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因して
平均消費電流ＩＤＤが増加するのを抑制することができ
る。

【０１１８】また本発明の第２の実施の形態によれば、
出力電圧クランプ用ツェナーダイオードに流れる無駄な
ツェナー電流Ｉｚをツェナー電流検出回路で検出し、チ
ャージポンプ回路の駆動段数をツェナー電流Ｉｚの増減
に応じて変化させているので、チャージポンプ回路にお
ける出力平均電流（負荷電流）値Ｉout の変化に伴って
無駄なツェナー電流Ｉｚが増加し、このツェナー電流Ｉ
ｚの増加に起因して平均消費電流ＩＤＤが増加するのを
防止することができる。

【０１１９】更に本発明の第２の実施の形態では、出力
電圧クランプ用ツェナーダイオードに流れる電流値の変
化に応じて段階的にチャージポンプ回路の駆動段数を変
化させることができるので、動作電源電圧に応じてチャ
ージポンプ回路の出力負荷電流が変化し動作保証電源電
圧範囲が大きい場合に有効である。

【０１２０】本発明の第３の実施の形態 本発明の第３の実施の形態に係るチャージポンプ回路の
駆動制御回路の構成を図５に示す。本発明の第３の実施
の形態に係るチャージポンプ回路の駆動制御回路は、チ
ャージポンプ回路１０の入力端子１００とアースとの間
に直列接続され電源電圧値を検出する分圧抵抗Ｒ１，Ｒ
２，Ｒ３からなる分圧回路１５と、分圧抵抗Ｒ２の両端
間電圧（電源電圧ＶＤＤの分圧値）を取り込み、分圧抵
抗Ｒ２の両端間電圧と入力オフセット電圧とを比較する
コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）と、ナンドゲ
ートＮＡ１〜ＮＡｎと、ＮＭＯＳダイオードＮＤ１〜Ｎ
Ｄｎの各ノードＮ１〜Ｎ（ｎ−１）とチャージポンプ回
路１０の入力端子１００との間に接続されたＰＭＯＳト
ランジスタＭＰ１〜ＭＰ（ｎ−１）と、コンパレータＣ
ＭＰ１〜ＣＭＰ（ｎ−１）のハイレベル出力をチャージ
ポンプ回路の出力電圧Ｖｚのレベルにレベル変換するレ
ベル変換回路６０−１〜６０−（ｎ−１）とから構成さ
れている。

【０１２１】ＰＭＯＳトランジスタＭＰ１〜ＭＰ（ｎ−
１）の各々は、ドレインがＮＭＯＳダイオードＮＤ１〜
ＮＤｎの各ノードＮ１〜Ｎ（ｎ−１）側に接続され、ソ
ースが電源電圧ＶＤＤが供給されている入力端子１００
に接続され、ゲートがレベル変換回路６０−１〜６０−
（ｎ−１）の各々の出力端に接続されている。 またＰ
ＭＯＳトランジスタＭＰ１〜ＭＰ（ｎ−１）の各々は、
ソースと基板とが短絡されている。

【０１２２】分圧回路１５は本発明の電源電圧検出手段
に、コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）及びナン
ドゲートＮＡ１〜ＮＡｎは本発明の制御手段に、ＰＭＯ
ＳダイオードＭＰ１〜ＭＰ（ｎ−１）及びレベル変換回
路６０−１〜６０−（ｎ−１）は本発明のバイパス手段
に、それぞれ相当する。

【０１２３】チャージポンプ回路１０、チャージポンプ
駆動クロック発生回路２０の構成は図１に示した本発明
の第１の実施の形態と同様であり、チャージポンプ回路
１０の出力端子２００とアースとの間に出力電圧クラン
プ用のツェナーダイオードＺＤ１，ＺＤ２が接続されて
いるのも同様である。またコンパレータＣＭＰ１〜ＣＭ
Ｐ（ｎ−１）の具体的構成は第１の実施の形態と同様に
図２に示す通りであり、重複する説明は省略する。

【０１２４】レベル変換回路６０−１〜６０−（ｎ−
１）の具体的構成を図６に示す。同図において、ＰＭＯ
ＳトランジスタＰ１２、Ｐ１３のソースは共通接続さ
れ、該ソースにはチャージポンプ回路１０の出力電圧Ｖ
ｚが供給されている。ＰＭＯＳトランジスタＰ１２、Ｐ
１３のドレインはそれぞれ、ＮＭＯＳトランジスタＮ１
０，Ｎ１１のドレインに接続されている。ＮＭＯＳトラ
ンジスタＮ１０，Ｎ１１のソースは接地され、ＮＭＯＳ
トランジスタＮ１０のゲートはコンパレータの出力が入
力される入力端子１１０に接続され、ＮＭＯＳトランジ
スタＮ１０のゲートは入力端子１００とインバータ６２
を介して該インバータ６２の出力端と接続されている。
インバータ６２には電源電圧ＶＤＤが供給されている。

【０１２５】またＰＭＯＳトランジスタＰ１２のゲート
はＮＭＯＳトランジスタＮ１１のドレインに、ＰＭＯＳ
トランジスタＰ１３のゲートはＮＭＯＳトランジスタＮ
１０のドレインに、それぞれ接続されている。ＮＭＯＳ
トランジスタＮ１１のドレインは出力端子１２０に接続
されている。各レベル変換回路６０−１〜６０−（ｎ−
１）の出力端子１２０はＰＭＯＳトランジスタＭＰ１〜
ＭＰ（ｎ−１）の各々のゲートに接続されている。

【０１２６】上記構成において、コンパレータＣＭＰ１
〜ＣＭＰ（ｎ−１）のオフセット抵抗Ｒａの抵抗値Ｒａ
１〜Ｒａ（ｎ−１）をＲａ（ｎ−１）＞Ｒａ（ｎ−２）
・・・＞Ｒａ１とすると、コンパレータＣＭＰ１〜ＣＭ
Ｐ（ｎ−１）の出力は第１の実施の形態で説明したのと
は逆に、電源電圧ＶＤＤが増加するにつれて、ＣＭＰ１
→・・・→ＣＭＰ（ｎ−２）→ＣＭＰ（ｎ−１）の順に
コンパレータＣＭＰｌ〜ＣＭＰ（ｎ−１）の出力はハイ
レベルからローレベルに変化する。

【０１２７】コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）
の出力がすべてハイレベルであり、更に、レベル変換回
路６０−１〜６０−（ｎ−１）の各々が、コンパレータ
ＣＭＰｌ〜ＣＭＰ（ｎ−１）のハイレベルの出力信号
（ＶＤＤ電圧を基準とするハイレベル信号）をチャージ
ポンプ回路１０の出力電圧値Ｖｚでのハイレベルに変換
しているため、電源電圧ＶＤＤが供給される入力端子１
００とＮＭＯＳダイオードＮＤ１〜ＮＤｎの各ノードＮ
１〜Ｎ（ｎ−１）との間に挿入されたＰＭＯＳトランジ
スタＭＰ１〜ＭＰ（ｎ−１）はすべてオフ状態にある。
したがって、チャージポンプ回路１０は１段目〜ｎ段目
まですべて動作し、図１４に示す従来のチャージポンプ
回路と同様に動作するので、チャージポンプ回路１０の
出力電圧Ｖｚ，ツェナーダイオードＺＤ１，ＺＤ２に流
れるツェナー電流Ｉｚ，平均消費電流ＩＤＤは、

【０１２８】

【数４０】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ （４０）

【０１２９】

【数４１】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （４１）

【０１３０】

【数４２】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （４２） となる。ここでＶout は、

【０１３１】

【数４３】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （４３） である。

【０１３２】電源電圧ＶＤＤが増加してコンパレータＣ
ＭＰ１の出力がハイレベルからローレベルに変化する
と、チャージポンプ回路１０の１段目は、ＣＭＰ１の出
力を１段目を駆動するナンドゲートＮＡ１の一方の入力
端に入力されるようになっているため、ナンドゲートＮ
Ａ１の他方の入力端に入力されるクロック信号φ１に無
関係に動作を停止する。

【０１３３】またＰＭＯＳトランジスタＭＰ１のゲート
にはコンパレータＣＭＰ１より出力されるローレベルの
信号がレベル変換回路６０−１を介して入力されている
のでＰＭＯＳトランジスタＭＰ１はこの時、オン状態と
なる。この結果、ＰＭＯＳトランジスタＭＰ１を介して
ノードＮ１に電源電圧ＶＤＤが供給されるので、チャー
ジポンプ回路１０は、２段目〜ｎ段目が動作する。ＰＭ
ＯＳトランジスタＭＰ１において生じる電源電圧ＶＤＤ
の電圧降下を無視できるものとすると、チャージポンプ
回路１０において、１段目が動作を停止した場合のチャ
ージポンプ回路１０の出力電圧Ｖｚ，ツェナーダイオー
ドＺＤ１，ＺＤ２に流れるツェナー電流Ｉｚ，平均消費
電流ＩＤＤは、

【０１３４】

【数４４】 Ｖｚ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （４４）

【０１３５】

【数４５】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−１）・Ｃ・ｆ （４５）

【０１３６】

【数４６】 ＩＤＤ＝（ｎ−１）・（Ｉout ＋Ｉｚ） （４６） となる。ここでＶout は、

【０１３７】

【数４７】 Ｖout ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （４７） となる。

【０１３８】更に電源電圧ＶＤＤが増加して、コンパレ
ータＣＭＰ２の出力がハイレベルからローレベルに変化
すると、１段目に続き２段目も動作を停止し、チャージ
ポンプ回路１０の出力電圧Ｖｚ，ツェナーダイオードＺ
Ｄ１，ＺＤ２に流れるツェナー電流Ｉｚ，平均消費電流
ＩＤＤは、

【０１３９】

【数４８】 Ｖｚ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （４８）

【０１４０】

【数４９】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−２）・Ｃ・ｆ （４９）

【０１４１】

【数５０】 ＩＤＤ＝（ｎ−２）・（Ｉout ＋Ｉｚ） （５０） となる。ここでＶout は、

【０１４２】

【数５１】 Ｖout ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （５１） となる。

【０１４３】このようにして、電源電圧ＶＤＤが増加す
るにつれて、 ＣＭＰ１→ＣＭＰ２→・・・→ＣＭＰ（ｎ−１） の順にコンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）の出力
はハイレベルからローレベルに変化して、チャージポン
プ回路１０は、 １段目→２段目→・・・→（ｎ−１）段目 の順に動作を停止する。この結果、式（４０）〜（４
３）中のチャージポンプ段数を表すｎ項が電源電圧ＶＤ
Ｄが増加するにつれてｎ→（ｎ−１）→・・・→２と変
化させることができ、チャージポンプの実動作段数を電
源電圧ＶＤＤが増加するにつれて減少させることができ
る。

【０１４４】電源電圧ＶＤＤの値とチャージポンプ回路
の実動作段数との関係は、分圧回路１５の分圧抵抗Ｒ
ｌ、Ｒ２、Ｒ３の抵抗比及び各コンパレータのオフセッ
ト抵抗Ｒａの値と定電流源１５の定電流値Ｉａを選択す
ることにより自由に設定することができる。

【０１４５】本発明の第３の実施の形態に係るチャージ
ポンプ回路の駆動制御回路によれば、電源電圧ＶＤＤを
検出する電源電圧検出手段としての分圧回路１５と、分
圧回路１５の検出出力に応じてチャージポンプ回路の駆
動段数を変化させる制御手段としてのコンパレータＣＭ
Ｐ１〜ＣＭＰ（ｎ−１）及びナンドゲートＮＡ１〜ＮＡ
ｎと、チャージポンプ回路の駆動段数の変化に応じて駆
動段のうちの初段の入力側に前記電源電圧を供給するよ
うにバイパスさせるバイパス手段としてのＰＭＯＳトラ
ンジスタＭＰ１〜ＭＰ（ｎ−１）及びレベル変換回路６
０−１〜６０−（ｎ−１）とを有するので、電源電圧Ｖ
ＤＤの増減に応じてチャージポンプの駆動段数を変化さ
せることができる。

【０１４６】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用のツェナーダイオードに流れる無駄なツェナー
電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因
して平均消費電流ＩＤＤが増加するのを抑制することが
できる。

【０１４７】本発明の第１の実施の形態に係るチャージ
ポンプ回路の駆動制御回路では、チャージポンプ回路の
全段が動作している場合、バイパス手段を構成するＮＭ
ＯＳトランジスタＭＮｌのドレイン・ソース間には高電
圧が印加されることになり、ＮＭＯＳトランジスタＭＮ
１の基板リークによりＮＭＯＳトランジスタＭＮ１が寄
生的に有するＮＰＮバイポーラトランジスタがオン動作
しないようにＮＭＯＳトランジスタＭＮ１の素子周辺か
らアースに落す箇所を多くとる等の対策を施す必要があ
る。

【０１４８】これに対して本実施の形態ではチャージポ
ンプ回路の全段が動作している場合、ドレイン・ソース
間に高電圧が印加されるのはバイパス手段を構成するＰ
ＭＯＳトランジスタＭＰ（ｎ−１）である。このように
ドレイン・ソース間に高電圧が印加されるのがＰＭＯＳ
トランジスタであるので、基板リークにより寄生ＮＰＮ
バイポーラトランジスタがオン動作するということが無
くなると言う利点があり、メタル配線層の少ないプロセ
スや、ＮＭＯＳトランジスタの耐圧がチャージポンプ回
路の出力電圧に対して十分な余裕がない場合に有効であ
る。

【０１４９】本発明の第４の実施の形態 本発明の第４の実施の形態に係るチャージポンプ回路の
駆動制御回路の構成を図５に示す。本発明の第４の実施
の形態に係るチャージポンプ回路の駆動制御回路は、出
力電圧クランプ用ツェナーダイオードに流れるツェナー
電流を検出するツェナー電流検出回路３０と、ツェナー
電流検出回路３０の検出出力と入力オフセット電圧とを
比較するコンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）と、
ナンドゲートＮＡ１〜ＮＡｎと、ＮＭＯＳダイオードＮ
Ｄ２〜ＮＤｎの各ノードＮ２〜Ｎｎとチャージポンプ回
路１０の入力端子１００との間に接続されたＰＭＯＳト
ランジスタＭＰ１〜ＭＰ（ｎ−１）と、コンパレータＣ
ＭＰ１〜ＣＭＰ（ｎ−１）のハイレベル出力をチャージ
ポンプ回路１０の出力電圧Ｖｚのレベルにレベル変換す
るレベル変換回路６０−１〜６０−（ｎ−１）とを有し
ている。

【０１５０】ＰＭＯＳトランジスタＭＰ１〜ＭＰ（ｎ−
１）の各々は、ドレインがＮＭＯＳダイオードＮＤ１〜
ＮＤｎの各ノードＮ２〜Ｎｎ側に接続され、ソースが電
源電圧ＶＤＤが供給されている入力端子１００に接続さ
れ、ゲートがレベル変換回路６０−１〜６０−（ｎ−
１）の各々の出力端に接続されている。 またＰＭＯＳ
トランジスタＭＰ１〜ＭＰ（ｎ−１）の各々は、ソース
と基板とが短絡されている。

【０１５１】コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）
の各出力端はナンドゲートＮＡ１〜ＮＡ（ｎ−１）の一
方の入力端に接続され、ナンドゲートＮＡ１〜ＮＡ（ｎ
−１）の他方の入力端にはチャージポンプ駆動クロック
発生回路２０よりクロック信号φ１またはφ２が供給さ
れるようになっている。

【０１５２】チャージポンプ回路１０、チャージポンプ
駆動クロック発生回路２０の構成は第１の実施の形態と
同様であり、チャージポンプ回路１０の出力端子２００
とアースとの間に出力電圧クランプ用のツェナーダイオ
ードＺＤ１，ＺＤ２が接続されているのも同様であるの
で重複する説明は省略する。

【０１５３】またツェナー電流検出回路３０及びコンパ
レータＣＭＰ１〜ＣＭＰ（ｎ−１）の具体的構成は本発
明の第２の実施の形態と同様であり、かつレベル変換回
路６０−１〜６０−（ｎ−１）の具体的構成は第３の実
施の形態と同様である。ツェナー電流検出回路３０は図
３に、コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）は図４
に、レベル変換回路６０−１〜６０−（ｎ−１）は図６
に示す構成と同一であるので、同一の要素には同一の符
号を付し、重複する説明は省略する。

【０１５４】コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）
の構成は図４と同様であるが、各コンパレータにおい
て、出力端と、入力オフセット電圧を設定するためのオ
フセット抵抗の抵抗値が切り換えるための制御データが
入力されるＢ入力端及びＦ入力端との間における接続関
係が図３に示す本発明の第３の実施の形態に係る駆動制
御回路と異なる。すなわち、本実施の形態に係る駆動制
御回路では図７に示すようにコンパレータＣＭＰ１〜Ｃ
ＭＰ（ｎ−２）の各々のＢ入力端は隣接する後段のコン
パレータＣＭＰ２〜ＣＭＰ（ｎ−１）の出力端に接続さ
れている。コンパレータＣＭＰ２〜ＣＭＰ（ｎ−１）の
各々のＦ入力端は隣接する前段のコンパレータＣＭＰ１
〜ＣＭＰ（ｎ−２）の出力端に接続されている。コンパ
レータＣＭＰ１のＦ入力端は接地されており、コンパレ
ータＣＭＰ（ｎ−１）のＢ入力端は電源電圧を供給する
電源ラインに接続されている。

【０１５５】コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）
はツェナー電流検出回路３０の検出出力及び電源電圧の
少なくとも一方に応じて出力状態が変化するように構成
されている。

【０１５６】ツェナー電流検出回路３０は本発明の電流
検出手段に、コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）
及びナンドゲートＮＡ１〜ＮＡ（ｎ−１）は本発明の制
御手段に、ＰＭＯＳトランジスタＭＰ１〜ＭＰ（ｎ−
１）及びレベル変換回路６０−１〜６０−（ｎ−１）は
本発明のバイパス手段に、それぞれ相当する。

【０１５７】上記構成において、本発明の第２の実施の
形態におけるツェナー電流検出回路３０と同様に、図９
において、コンパレータＣＭＰ１〜ＣＭＰ（ｎ−ｌ）の
反転入力端子と非反転入力端子間に印加される入力電圧
は電流検出抵抗Ｒ４の端子間電圧であり、その電圧をＶ
Ｒ４とするコンパレータＣＭＰ１〜ＣＭＰ（ｎ−ｌ）の
入力電圧ＶＲ４は

【０１５８】

【数５２】 ＶＲ４＝Ｒ４・（Ｉｚ−２・Ｉｃ） （５２） となる。

【０１５９】動作開始時においてチャージポンプ回路１
０の出力電圧ＶｚがツェナーダイオードＺＤ１，ＺＤ２
のツェナー電圧Ｖｚ1 ，Ｖｚ2 の和よりも低く、ツェナ
ー電流Ｉｚがほとんど流れない状態、すなわち電流検出
抵抗Ｒ４の両端間電圧ＶＲ４がＶＲ４≒０Ｖである状態
では、すべてのコンパレータＣＭＰ１〜ＣＭＰ（ｎ−
ｌ）の出力電圧はハイレベルであり、その時のコンパレ
ータＣＭＰ１〜ＣＭＰ（ｎ−ｌ）の各々の入力オフセッ
ト電圧Ｖｉｏ１〜Ｖｉｏ（ｎ−１）は

【０１６０】

【数５３】 となる。この時、コンパレータＣＭＰ１の入力オフセッ
ト電圧Ｖｉｏ１が他のコンパレータＣＭＰ２〜ＣＭＰ
（ｎ−１）の入力オフセット電圧Ｖｉｏ２〜Ｖｉｏ（ｎ
−１）よりも小さい値になっている。各コンパレータの
出力は、非反転入力端子と反転入力端子との間に印加さ
れる入力電圧ＶＲ４が各コンパレータに設定された入力
オフセット電圧Ｖｉｏより大きくなるとハイレベルから
ローレベルに変化する。

【０１６１】式（５３）の状態ではコンパレータＣＭＰ
１の入力オフセット電圧Ｖｉｏ１が他のコンパレータＣ
ＭＰ２〜ＣＭＰ（ｎ−ｌ）の入力オフセット電圧Ｖｉｏ
２〜Ｖｉｏ（ｎ−１）よりも小さくなっているので、電
源電圧ＶＤＤが増加したり、出力平均電流Ｉout が減少
してツェナー電流Ｉｚが増加し、各コンパレータの入力
電圧ＶＲ４が増加した場合に、まず最初にコンパレータ
ＣＭＰ１の出力がハイレベルからローレベルに変化す
る。

【０１６２】コンパレータＣＭＰ１の出力がハイレベル
からローレベルに変化するまでは、コンパレータＣＭＰ
１〜ＣＭＰ（ｎ−１）の出力はすべてハイレベルの状態
にあり、更にレベル変換回路６０−１〜６０−（ｎ−
１）の各々が、コンパレータＣＭＰｌ〜ＣＭＰ（ｎ−
１）のハイレベルの出力信号（ＶＤＤ電圧を基準とする
ハイレベル信号）をチャージポンプ回路１０の出力電圧
値Ｖｚでのハイレベルに変換しているため、電源電圧Ｖ
ＤＤが供給される入力端子１００とＮＭＯＳダイオード
ＮＤ２〜ＮＤｎの各ノードＮ２〜Ｎｎとの間に挿入され
たＰＭＯＳトランジスタＭＰ１〜ＭＰ（ｎ−１）はすべ
てオフ状態にある。したがって、チャージポンプ回路１
０は１段目〜ｎ段目まですべて動作し、図１４に示す従
来のチャージポンプ回路と同様に動作するので、チャー
ジポンプ回路１０の出力電圧Ｖｚ，ツェナーダイオード
ＺＤ１，ＺＤ２に流れるツェナー電流Ｉｚ，平均消費電
流ＩＤＤは、

【０１６３】

【数５４】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ （５４）

【０１６４】

【数５５】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （５５）

【０１６５】

【数５６】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （５６） となる。ここでＶout は、

【０１６６】

【数５７】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （５７） である。

【０１６７】コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）
の入力電圧である電流検出抵抗Ｒ４の両端間電圧ＶＲ４
が増加して、ＶＲ４＞Ｖｉｏ１（ＶＲ４＝Ｒ４・（Ｉｚ
−２Ｉｃ），Ｖｉｏ１＝（Ｒａ＋Ｒｂ−Ｒｃ）・Ｉａ）
の状態になると、コンパレータＣＭＰ１の出力がハイレ
ベルからローレベルに変化する。

【０１６８】チャージポンプ回路１０の１段目は、ナン
ドゲートＮＡ１一方の入力端を介してクロック信号φ１
がチャージポンプ駆動クロック発生回路２０より供給さ
れるが、コンパレータＣＭＰ１の出力（ローレベル）を
ナンドゲートＮＡ１の他方の入力としているため、チャ
ージポンプ回路１０の１段目は動作を停止する。

【０１６９】またＰＭＯＳトランジスタＭＰ１のゲート
にはコンパレータＣＭＰ１の出力（ローレベル）がレベ
ル変換回路６０−１を介して入力されるので、ＰＭＯＳ
トランジスタＭＰ１はこの時オン状態となる。この結
果、ＰＭＯＳトランジスタＭＰ１を介してＮＭＯＳダイ
オードＮＤ２のノードＮ２に電源電圧ＶＤＤが供給され
るので、チャージポンプ回路１０は２段目〜ｎ段目が動
作する。ＰＭＯＳトランジスタＭＰｌでの生じる電源電
圧ＶＤＤの電圧降下を無視出来るものとすると、チャー
ジポンプ回路１０において、１段目が動作を停止した場
合のチャージポンプ回路１０の出力電圧Ｖｚ，ツェナー
ダイオードＺＤ１，ＺＤ２に流れるツェナー電流Ｉｚ，
平均消費電流ＩＤＤは、

【０１７０】

【数５８】 Ｖｚ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （５８）

【０１７１】

【数５９】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−１）・Ｃ・ｆ （５９）

【０１７２】

【数６０】 ＩＤＤ＝（ｎ−１）・（Ｉout ＋Ｉｚ） （６０） となる。ここでＶout は、

【０１７３】

【数６１】 Ｖout ＝ＶＤＤ＋（ｎ−１）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （６１） となる。この場合、コンパレータＣＭＰ１の出力がハイ
レベルからローレベルに変化したため、コンパレータＣ
ＭＰ１の入力オフセット電圧Ｖｉｏ１が変化する。

【０１７４】更にコンパレータＣＭＰ２のＦ入力がハイ
レベルからローレベルに変化したため、コンパレータＣ
ＭＰ２の入力オフセット電圧Ｖｉｏ２も変化する。した
がってコンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）の入力
オフセット電圧Ｖｉｏ１〜Ｖｉｏ（ｎ−ｌ）は式（２
３）、（２４）に従って以下のように変化する。

【０１７５】

【数６２】 となる。コンパレータＣＭＰ２の入力オフセット電圧Ｖ
ｉｏ２が、コンパレータＣＭＰ１を除く他のコンパレー
タＣＭＰ３〜ＣＭＰ（ｎ−１））の入力オフセット電圧
Ｖｉｏ３〜Ｖｉｏ（ｎ−１）よりも小さく、更にコンパ
レータＣＭＰ１の入力オフセット電圧Ｖｉｏ１がコンパ
レータＣＭＰ２の入力オフセット電圧Ｖｉｏ２より小さ
くなっている。この状態は、コンパレータＣＭＰ１〜Ｃ
ＭＰ（ｎ−１）の入力電圧ＶＲ４とコンパレータＣＭＰ
１の入力オフセット電圧Ｖｉｏｎ及びコンパレータＣＭ
Ｐ２の入力オフセット電圧Ｖｉｏ２の関係が、Ｖｉｏ１
（＝（Ｒａ−Ｒｂ−Ｒｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・
（Ｉｚ−２Ｉｃ））＜Ｖｉｏ２（＝（Ｒａ＋Ｒｂ−Ｒ
ｃ）・Ｉａ）である場合、継続する。

【０１７６】仮に、ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉ
ｃ））＜Ｖｉｏ１（＝（Ｒａ−Ｒｂ−Ｒｃ）・Ｉａ）の
状態になると、コンパレータＣＭＰ１の出力がローレベ
ルからハイレベルに変化して、チャージポンプ回路１０
の出力電圧及び出力電流の関係が式（５４）〜（５７）
で、コンパレータＣＭＰ２〜ＣＭＰｎの入力オフセット
電圧Ｖｉｏ２〜Ｖｉｏｎが式（５３）で表わされる状態
にもどる。

【０１７７】これとは逆に、電流検出抵抗Ｒ４の両端間
電圧ＶＲ４が増加して、Ｖｉｏ２（＝（Ｒａ＋Ｒｂ−Ｒ
ｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉｃ））の
状態になると、コンパレータＣＭＰ２の出力がハイレベ
ルからローレベル変化する。チャージポンプ回路１０の
２段目は、ナンドゲートＮＡ２の一方の入力端を介して
クロック信号φ２がチャージポンプ駆動クロック発生回
路２０より供給されるが、コンパレータＣＭＰ２の出力
（ローレベル）をナンドゲートＮＡ２の他方の入力とし
ているため、２段目も動作を停止する。この時、ＰＭＯ
ＳトランジスタＭＰ２のゲートにはコンパレータＣＭＰ
２の出力（ローレベル）がレベル変換回路６０−２を介
して入力されているので、ＰＭＯＳトランジスタＭＰ２
は、オン状態となる。この結果、チャージポンプ回路１
０の３段目〜ｎ段目に電源電圧ＶＤＤが供給されるの
で、チャージポンプ回路１０の３段目〜ｎ段目は動作状
態にある。

【０１７８】ＰＭＯＳトランジスタＭＰ２で生じる電源
電圧ＶＤＤの電圧降下を無視できるものとすると、チャ
ージポンプ回路１０において、２段目が動作を停止した
場合のチャージポンプ回路１０の出力電圧Ｖｚ，ツェナ
ーダイオードＺＤ１，ＺＤ２に流れるツェナー電流Ｉ
ｚ，平均消費電流ＩＤＤは、

【０１７９】

【数６３】 Ｖｚ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ ））−ＶＤ （６３）

【０１８０】

【数６４】 Ｉｚ＝（Ｖout −Ｖｚ）／（ｎ−２）・Ｃ・ｆ （６４）

【０１８１】

【数６５】 ＩＤＤ＝（ｎ−２）・（Ｉout ＋Ｉｚ） （６５） となる。ここでＶout は、

【０１８２】

【数６６】 Ｖout ＝ＶＤＤ＋（ｎ−２）・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））− ＶＤ （６６） となる。この場合、コンパレータＣＭＰ２の出力がハイ
レベルからローレベルに変化したため、コンパレータＣ
ＭＰ２の入力オフセット電圧Ｖｉｏ２が変化する。更に
コンパレータＣＭＰ３のＦ入力がハイレベルからローレ
ベルに変化したため、コンパレータＣＭＰ３の入力オフ
セット電圧Ｖｉｏ３も変化する。

【０１８３】更にはコンパレータＣＭＰ１のＢ入力がハ
イレベルからローレベルに変化したため、コンパレータ
ＣＭＰ１の入力オフセット電圧Ｖｉｏ１も更に変化す
る。

【０１８４】したがってコンパレータＣＭＰ１〜ＣＭＰ
（ｎ−１）の入力オフセット電圧Ｖｉｏ１〜Ｖｉｏ（ｎ
−１）は式（２３），（２４）に従って次式のように変
化する。

【０１８５】

【数６７】 コンパレータＣＭＰ３の入力オフセット電圧Ｖｉｏ３
が、コンパレータＣＭＰ１、２を除く他のコンパレータ
ＣＭＰ４〜ＣＭＰ（ｎ−１））の入力オフセット電圧Ｖ
ｉｏ４〜Ｖｉｏ（ｎ−１）よりも小さく、更にコンパレ
ータＣＭＰ２の入力オフセット電圧Ｖｉｏ２がコンパレ
ータＣＭＰ３の入力オフセット電圧Ｖｉｏ３より小さく
なっている。コンパレータＣＭＰ１の入力オフセット電
圧Ｖｉｏ１は、コンパレータの反転入力端子を基準とす
ると、負の入力オフセット電圧となる。この状態は、各
コンパレータの入力電圧ＶＲ４とコンパレータＣＭＰ２
の入力オフセット電圧Ｖｉｏ２及びコンパレータＣＭＰ
３の入力オフセット電圧Ｖｉｏ３の関係が、Ｖｉｏ２
（＝（Ｒａ−Ｒｂ−Ｒｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・
（Ｉｚ−２Ｉｃ））＜Ｖｉｏ３（＝（Ｒａ＋Ｒｂ−Ｒ
ｃ）・Ｉａ）である場合、継続する。

【０１８６】仮に、ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉ
ｃ））＜Ｖｉｏ２（＝（Ｒａ−Ｒｂ−Ｒｃ）・Ｉａ）の
状態になると、コンパレータＣＭＰ２の出力がローレベ
ルからハイレベルに変化して、チャージポンプ回路１０
の出力電圧及び出力電流の関係が式（５８）〜（６
１）、コンパレータＣＭＰ１〜ＣＭＰ（ｎ−１）の入力
オフセット電圧Ｖｉｏ１〜Ｖｉｏ（ｎ−１）が式（６
２）で、表わされる状態にもどる。

【０１８７】これとは逆に、電流検出抵抗Ｒ４の両端間
電圧ＶＲ４が増加して、Ｖｉｏ３（＝（Ｒａ＋Ｒｂ−Ｒ
ｃ）・Ｉａ）＜ＶＲ４（＝Ｒ４・（Ｉｚ−２Ｉｃ））の
状態になると、コンパレータＣＭＰ３がハイレベルから
ローレベルに変化する。この結果チャージポンプ回路１
０は、３段目も動作を停止する。

【０１８８】以上に説明したように、コンパレータＣＭ
Ｐ１〜ＣＭＰ（ｎ−１）は、ツェナー電流検出回路３０
に流入するツェナー電流Ｉｚの増加に伴って、ＣＭＰ１
→ＣＭＰ２→ ・・・→ＣＭＰ（ｎ−1)の順に、出力が
ハイレベルからローレベルに変化し、チャージポンプ回
路１０は１段目→２段目→・・・→（ｎ−１）段目の順
に動作を停止する。

【０１８９】したがってチャージポンプ回路１０の出力
電圧及び出力電流の関係式（５４）〜（５７）における
チャージポンプ段数を表すｎ項がツェナー電流Ｉｚの増
加に伴ってｎ→（ｎ−１）→・・・→２と変化させるこ
とができ、チャージポンプの実動作段数をツェナー電流
Ｉｚが増加するにつれて減らすように変更することがで
きる。ツェナー電流Ｉｚの電流値とチャージポンプの実
動作段数との関係は、ツェナー電流検出回路３０の電流
検出抵抗Ｒ４と各コンパレータ（ＣＭＰ１〜ＣＭＰ（ｎ
−１））のオフセット抵抗Ｒａ、Ｒｂ、Ｒｃとの抵抗比
及び各コンパレータの定電流源５０の定電流値Ｉａとで
自由に設定することができる。

【０１９０】本発明の第４の実施の形態に係るチャージ
ポンプ回路の駆動制御回路によれば、チャージポンプ回
路の出力端とアース間に接続された出力電圧クランプ用
のツェナーダイオードに流れる電流を検出する電流検出
手段としてのツェナー電流検出回路３０と、ツェナー電
流検出回路３０の検出出力及び電源電圧の少なくとも一
方に応じてチャージポンプ回路の駆動段数を変化させる
制御手段としてのコンパレータＣＭＰ１〜ＣＭＰ（ｎ−
１）及びナンドゲートＮＡ１〜ＮＡｎと、チャージポン
プ回路の駆動段数の変化に応じて駆動段のうちの初段の
入力側に前記電源電圧を供給するようにバイパスさせる
バイパス手段としてのＮＭＯＳトランジスタＭＰ１〜Ｍ
Ｐ（ｎ−１）及びレベル変換回路６０−１〜６０−（ｎ
−１）とを有するので、電源電圧ＶＤＤの増減に伴って
チャージポンプの実動作段数を変化させることができ
る。したがって、従来のチャージポンプ回路における出
力平均電流（負荷電流）値Ｉout が一定である場合にお
いて電源電圧ＶＤＤが増加した際に出力電圧クランプ用
ツェナーダイオードに流れる無駄なツェナー電流Ｉｚが
増加し、このツェナー電流Ｉｚの増加に起因して平均消
費電流ＩＤＤが増加するのを抑制することができる。

【０１９１】また本実施の形態によれば、第２の実施の
形態と同様に、出力電圧クランプ用ツェナーダイオード
に流れる無駄なツェナー電流Ｉｚをツェナー電流検出回
路で検出し、チャージポンプ回路の駆動段数をツェナー
電流Ｉｚの増減に応じて変化させているので、チャージ
ポンプ回路における出力平均電流（負荷電流）値Ｉout
の変化に伴って無駄なツェナー電流Ｉｚが増加し、この
ツェナー電流Ｉｚの増加に起因して平均消費電流ＩＤＤ
が増加するのを防止することができる。

【０１９２】更には、本発明の第２の実施の形態に係る
チャージポンプ回路の駆動制御回路では、チャージポン
プ回路の全段が動作している場合、バイパス手段を構成
するＮＭＯＳトランジスタＭＮｌのドレイン・ソース間
には高電圧が印加されることになり、ＮＭＯＳトランジ
スタＭＮ１の基板リークによりＮＭＯＳトランジスタＭ
Ｎ１が寄生的に有するＮＰＮバイポーラトランジスタが
オン動作しないようにＮＭＯＳトランジスタＭＮ１の素
子周辺からアースに落す箇所を多くとる等の対策を施す
必要がある。

【０１９３】これに対して本実施の形態ではチャージポ
ンプ回路の全段が動作している場合、ドレイン・ソース
間に高電圧が印加されるのはバイパス手段を構成するＰ
ＭＯＳトランジスタＭＰ（ｎ−１）である。このように
ドレイン・ソース間に高電圧が印加されるのがＰＭＯＳ
トランジスタであるので、基板リークにより寄生ＮＰＮ
バイポーラトランジスタがオン動作するということが無
くなると言う利点があり、メタル配線層の少ないプロセ
スや、ＮＭＯＳトランジスタの耐圧がチャージポンプ回
路の出力電圧に対して十分な余裕がない場合で、動作電
源電圧に応じてチャージポンプ回路の出力負荷電流が変
化し動作保証電源電圧範囲が大きい場合に有効である。

【０１９４】本発明の第５の実施の形態 本発明の第５の実施の形態に係るチャージポンプ回路の
駆動制御回路の構成を図８に示す。同図において、本実
施の形態に係るチャージポンプ回路の駆動制御回路は、
負の電源電圧依存係数を有する定電流を生成する定電流
源回路７０と、定電流源回路７０により生成された負の
電源電圧依存係数を有する定電流により駆動され、負の
電源電圧依存係数を有する周波数のパルス信号を生成す
る発振回路８０と、発振回路８０から出力されるパルス
信号に基づいて前記２種類のクロック信号を作成し、ハ
イレベルである期間が相互にオーバラップしない相補的
にレベル変化する２種類のクロック信号φ１、φ２をチ
ャージポンプ回路１０’に供給するクロック信号供給回
路２０とから構成されている。

【０１９５】定電流源回路７０はＰＭＯＳトランジスタ
Ｐ１４，Ｐ１５、抵抗Ｒ０，定電流源７２とからなり、
ＰＭＯＳトランジスタＰ１４，Ｐ１５のソース及びゲー
トが共通接続され、ＰＭＯＳトランジスタＰ１４，Ｐ１
５のソースには電源電圧ＶＤＤが供給されている。ＰＭ
ＯＳトランジスタＰ１４のドレインは抵抗Ｒ０を介して
接地されており、ＰＭＯＳトランジスタＰ１４のドレイ
ンとゲートとは短絡されている。またＰＭＯＳトランジ
スタＰ１５のドレインは定電流源７２を介して接地され
ると共に、発振回路８０のＰＭＯＳトランジスタＰ１６
のドレインに接続されている。ＰＭＯＳトランジスタＰ
１４，Ｐ１５はカレントミラー回路を構成している。

【０１９６】発振回路８０は、リング状に結合された奇
数段（本実施の形態では３段）のインバータ８２、８
３、８４と、これらのインバータ８２、８３、８４を駆
動するためのＰＭＯＳトランジスタＰ１６〜Ｐ２０及び
ＮＭＯＳトランジスタＮ１２〜Ｎ１５とから構成されて
いる。ＰＭＯＳトランジスタＰ１６〜Ｐ２０はソース、
ゲートがそれぞれ共通接続され、ソースには電源電圧Ｖ
ＤＤが供給されている。

【０１９７】ＰＭＯＳトランジスタＰ１６〜Ｐ２０はカ
レントミラー回路を構成している。ＮＭＯＳトランジス
タＮ１２〜Ｎ１５のソース、ゲートはそれぞれ共通接続
され、ソースは接地されている。

【０１９８】またＰＭＯＳトランジスタＰ１６のドレイ
ンは定電流源回路７０の定電流源７２を介して接地され
ている。ＰＭＯＳトランジスタＰ１７のドレインはＮＭ
ＯＳトランジスタＮ１２のドレインに接続されている。
ＮＭＯＳトランジスタＮ１２のドレインのＮＭＯＳトラ
ンジスタＮ１３のゲートに接続されている。ＰＭＯＳト
ランジスタＮ１８〜Ｎ２０のドレインはそれぞれ、イン
バータ８２〜８４を構成するＣＭＯＳインバータのＰＭ
ＯＳトランジスタのソースに接続されている。

【０１９９】更にＮＭＯＳトランジスタＮ１３〜Ｎ１５
のドレインはインバータ８２〜８４を構成するＣＭＯＳ
インバータのＮＭＯＳトランジスタのソースに接続され
ている。Ｃｎはインバータ８２〜８４の負荷容量であ
る。

【０２００】チャージポンプ回路１０’は図１４に示す
従来のチャージポンプ回路と同一構成であり、チャージ
ポンプ駆動クロック回路２０は図１１に示す回路と同一
構成であるので、これらについての重複する説明は省略
する。

【０２０１】上記構成において、定電流源回路７０のＰ
ＭＯＳトランジスタＰ１４，Ｐ１５はカレントミラー回
路を構成しているためにＰＭＯＳトランジスタＰ１４よ
り抵抗Ｒ０に流れる電流とＰＭＯＳトランジスタ１５よ
り定電流源７２に流れ込む電流Ｉ０１は等しくなる。し
たがって、定電流源回路７０のＰＭＯＳトランジスタＰ
１４の閾値電圧をＶｔｍｐとすると、定電流源回路７０
の出力電流Ｉ１は定電流源回路７２の定電流値Ｉ０と、
ＰＭＯＳトランジスタＰ１４の閾値電圧Ｖｔｍｐ、抵抗
Ｒ０の抵抗値Ｒ０及び電源電圧ＶＤＤの電圧値で決定さ
れる定電流源７２に流れ込む電流Ｉ０１との差であり、
電流Ｉ０１は（ＶＤＤ−Ｖｔｍｐ）／Ｒ０で表すことが
できるので、

【０２０２】

【数６８】 Ｉ１＝Ｉ０−（ＶＤＤ−Ｖｔｍｐ）／Ｒ０ （６８） となる。式（６８）より発振回路８０を駆動する定電流
源回路７０の出力電流Ｉ１は負の電源電圧依存係数を有
することが判る。

【０２０３】一方、発振回路８０はインバータ８２〜８
４を駆動するＰＭＯＳトランジスタＰ１６〜Ｐ２０はカ
レントミラー回路を構成しているために定電流源回路７
０により生成される出力電流Ｉ１がＰＭＯＳトランジス
タＰ１６に流れると、ＰＭＯＳトランジスタＰ１６〜Ｐ
２０はゲート、ソースがそれぞれ共通接続されているた
めにＰＭＯＳトランジスタＰ１６〜Ｐ２０の各ゲート・
ソース間電圧が等しくなり、ＰＭＯＳトランジスタＰ１
６〜Ｐ２０にはそれぞれ、電流Ｉ１がながれ、ＮＭＯＳ
トランジスタＮ１２〜Ｎ１５も同様にそれぞれ、電流Ｉ
１をインバータ８２〜８４を介して引き込むように動作
する。この結果、電流Ｉ１によりインバータ８２〜８４
の各負荷容量Ｃｎに充放電がなされ、インバータ８２〜
８４の入力信号に対する遅延時間及びインバータの段数
により定まる周波数ｆのパルス信号が生成される。ここ
でインバータの段数をＮ，インバータの遅延時間のうち
入力がハイレベルからローレベルに変化した際に出力が
ローレベルからハイレベルに変化する遅延時間をＴPLH
，入力がローレベルからハイレベルに変化した際に出
力がハイレベルからローレベルに変化する遅延時間をＴ
PHL とすると、発振周波数ｆは、

【０２０４】

【数６９】 ｆ＝１／（２Ｎ＋１）・（ＴPLH ＋ＴPHL ） （６９） となる。

【０２０５】定電流源回路７０の出力電流Ｉ１が増加
し、各インバータ８２、８３、８４に供給される電流
（ＰＭＯＳトランジスタＰ１８，Ｐ１９，Ｐ２０の各ド
レイン電流）が増加すると、各インバータに続いて接続
される次段のインバータの入力ノードの負荷容量Ｃｎの
充放電に要する時間が短縮される為、発振周波数は高く
なる。

【０２０６】これに対して定電流源回路７０の出力電流
Ｉ１が減少し各インバータ８２、８３、８４に供給され
る電流が減少すると、各インバータに続いて接続される
次段のインバータの入力ノードの負荷容量Ｃｎの充放電
に要する時間が増加して発振周波数は低くなる。したが
って、発振回路８０の発振周波数ｆは定電流源回路７０
の出力電流である定電流Ｉ１に比例して変化する。定電
流源回路７０の定電流Ｉ１は負の電源電圧依存係数を有
するので、発振回路８０の発振周波数ｆも負の電源電圧
依存係数を有することとなる。

【０２０７】発振回路８０により生成された周波数ｆの
パルス信号はチャージポンプ駆動クロック回路２０に出
力され、チャージポンプ駆動クロック回路２０でハイレ
ベルである期間が相互にオーバラップしない相補的にレ
ベル変化する２種類のクロック信号φ１、φ２が作成さ
れ、クロック信号φ１、φ２はチャージポンプ回路１
０’に供給される。

【０２０８】図８におけるチャージポンプ回路１０’
は、図１４に示す従来のチャージポンプ回路と同様に動
作するので、チャージポンプ回路１０’の出力電圧Ｖ
ｚ，ツェナーダイオードＺＤ１，ＺＤ２に流れるツェナ
ー電流Ｉｚ，平均消費電流ＩＤＤは、

【０２０９】

【数７０】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ （７０）

【０２１０】

【数７１】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （７１）

【０２１１】

【数７２】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （７２） となる。ここでＶout は、

【０２１２】

【数７３】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （７３） である。

【０２１３】電源電圧ＶＤＤの増加に応じて適当な係数
で発振回路８０の発振周波数ｆを低くしてやれば、電源
電圧ＶＤＤの増加に伴ってツェナー電流Ｉｚが増加する
のを抑制することができる。

【０２１４】本発明の第５の実施の形態に係るチャージ
ポンプ回路の駆動制御回路によれば、負の電源電圧依存
係数を持つ定電流を定電流源回路で生成し、その負の電
源電圧依存係数を持つ定電流によって駆動される発振回
路で負の電源電圧依存係数を有する周波数のバルス信号
を生成し、クロック信号供給回路で前記周波数のクロッ
クでチャージポンプ回路を駆動する様にしたので、電源
電圧ＶＤＤの増減に応じてチャージポンプ回路の動作周
波数を変化させることができる。

【０２１５】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用のツェナーダイオードに流れる無駄なツェナー
電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因
して平均消費電流ＩＤＤが増加するのを抑制することが
できる。

【０２１６】更に本発明の第５の実施の形態ではチャー
ジポンプ回路が動作中に電源電圧ＶＤＤが変化した場合
にその電源電圧の変化に対して瞬時にチャージポンプ回
路の動作周波数が変化するように応答するので、電源電
圧変化に対してチャージポンプ回路の出力負荷電流の変
化が少ないが動作中に電源電圧変化が起こり得る場合に
有効である。

【０２１７】本発明の第６の実施の形態 本発明の第６の実施の形態に係るチャージポンプ回路の
駆動制御回路は、チャージポンプ回路１０の出力端子２
００とアース間に接続された出力電圧クランプ用ツェナ
ーダイオードに流れる電流を検出するツェナー電流検出
回路３０と、ツェナー電流検出回路の検出出力を取り込
み、前記ツェナーダイオードに流れる電流値に逆比例す
る定電流を生成する定電流源回路９０と、定電流源回路
９０により駆動され前記ツェナーダイオードに流れる電
流値に逆比例する周波数のパルス信号を生成する発振回
路８０と、発振回路８０から出力されるパルス信号に基
づいてハイレベルである期間が相互にオーバラップしな
い相補的にレベル変化する２種類のクロック信号を作成
し該２種類のクロック信号をチャージポンプ回路１０’
に供給するクロック信号供給回路２０とから構成されて
いる。

【０２１８】チャージポンプ回路１０’、チャージポン
プ駆動クロック回路２０、発振回路８０は図８に示した
本発明の第５の実施の形態と同一構成であり、ツェナー
電流検出回路３０は図３、図７に示した本発明の第２、
第４の実施の形態にと同一構成であるので、同一の要素
には同一の符号を付し、重複する説明はできるだけ省略
する。

【０２１９】ツェナー電流検出回路３０は、チャージポ
ンプ回路１０’の出力端子２００とアース間に接続され
た出力電圧クランプ用ツェナーダイオードＺＤ１，ＺＤ
２に直列に接続された電流検出抵抗Ｒ４と、ＮＭＯＳト
ランジスタＮ３〜Ｎ６と、定電流源３２、３４とを有し
ており、ＮＭＯＳトランジスタＮ３，Ｎ４の特性は等し
く、かつＮＭＯＳトランジスタＮ５，Ｎ６の特性が等し
い素子が選択されている。定電流源３２、３４には定電
流Ｉｃが流入するようにツェナー電流検出回路３０の各
素子の定数が選択されている。

【０２２０】ＮＭＯＳトランジスタＮ６のソースと定電
流源３２との接続点ｍ１とＮＭＯＳトランジスタＮ５の
ソースと定電流源３４との接続点ｍ２との間からツェナ
ー電流検出回路３０の検出出力、すなわち出力電圧クラ
ンプ用ツェナーダイオードＺＤ１，ＺＤ２に流れるツェ
ナー電流を電圧に変換した検出電圧が出力されるように
なっている。

【０２２１】定電流源回路９０の具体的構成を図１０に
示す。同図において、ＰＭＯＳトランジスタＰ２１，Ｐ
２２，Ｐ２３，Ｐ２４，Ｐ２５のソースは共通接続さ
れ、電源電圧ＶＤＤが供給されている。ＰＭＯＳトラン
ジスタＰ２２、Ｐ２４のドレインとゲートとはそれぞ
れ、短絡されており、ＰＭＯＳトランジスタＰ２１，Ｐ
２２，Ｐ２３のゲートは共通接続されている。ＰＭＯＳ
トランジスタＰ２４ゲートはＰＭＯＳトランジスタＰ２
５のゲートに接続されている。ＰＭＯＳトランジスタＰ
２２，Ｐ２３のドレインはＮＭＯＳトランジスタＮ２
６，Ｎ２７のドレインに、それぞれ接続されている。Ｎ
ＭＯＳトランジスタＮ２６のソースとＮＭＯＳトランジ
スタＮ２７のソースは抵抗Ｒｉを介して接続されてい
る。ＮＭＯＳトランジスタＮ２６のゲートはツェナー電
流検出回路３０の接続点ｍ１に、ＮＭＯＳトランジスタ
Ｎ２７のゲートはツェナー電流検出回路３０の接続点ｍ
２に、それぞれ接続されている。ＮＭＯＳトランジスタ
Ｎ２３，Ｎ２４のドレインは共通接続され、この接続点
は抵抗ＲｉとＮＭＯＳトランジスタＮ２７のソースとの
接続点に接続されている。ＮＭＯＳトランジスタＮ２
１，Ｎ２２のドレインは共通接続され、その接続点はＰ
ＭＯＳトランジスタＰ２１のドレインと接続されてい
る。ＮＭＯＳトランジスタＮ２２のドレインとゲートと
が接続されている。

【０２２２】ＮＭＯＳトランジスタＮ２０のドレイン・
ゲート間は短絡され、ゲートはＮＭＯＳトランジスタ２
１のゲートに接続されている。ＮＭＯＳトランジスタ２
０のソースは接地され、ドレインはＮＭＯＳトランジス
タ２０に定電流Ｉ０１を供給する定電流源９２に接続さ
れている。ＰＭＯＳトランジスタＰ２４のドレインはＮ
ＭＯＳトランジスタＮ２５のドレインに接続されてい
る。

【０２２３】ＰＭＯＳトランジスタＰ２５のドレインは
定電流Ｉ０２が流れ込む定電流源９４を介して接地され
ている。ＰＭＯＳトランジスタＰ２５のドレインと定電
流源９４との接続点には発振回路８０を駆動する出力電
流Ｉ１が流れ込むようになっている。

【０２２４】またＮＭＯＳトランジスタＮ２０，Ｎ２
１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ２５のソースは共通接
続され、接地されている。ＮＭＯＳトランジスタＮ２１
のゲートとＮＭＯＳトランジスタＮ２３のゲートとが接
続され、ＮＭＯＳトランジスタＮ２２，Ｎ２４，Ｎ２５
のゲートが共通接続されている。

【０２２５】ＰＭＯＳトランジスタＰ２１とＰＭＯＳト
ランジスタＰ２２，ＰＭＯＳトランジスタＰ２２とＰＭ
ＯＳトランジスタＰ２３，ＰＭＯＳトランジスタＰ２４
とＰＭＯＳトランジスタＰ２５はそれぞれ、カレントミ
ラー回路を構成している。

【０２２６】またＮＭＯＳトランジスタＮ２２とＮＭＯ
ＳトランジスタＮ２４、ＮＭＯＳトランジスタＮ２２と
ＮＭＯＳトランジスタＮ２５はそれぞれ、カレントミラ
ー回路を構成している。

【０２２７】また本実施の形態では定電流源回路９０
は、ＮＭＯＳトランジスタＮ２７のソースと抵抗Ｒｉの
接続点を仮想アース点としており、ＰＭＯＳトランジス
タＰ２１，Ｐ２２，Ｐ２３のディメンジョン比をＰ２
１：Ｐ２２：Ｐ２３＝１：１：１とし、且つＮＭＯＳト
ランジスタＮ２２，Ｎ２４のディメンジョン比をＮ２
２：Ｎ２４＝１：２にし、ＮＭＯＳトランジスタＮ２
１，Ｎ２３のディメンジョン比をＮ２１：Ｎ２３＝１：
２としている。

【０２２８】上記構成において、ツェナー電流検出回路
３０におけるＮＭＯＳトランジスタＮ３とＮＭＯＳトラ
ンジスタＮ４のトランジスタ特性を同一にし、且つＮＭ
ＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ６のト
ランジスタ特性を同一にすると、第２の実施の形態で既
述したように、接続点ｍ１，ｍ２間の出力電圧はツェナ
ー電流Ｉｚを検出する電流検出抵抗Ｒ４の端子間電圧Ｖ
Ｒ４に等しくなる。

【０２２９】したがって、ツェナー電流検出回路３０の
検出出力ＶＲ４は、

【０２３０】

【数７４】 ＶＲ４＝Ｒ４・（Ｉｚ−２Ｉｃ） （７４） となる。

【０２３１】一方、定電流源回路９０は、接続点ｍ１に
ゲートが接続されたＮＭＯＳトランジスタＮ２６のソー
スと、接続点ｍ２にゲートが接続されたＮＭＯＳトラン
ジスタＮ２７のソースとの間に抵抗Ｒｉが接続され、Ｎ
ＭＯＳトランジスタＮ２７のソースと抵抗Ｒｉの接続点
を仮想アース点としており、更にＰＭＯＳトランジスタ
Ｐ２２とＰＭＯＳトランジスタＰ２３がカレントミラー
回路を構成しているので、ＮＭＯＳトランジスタＮ２６
とＮＭＯＳトランジスタＮ２７に流れるドレイン電流Ｉ
ｄｓは等しくなり、その結果ＮＭＯＳトランジスタＮ２
６とＮＭＯＳトランジスタＮ２７の動作時のゲート・ソ
ース間電圧Ｖｇｓは等しくなる。

【０２３２】したがって、ＮＭＯＳトランジスタＮ２６
のソースとＮＭＯＳトランジスタＮ２７のソースとの間
に印加される電圧は、ツェナー電流検出回路３０の電流
検出抵抗Ｒ４の端子間電圧ＶＲ４に等しくなる。

【０２３３】またＰＭＯＳトランジスタＰ２１，Ｐ２
２，Ｐ２３の素子のディメンジョン比をＰ２１：Ｐ２
２：Ｐ２３＝１：１：１にし、且つＮＭＯＳトランジス
タＮ２２とＮＭＯＳトランジスタＮ２４の素子のディメ
ンジョン比をＮ２２：Ｎ２４＝１：２にし、更にＮＭＯ
ＳトランジスタＮ２１とＮＭＯＳトランジスタＮ２３の
素子のディメンジョン比をＮ２１：Ｎ２３＝１：２にし
ているので、仮にＮＭＯＳトランジスタＮ２０とＮＭＯ
ＳトランジスタＮ２１の素子のディメンジョン比をＮ２
０：Ｎ２１＝１：１とした場合、ＰＭＯＳトランジスタ
Ｐ２１，Ｐ２２，Ｐ２３のドレイン電流のＩｄｓをＩds
p21 〜Ｉdsp23 とし、ＮＭＯＳトランジスタＮ２０〜Ｎ
２４のドレイン電流ＩｄｓをＩdsn20 〜Ｉdsn24 とする
と、

【０２３４】

【数７５】 の関係が成立する。仮に、ＮＭＯＳトランジスタＮ２２
とＮＭＯＳトランジスタＮ２５の素子のディメンジョン
比をＮ２２：Ｎ２５＝１：１に、ＰＭＯＳトランジスタ
Ｐ２４とＰＭＯＳトランジスタＰ２５の素子のディメン
ジョン比をＰ２４：Ｐ２５＝１：１とすると、ＮＭＯＳ
トランジスタＮ２２とＮＭＯＳトランジスタＮ２５とは
カレントミラー回路を構成しているので、ＮＭＯＳトラ
ンジスタＮ２２とＮＭＯＳトランジスタＮ２５に流れる
ドレイン電流は等しくなり、またＰＭＯＳトランジスタ
Ｐ２４とＰＭＯＳトランジスタＰ２５とはカレントミラ
ー回路を構成するので、ＰＭＯＳトランジスタＰ２４と
ＰＭＯＳトランジスタＰ２５に流れるドレイン電流は等
しくなる。したがって、ＮＭＯＳトランジスタＮ２２に
流れるドレイン電流Ｉdsn22 とＰＭＯＳトランジスタＰ
２５に流れるドレイン電流Ｉdsp25 は等しくなる。

【０２３５】それ故、定電流源回路９０の出力電流Ｉ１
は式（７５）より、

【０２３６】

【数７６】 Ｉ１＝Ｉ０２−（（Ｒ４・（Ｉｚ−２Ｉｃ））／Ｒｉ （７６） 式（７６）より、定電流源回路９０の出力電流Ｉ１はツ
ェナー電流Ｉｚに対して逆比例（負の依存係数を有して
いる）することが判る。

【０２３７】一方、発振回路８０において定電流源回路
９０より供給される定電流Ｉ１が増加し、各インバータ
８２、８３、８４に供給される電流（ＰＭＯＳトランジ
スタＰ１８，Ｐ１９，Ｐ２０の各ドレイン電流）が増加
すると、各インバータに続いて接続される次段のインバ
ータの入力ノードの負荷容量Ｃｎの充放電に要する時間
が短縮されるため、出力されるパルス信号の発振周波数
ｆは高くなる。

【０２３８】これに対して定電流源回路９０より供給さ
れる定電流Ｉ１が減少し、各インバータ８２、８３、８
４に供給される電流（ＰＭＯＳトランジスタＰ１８，Ｐ
１９，Ｐ２０の各ドレイン電流）が減少すると、各イン
バータに続いて接続される次段のインバータの入力ノー
ドの負荷容量Ｃｎの充放電に要する時間が増加し、パル
ス信号の発振周波数ｆは低くなる。

【０２３９】したがって、発振回路８０の発振周波数ｆ
は定電流源回路９０の出力電流Ｉ１に比例して変化す
る。定電流源回路９０の出力電流Ｉ１はツェナー電流Ｉ
ｚに対して逆比例（負の依存係数を有している）してい
るので、ツェナー電流Ｉｚが増減した場合、発振回路８
０の発振周波数ｆもツェナー電流Ｉｚに対して逆比例す
るように変化する。

【０２４０】チャージポンプ回路１０’は、図１４に示
す従来のチャージポンプ回路と同様に動作するので、チ
ャージポンプ回路１０’の出力電圧Ｖｚ，ツェナーダイ
オードＺＤ１，ＺＤ２に流れるツェナー電流Ｉｚ，平均
消費電流ＩＤＤは、

【０２４１】

【数７７】 Ｖｚ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−（Ｉout ＋Ｉｚ）／（Ｃ・ｆ））− ＶＤ （７７）

【０２４２】

【数７８】 Ｉｚ＝（Ｖout −Ｖｚ）／ｎ・Ｃ・ｆ （７８）

【０２４３】

【数７９】 ＩＤＤ＝ｎ・（Ｉout ＋Ｉｚ） （７９） となる。ここでＶout は、

【０２４４】

【数８０】 Ｖout ＝ＶＤＤ＋ｎ・（ＶＤＤ−ＶＤ−Ｉout ／（Ｃ・ｆ））−ＶＤ （８０） となる。

【０２４５】本実施の形態では、ツェナー電流Ｉｚが増
加量に応じて適当な係数でクロック信号の周波数を決定
する発振回路９０の発振周波数ｆを低くすることができ
るので、電源電圧ＶＤＤの増加やチャージポンプ回路の
出力平均電流（負荷電流）Ｉout の変化によってツェナ
ー電流Ｉｚが増加した場合に、チャージポンプ回路を駆
動するクロック信号の周波数を下げてやれば、ツェナー
電流Ｉｚの値を抑えることができる。

【０２４６】以上のように本発明の第６の実施の形態に
よれば、チャージポンプ回路の出力端子とアース間に接
続された出力電圧クランプ用ツェナーダイオードに流れ
る電流をツェナー電流検出回路により検出し、ツェナー
電流検出回路の検出出力を取り込み、前記ツェナーダイ
オードに流れる電流値に逆比例する定電流を定電流源回
路により生成し、該定電流源回路により駆動される発振
回路により前記ツェナーダイオードに流れる電流値に逆
比例する周波数のパルス信号を生成し、該発振回路から
出力されるパルス信号に基づいてクロック信号供給回路
により前記２種類のクロック信号を作成し該２種類のク
ロック信号をチャージポンプ回路に供給するようにした
ので、ツェナー電流Ｉｚの増減に応じてチャージポンプ
回路の動作周波数を変化させることができる。

【０２４７】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電ＶＤＤが増加した際に出力電圧クラ
ンプ用ツェナーダイオードに流れる無駄なツェナー電流
Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因して
平均消費電流ＩＤＤが増加するのを抑制することができ
る。

【０２４８】また本発明の第６の実施の形態によれば、
出力電圧クランプ用ツェナーダイオードに流れる無駄な
ツェナー電流Ｉｚをツェナー電流検出回路で検出し、チ
ャージポンプ回路の動作周波数をツェナー電流Ｉｚの増
減に応じて変化させているので、チャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout の変化に伴っ
て無駄なツェナー電流Ｉｚが増加し、このツェナー電流
Ｉｚの増加に起因して平均消費電流ＩＤＤが増加するの
を防止することができる。

【０２４９】更に本発明の第６の実施の形態によれば、
ツェナー電流Ｉｚの変化に対して瞬時にチャージポンプ
回路の動作周波数が変化するように応答するので、チャ
ージポンプ回路の出力負荷電流が頻繁に変化する場合に
有効である。

【０２５０】

【発明の効果】請求項１に記載の発明によれば、電源電
圧検出手段により電源電圧ＶＤＤを検出し、電源電圧Ｖ
ＤＤの検出出力に応じて制御手段によりチャージポンプ
回路の駆動段数を変化させ、バイパス手段によりチャー
ジポンプ回路の駆動段数の変化に応じて駆動段のうちの
最終段の出力をチャージポンプ回路の出力端子側にバイ
パスさせるようにしたので、ＶＤＤ電圧の増減に応じて
チャージポンプ回路の駆動段数を変化させることができ
る。

【０２５１】したがって、従来のチャージポンプ回路に
おけるように出力平均電流（負荷電流）値Ｉout が一定
である場合において電源電圧ＶＤＤが増加した際に出力
電圧クランプ用のツェナーダイオードに流れる無駄なツ
ェナー電流Ｉｚが増加し、このツェナー電流Ｉｚの増加
に起因して平均消費電流ＩＤＤが増加するのを抑制する
ことができる。

【０２５２】請求項２に記載の発明によれば、チャージ
ポンプ回路の出力端とアース間に接続された出力電圧ク
ランプ用のツェナーダイオードに流れる電流を検出する
電流検出手段と、電流検出手段の検出出力に応じてチャ
ージポンプ回路の駆動段数を変化させる制御手段と、駆
動段数の変化に応じて駆動段のうちの最終段の出力を前
記出力端子側にバイパスさせるバイパス手段とを有する
ので、出力電圧クランプ用ツェナーダイオードに流れる
ツェナー電流Ｉｚの増減に応じてチャージポンプ回路の
駆動段数を変化させることができる。

【０２５３】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電ＶＤＤが増加した際に出力電圧クラ
ンプ用ツェナーダイオードに流れる無駄なツェナー電流
Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因して
平均消費電流ＩＤＤが増加するのを抑制することができ
る。

【０２５４】また請求項２に記載の発明によれば、出力
電圧クランプ用ツェナーダイオードに流れる無駄なツェ
ナー電流Ｉｚを電流検出手段で検出し、チャージポンプ
回路の駆動段数をツェナー電流Ｉｚの増減に応じて変化
させているので、チャージポンプ回路における出力平均
電流（負荷電流）値Ｉout の変化に伴って無駄なツェナ
ー電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起
因して平均消費電流ＩＤＤが増加するのを防止すること
ができる。

【０２５５】請求項３に記載の発明によれば、電源電圧
を検出する電源電圧検出手段と、電源電圧検出手段の検
出出力に応じてチャージポンプ回路の駆動段数を変化さ
せる制御手段と、チャージポンプ回路の駆動段数の変化
に応じて駆動段のうちの初段の入力側に前記電源電圧を
供給するようにバイパスさせるバイパス手段とを有する
ので、電源電圧の増減に応じてチャージポンプの駆動段
数を変化させることができる。

【０２５６】したがって、従来のチャージポンプ回路に
おけるように出力平均電流（負荷電流）値Ｉout が一定
である場合において電源電圧ＶＤＤが増加した際に出力
電圧クランプ用のツェナーダイオードに流れる無駄なツ
ェナー電流Ｉｚが増加し、このツェナー電流Ｉｚの増加
に起因して平均消費電流ＩＤＤが増加するのを抑制する
ことができる。

【０２５７】請求項４に記載の発明によれば、チャージ
ポンプ回路の出力端とアース間に接続された出力電圧ク
ランプ用のツェナーダイオードに流れる電流を検出する
電流検出手段と、電流検出手段の検出出力及び電源電圧
の少なくとも一方に応じてチャージポンプ回路の駆動段
数を変化させる制御手段と、チャージポンプ回路の駆動
段数の変化に応じて駆動段のうちの初段の入力側に前記
電源電圧を供給するようにバイパスさせるバイパス手段
とを有するので、電源電圧ＶＤＤの増減に伴ってチャー
ジポンプの実動作段数を変化させることができる。

【０２５８】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用ツェナーダイオードに流れる無駄なツェナー電
流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因し
て平均消費電流ＩＤＤが増加するのを抑制することがで
きる。

【０２５９】また請求項４に記載の発明によれば、出力
電圧クランプ用ツェナーダイオードに流れる無駄なツェ
ナー電流Ｉｚをツェナー電流検出回路で検出し、チャー
ジポンプ回路の駆動段数をツェナー電流Ｉｚの増減に応
じて変化させているので、チャージポンプ回路における
出力平均電流（負荷電流）値Ｉout の変化に伴って無駄
なツェナー電流Ｉｚが増加し、このツェナー電流Ｉｚの
増加に起因して平均消費電流ＩＤＤが増加するのを防止
することができる。

【０２６０】請求項５に記載の発明によれば、負の電源
電圧依存係数を持つ定電流を定電流源回路で生成し、そ
の負の電源電圧依存係数を持つ定電流によって駆動され
る発振回路で負の電源電圧依存係数を有する周波数のバ
ルス信号を生成し、クロック信号供給回路で前記周波数
のクロックでチャージポンプ回路を駆動する様にしたの
で、電源電圧ＶＤＤの増減に応じてチャージポンプ回路
の動作周波数を変化させることができる。

【０２６１】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電圧ＶＤＤが増加した際に出力電圧ク
ランプ用のツェナーダイオードに流れる無駄なツェナー
電流Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因
して平均消費電流ＩＤＤが増加するのを抑制することが
できる。

【０２６２】請求項６に記載の発明によれば、チャージ
ポンプ回路の出力端子とアース間に接続された出力電圧
クランプ用ツェナーダイオードに流れる電流を電流検出
手段により検出し、電流検出手段の検出出力を取り込
み、前記ツェナーダイオードに流れる電流値に逆比例す
る定電流を定電流源回路により生成し、該定電流源回路
により駆動される発振回路により前記ツェナーダイオー
ドに流れる電流値に逆比例する周波数のパルス信号を生
成し、該発振回路から出力されるパルス信号に基づいて
クロック信号供給回路により前記２種類のクロック信号
を作成し該２種類のクロック信号をチャージポンプ回路
に供給するようにしたので、ツェナー電流Ｉｚの増減に
応じてチャージポンプ回路の動作周波数を変化させるこ
とができる。

【０２６３】したがって、従来のチャージポンプ回路に
おける出力平均電流（負荷電流）値Ｉout が一定である
場合において電源電ＶＤＤが増加した際に出力電圧クラ
ンプ用ツェナーダイオードに流れる無駄なツェナー電流
Ｉｚが増加し、このツェナー電流Ｉｚの増加に起因して
平均消費電流ＩＤＤが増加するのを抑制することができ
る。

【０２６４】また請求項６に記載の発明によれば、出力
電圧クランプ用ツェナーダイオードに流れる無駄なツェ
ナー電流Ｉｚをツェナー電流検出回路で検出し、チャー
ジポンプ回路の動作周波数をツェナー電流Ｉｚの増減に
応じて変化させているので、チャージポンプ回路におけ
る出力平均電流（負荷電流）値Ｉout の変化に伴って無
駄なツェナー電流Ｉｚが増加し、このツェナー電流Ｉｚ
の増加に起因して平均消費電流ＩＤＤが増加するのを防
止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るチャージポン
プ回路の駆動制御回路の構成を示す回路図。

【図２】図１におけるコンパレータの具体的構成を示す
回路図。

【図３】本発明の第２の実施の形態に係るチャージポン
プ回路の駆動制御回路の構成を示す回路図。

【図４】図３におけるコンパレータの具体的構成を示す
回路図。

【図５】本発明の第３の実施の形態に係るチャージポン
プ回路の駆動制御回路の構成を示す回路図。

【図６】図５におけるレベル変換回路の構成を示す回路
図。

【図７】本発明の第４の実施の形態に係るチャージポン
プ回路の駆動制御回路の構成を示す回路図。

【図８】本発明の第５の実施の形態に係るチャージポン
プ回路の駆動制御回路の構成を示す回路図。

【図９】本発明の第６の実施の形態に係るチャージポン
プ回路の駆動制御回路の構成を示す回路図。

【図１０】図９における定電流源回路の具体的構成を示
す回路図。

【図１１】各実施の形態におけるチャージポンプ駆動ク
ロック発生回路の具体的構成を示す回路図。

【図１２】従来のチャージポンプ回路の構成の一例を示
す回路図。

【図１３】図１２に示すチャージポンプ回路の動作状態
を示す波形図。

【図１４】従来のチャージポンプ回路の構成の他の例を
示す回路図。

【図１５】図１４に示すチャージポンプ回路の動作状態
を示す波形図。

【符号の説明】

１０、１０’ チャージポンプ回路 １５ 分圧回路 １６ 差動増幅回路 １７ バッファ ２０ チャージポンプ駆動クロック発生回路 ３０ ツェナー電流検出回路 ３２、３４ 定電流源 ４０ デコーダ ７０、９０ 定電流源回路 ８０ 発振回路 １００ 入力端子 ２００ 出力端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子と出力端子との間に直列に接続
   された複数のダイオードと、該複数のダイオードの各ノ
   ードにそれぞれ一端が接続され他端にクロック信号が供
   給される複数のコンデンサと、前記出力端子とアース間
   に接続された出力電圧クランプ用ツェナーダイオードと
   を有し、前記複数のコンデンサの各々において隣接する
   コンデンサの前記他端にそれぞれ、ハイレベルである期
   間が相互にオーバラップしない相補的にレベル変化する
   ２種類のクロック信号を供給することにより前記入力端
   子に供給される電源電圧を所定のレベルまで昇圧し、前
   記出力端子より出力する複数の駆動段を有するチャージ
   ポンプ回路の駆動制御回路において、 前記電源電圧を検出する電源電圧検出手段と、 該電源電圧検出手段の検出出力に応じて前記チャージポ
   ンプ回路の駆動段数を変化させる制御手段と、 前記駆動段数の変化に応じて駆動段のうちの最終段の出
   力を前記出力端子側にバイパスさせるバイパス手段と、 を有することを特徴とするチャージポンプ回路の駆動制
   御回路。
2. 【請求項２】 入力端子と出力端子との間に直列に接続
   された複数のダイオードと、該複数のダイオードの各ノ
   ードにそれぞれ一端が接続され他端にクロック信号が供
   給される複数のコンデンサと、前記出力端子とアース間
   に接続された出力圧クランプ用ツェナーダイオードとを
   有し、前記複数のコンデンサの各々において隣接するコ
   ンデンサの前記他端にそれぞれ、ハイレベルである期間
   が相互にオーバラップしない相補的にレベル変化する２
   種類のクロック信号を供給することにより前記入力端子
   に供給される電源電圧を所定のレベルまで昇圧し、前記
   出力端子より出力する複数の駆動段を有するチャージポ
   ンプ回路の駆動制御回路において、 前記ツェナーダイオードに流れる電流を検出する電流検
   出手段と、 該電流検出手段の検出出力に応じて前記チャージポンプ
   回路の駆動段数を変化させる制御手段と、 前記駆動段数の変化に応じて駆動段のうちの最終段の出
   力を前記出力端子側にバイパスさせるバイパス手段と、 を有することを特徴とするチャージポンプ回路の駆動制
   御回路。
3. 【請求項３】 入力端子と出力端子との間に直列に接続
   された複数のダイオードと、該複数のダイオードの各ノ
   ードにそれぞれ一端が接続され他端にクロック信号が供
   給される複数のコンデンサと、前記出力端子とアース間
   に接続された出力電圧クランプ用ツェナーダイオードと
   を有し、前記複数のコンデンサの各々において隣接する
   コンデンサの前記他端にそれぞれ、ハイレベルである期
   間が相互にオーバラップしない相補的にレベル変化する
   ２種類のクロック信号を供給することにより前記入力端
   子に供給される電源電圧を所定のレベルまで昇圧し、前
   記出力端子より出力する複数の駆動段を有するチャージ
   ポンプ回路の駆動制御回路において、 前記電源電圧を検出する電源電圧検出手段と、 該電源電圧検出手段の検出出力に応じて前記チャージポ
   ンプ回路の駆動段数を変化させる制御手段と、 前記駆動段数の変化に応じて駆動段のうちの初段の入力
   側に前記電源電圧を供給するようにバイパスさせるバイ
   パス手段と、 を有することを特徴とするチャージポンプ回路の駆動制
   御回路。
4. 【請求項４】 入力端子と出力端子との間に直列に接続
   された複数のダイオードと、該複数のダイオードの各ノ
   ードにそれぞれ一端が接続され他端にクロック信号が供
   給される複数のコンデンサと、前記出力端子とアース間
   に接続された出力電圧クランプ用ツェナーダイオードと
   を有し、前記複数のコンデンサの各々において隣接する
   コンデンサの前記他端にそれぞれ、ハイレベルである期
   間が相互にオーバラップしない相補的にレベル変化する
   ２種類のクロック信号を供給することにより前記入力端
   子に供給される電源電圧を所定のレベルまで昇圧し、前
   記出力端子より出力する複数の駆動段を有するチャージ
   ポンプ回路の駆動制御回路において、 前記ツェナーダイオードに流れる電流を検出する電流検
   出手段と、 該電流検出手段の検出出力及び電源電圧の少なくとも一
   方に応じて前記チャージポンプ回路の駆動段数を変化さ
   せる制御手段と、 前記駆動段数の変化に応じて駆動段のうちの初段の入力
   側に前記電源電圧を供給するようにバイパスさせるバイ
   パス手段と、 を有することを特徴とするチャージポンプ回路の駆動制
   御回路。
5. 【請求項５】 入力端子と出力端子との間に直列に接続
   された複数のダイオードと、該複数のダイオードの各ノ
   ードにそれぞれ一端が接続され他端にクロック信号が供
   給される複数のコンデンサと、前記出力端子とアース間
   に接続された出力電圧クランプ用ツェナーダイオードと
   を有し、前記複数のコンデンサの各々において隣接する
   コンデンサの前記他端にそれぞれ、ハイレベルである期
   間が相互にオーバラップしない相補的にレベル変化する
   ２種類のクロック信号を供給することにより前記入力端
   子に供給される電源電圧を所定のレベルまで昇圧し、前
   記出力端子より出力する複数の駆動段を有するチャージ
   ポンプ回路の駆動制御回路において、 負の電源電圧依存係数を有する定電流を生成する定電流
   源回路と、 該定電流源回路により生成された負の電源電圧依存係数
   を有する定電流により駆動され、負の電源電圧依存係数
   を有する周波数のパルス信号を生成する発振回路と、 該発振回路から出力されるパルス信号に基づいて前記２
   種類のクロック信号を作成し該２種類のクロック信号を
   チャージポンプ回路に供給するクロック信号供給回路
   と、 を有することを特徴とするチャージポンプ回路の駆動制
   御回路。
6. 【請求項６】 入力端子と出力端子との間に直列に接続
   された複数のダイオードと、該複数のダイオードの各ノ
   ードにそれぞれ一端が接続され他端にクロック信号が供
   給される複数のコンデンサと、前記出力端子とアース間
   に接続された出力電圧クランプ用ツェナーダイオードと
   を有し、前記複数のコンデンサの各々において隣接する
   コンデンサの前記他端にそれぞれ、ハイレベルである期
   間が相互にオーバラップしない相補的にレベル変化する
   ２種類のクロック信号を供給することにより前記入力端
   子に供給される電源電圧を所定のレベルまで昇圧し、前
   記出力端子より出力する複数の駆動段を有するチャージ
   ポンプ回路の駆動制御回路において、 前記ツェナーダイオードに流れる電流を検出する電流検
   出手段と、 該電流検出手段の検出出力を取り込み、前記ツェナーダ
   イオードに流れる電流値に逆比例する定電流を生成する
   定電流源回路と、 該定電流源回路により駆動され前記ツェナーダイオード
   に流れる電流値に逆比例する周波数のパルス信号を生成
   する発振回路と、 該発振回路から出力されるパルス信号に基づいて前記２
   種類のクロック信号を作成し該２種類のクロック信号を
   チャージポンプ回路に供給するクロック信号供給回路
   と、 を有することを特徴とするチャージポンプ回路の駆動制
   御回路。