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DE19929801C1 - Integrierte Schaltung zur Erzeugung eines phasenverschobenen Ausgangstakts aus einem Taktsignal - Google Patents

Integrierte Schaltung zur Erzeugung eines phasenverschobenen Ausgangstakts aus einem Taktsignal

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Publication number
DE19929801C1
DE19929801C1 DE19929801A DE19929801A DE19929801C1 DE 19929801 C1 DE19929801 C1 DE 19929801C1 DE 19929801 A DE19929801 A DE 19929801A DE 19929801 A DE19929801 A DE 19929801A DE 19929801 C1 DE19929801 C1 DE 19929801C1
Authority
DE
Germany
Prior art keywords
transistor
output
delay
clock signal
input
Prior art date
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Expired - Fee Related
Application number
DE19929801A
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English (en)
Inventor
Patrick Heyne
Thomas Hein
Torsten Partsch
Thilo Marx
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
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Priority to TW089112191A priority patent/TW477116B/zh
Priority to JP2000191018A priority patent/JP3522659B2/ja
Priority to CNB00118458XA priority patent/CN1175568C/zh
Priority to KR1020000036340A priority patent/KR100333219B1/ko
Priority to US09/606,594 priority patent/US6285228B1/en
Application granted granted Critical
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Abstract

Die integrierte Schaltung dient zur Erzeugung eines Ausgangstakts (OUT) mit einer Phasenverschiebung gegenüber einem ersten Taktsignal (E). Über Steuersignale (Ai) können die Ströme I¶E¶ = I¶1¶ und I¶L¶ = I¶2¶ unterschiedlich gewichtet werden. Abhängig von der Gewichtung ergibt sich eine unterschiedliche Phasenverschiebung des Ausgangstakts (OUT).

Description

Die Erfindung betrifft eine integrierte Schaltung, die aus einem ersten Taktsignal einen phasenverschobenen Ausgangstakt erzeugt. Dabei ist die Phasenverschiebung einstellbar.
Eine Art, eine einstellbare Phasenverschiebung eines Aus­ gangstakts gegenüber einem Eingangstakt zu erzielen, besteht darin, eine Reihenschaltung mehrerer gleichartiger Verzöge­ rungselemente vorzusehen, der eingangsseitig der Eingangstakt zugeführt wird. Dabei haben alle Verzögerungselemente die­ selbe Verzögerungszeit. Die Ausgangssignale der hintereinan­ der geschalteten Verzögerungselemente weisen gegenüber dem Eingangstakt eine jeweils unterschiedliche Phasenverschiebung auf, da die Verzögerungzeit der Verzögerungselemente klein gegenüber der Taktperiode des Eingangstakts ist. Durch einen Multiplexer ist mittels eines Steuersignals das Ausgangs­ signal eines beliebigen der Verzögerungselemente auswählbar. Somit kann durch Ansteuerung des Multiplexers ein Aus­ gangstakt der Reihenschaltung der Verzögerungselemente ent­ nommen werden, der die gewünschte Phasenverschiebung gegen­ über dem Eingangstakt aufweist.
Als Verzögerungselemente kommen beispielsweise Inverter zum Einsatz. Deren minimale Verzögerungszeit ist jedoch abhängig von der verwendeten Herstellungstechnologie und kann daher nicht beliebig verkürzt werden. Daraus folgt, daß die Phasen­ verschiebung des Ausgangstakts gegenüber dem Eingangstakt nur in relativ groben Schritten, die der Verzögerungszeit der einzelnen Verzögerungselemente entsprechen, verändert werden kann.
Aus US 4,663,594 ist eine Schaltung zur Erzeugung eines pha­ senverschobenen Ausgangssignals bekannt, bei der einem Dif­ ferenzverstärker eine Mischstufe nachgeschaltet ist.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung der eingangs genannten Art anzugeben, bei der die Phasenverschiebung zwischen dem ersten Taktsignal und dem Ausgangstakt in feineren Stufen veränderbar ist.
Diese Aufgabe wird mit einer integrierten Schaltung gemäß Pa­ tentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Bei der erfindungsgemäßen Schaltung erfolgt eine Einstellung der Phasenverschiebung zwischen dem Ausgangstakt und dem er­ sten Taktsignal durch Veränderung der Werte der beiden von der Stromquelle gelieferten Ströme. Je feiner die Verstell­ schritte für die beiden Ströme sind, in desto feineren Schritten ist die Phasenverschiebung veränderbar. Dabei ist die Schrittweite der einstellbaren Phasenverschiebung abhän­ gig von der "Auflösung" der einstellbaren Stromquelle und nicht mehr von der Herstellungstechnologie der integrierten Schaltung.
Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert, die Ausführungsbeispiele der Erfindung darstellen. Es zeigen:
Fig. 1 ein Ausführungsbeispiel der erfindungsgemäßen inte­ grierten Schaltung,
Fig. 2 Signalverläufe zur Schaltung aus Fig. 1,
Fig. 3 einen vergrößerten Ausschnitt von Signalverläufen aus Fig. 2,
Fig. 4 eine Schaltung, die Eingangssignale für die inte­ grierte Schaltung von Fig. 1 liefert,
Fig. 5 eine zur in Fig. 4 gezeigten Schaltung alternative Schaltung und
Fig. 6 eine Schaltung zur Erläuterung eines gegenüber Fig. 1 abgewandelten Ausführungsbeispiels der Erfin­ dung.
Fig. 1 zeigt eine einstellbare Stromquelle I, die an zwei Ausgängen 10, 20 jeweils einen einstellbaren Strom IE, IL liefert. Die Stromquelle weist drei p-Kanal-Transistoren P1, P2, P3 auf, die mit ihrem ersten Kanalanschluß mit einem po­ sitiven Versorgungspotential VDD verbunden sind. Ihre Gatean­ schlüsse sind mit einem konstanten Potential Vconst verbun­ den. Die Stromleitfähigkeit der drei Transistoren P1, P2, P3 unterscheidet sich im leitenden Zustand jeweils um den Faktor 2. Der zweite p-Kanal-Transistor P2 hat daher eine doppelt so hohe Leitfähigkeit, wie der erste p-Kanal-Transistor P1 und eine halb so große Leitfähigkeit wie der dritte p-Kanal-Tran­ sistor P3. Dies ist durch die Zahlen 1, 2, 4 in der Fig. 1 angedeutet. Die zweiten Kanalanschlüsse der drei Transistoren P1, P2, P3 sind über je einen weiteren p-Kanal-Transistor P4, P6, P8 mit dem ersten Ausgang 10 der Stromquelle I verbunden und über jeweils einen anderen p-Kanal-Transistor P5, P7, P9 mit dem zweiten Ausgang 20. Die Transistoren P4, P6, P8 sind an ihrem Gate mit Steuersignalen A0, A1, A2 und die Transi­ storen P5, P7, P9 mit den hierzu komplementären Steuersigna­ len /A0, /A1, /A2 verbunden. Während die drei Transistoren P1, P2, P3 als Konstantstromquellen dienen, die jeweils sich um den Faktor 2 unterscheidende konstante Ströme I0, 2I0, 4I0 liefern, ist von den Transistorpaaren P4, P5; P6, P7; P8, p9 jeweils nur einer der beiden Transistoren leitend, da es sich bei den Steuersignalen Ai um digitale Signale handelt. Über die Steuersignale Ai und ihre Komplemente/Ai können die Wer­ te der Ausgangsströme IE, IL der Stromquelle I schrittweise verändert werden, wobei jedoch die Summe der beiden Ströme immer konstant bleibt. Bei diesem Ausführungsbeispiel beträgt diese Summe 7I0. Die Stromquelle I in Fig. 1 ist also ein Digital-Analog-Wandler, bei dem die digitalen Steuersignale Ai in die analogen Ströme IE, IL gewandelt werden.
Anstelle der soeben beschriebenen Stromquelle I können bei der Erfindung auch beliebige andere einstellbare Stromquellen zum Einsatz kommen, die zwei Ausgangsströme liefern, deren Wert einstellbar ist und deren Summe für jede Einstellung konstant ist.
Die erfindungsgemäße Schaltung in Fig. 1 weist weiterhin acht n-Kanal-Transistoren N1 bis N8 auf, deren Anordnung im folgenden beschrieben wird:
Der erste Ausgang 10 der Stromquelle I ist über den siebten Transistor N7 und den ersten Transistor N1 mit einer Versor­ gungsleitung L für ein Massepotential verbunden. Das Gate des siebten Transistors N7 ist mit dem positiven Versorgungspo­ tential VDD verbunden. Das Gate des ersten Transistors N1 ist mit dessen Drain und, über einen ersten Kondensator C1, mit Masse verbunden. Der zweite Ausgang 20 der Stromquelle I ist über den achten Transistor N8 und den zweiten Transistor N2 mit Masse verbunden. Das Gate des achten Transistors N8 ist mit dem positiven Versorgungspotential VDD verbunden. Das Ga­ te des zweiten Transistor N2 ist mit dessen Drain und, über einen zweiten Kondensator C2, mit Masse verbunden.
Das positive Versorgungspotential VDD ist über einen zehnten p-Kanal-Transistor P10 mit einem Schaltungsknoten K verbun­ den. Das Gate des p-Kanal-Transistors P10 ist mit einem Vor­ ladesignal PRE verbunden. Der Schaltungsknoten K ist über den dritten Transistor N3 und den vierten Transistor N4 mit Masse verbunden. Außerdem ist er über den fünften Transistor N5 und den sechsten Transistor N6 ebenfalls mit Masse verbunden. Das Gate des dritten Transistors N3 ist mit einem ersten Taktsi­ gnal E und das Gate des fünften Transistors N5 mit einem zweiten Taktsignal L verbunden. Das Gate des vierten Transi­ stors N4 ist mit dem Gate des ersten Transistors N1 und das Gate des sechsten Transistors N6 ist mit dem Gate des zweiten Transistors N2 verbunden. Durch die Reihenschaltung des drit­ ten N3 und vierten N4 Transistors fließt ein erster Strom I1 und durch die Reihenschaltung des fünften N5 und sechsten N6 Transistors fließt ein zweiter Strom 12. Der erste N1 und der vierte N4 Transistor bilden einen ersten Stromspiegel und der zweite N2 und der sechste N6 Transistor einen zweiten Strom­ spiegel. Sofern also der dritte N3 beziehungsweise der fünfte N5 Transistor leitend sind und der Schaltungsknoten nicht vollständig auf Massepotential entladen ist, ist der erste Strom I1 proportional zum Strom IE am ersten Ausgang 10 der Stromquelle I und der zweite Strom I2 proportional zum Strom IL am zweiten Ausgang 20 der Stromquelle I. Bei diesem Aus­ führungsbeispiel wurden die Stromspiegel so dimensioniert, daß der erste Strom I1 mit dem Strom IE am ersten Ausgang 10 der Stromquelle und der zweite Strom I2 mit dem Strom IL am zweiten Ausgang 20 der Stromquelle I übereinstimmt. Es gilt also I1 = IE und I2 = IL.
Der Schaltungsknoten K ist über einen Inverter INV mit einem Ausgang der erfindungsgemäßen integrierten Schaltung verbun­ den, an dem ein Ausgangstakt OUT erzeugt wird.
Der siebte Transistor N7 und der achte Transistor N8 sind ge­ nauso dimensioniert wie der dritte Transistor N3 und der fünfte Transistor N5. Sie dienen lediglich einer Symmetrie­ rung der Schaltung und können bei anderen Ausführungsbeispie­ len der Erfindung auch entfallen. Die Kondensatoren C1, C2 dienen der Stabilisierung der Potentiale am Gate des ersten Transistors N1 und des zweiten Transistors N2. Diese Poten­ tiale können ohne das Vorhandensein der Kondensatoren C1, C2 leicht bei Pegelwechseln der Taktsignale E, L über die Gate- Source-Kapazitäten des dritten N3 und fünften N5 Transistors und die Gate-Drain-Kapazitäten des vierten N4 und sechsten N6 Transistors beeinflußt werden. Bei anderen Ausführungsbei­ spielen der Erfindung können die Kondensatoren C1, C2 auch entfallen.
Fig. 6 zeigt ein zum unteren Teil der Fig. 1 alternatives Ausführungsbeispiel, bei dem die Reihenfolge des dritten N3 und vierten N4 Transistors und des fünften N5 und sechsten N6 Transistors vertauscht wurden. Entsprechend wurde auch die Reihenfolge der übrigen n-Kanal-Transistoren N1, N7; N2, N8 vertauscht. Alternativ hierzu können wiederum die Kondensato­ ren C1, C2 und/oder der siebte Transistor N7 und der achte Transistor N8 entfallen.
Fig. 2 zeigt Signalverläufe zur Schaltung in Fig. 1. Das zweite Taktsignal L ist gegenüber dem ersten Taktsignal E um eine Zeitspanne T phasenverschoben. Vor der positiven Flanke des ersten Taktsignals E, also während der dritte N3 und fünfte N5 Transistor gesperrt sind, wird über das Vorladesi­ gnal PRE der Schaltungsknoten K auf den Wert des positiven Versorgungspotentials VDD aufgeladen. Anschließend wird der zehnte p-Kanal-Transistor P10 wieder gesperrt. Mit der posi­ tiven Flanke des ersten Taktsignals E, die zu einem frühen Zeitpunkt tE auftritt, wird zunächst der dritte Transistor N3 leitend, so daß der Schaltungsknoten K durch den ersten Strom 11 entladen wird (flache Steigung des Potentialverlaufs am Schaltungsknoten K). Mit der positiven Flanke des zweiten Taktsignals L zu einem späten Zeitpunkt tL wird zusätzlich zum dritten Transistor N3 auch der fünfte Transistor N5 lei­ tend geschaltet, so daß der Schaltungsknoten nun durch sowohl den ersten Strom I1 als auch den zweiten Strom I2 weiter ent­ laden wird (steile Steigung des Potentialverlaufs am Schal­ tungsknoten K). In Fig. 2 wurde beim Potentialverlauf des Schaltungsknotens K die flache Steigung, die dieser zwischen der positiven Flanke des ersten Taktsignal E, die zu einem frühen Zeitpunkt tE auftritt, und derjenigen des zweiten Taktsignals L aufweist, durch eine gestrichelte Linie extra­ poliert.
Fig. 2 zeigt außerdem den Verlauf des Ausgangstakts OUT, der sich aus dem Potential am Schaltungsknoten K in folgender Weise ergibt:
Der Inverter INV hat eine obere und eine untere Schalt­ schwelle VINV, die bei diesem Ausführungsbeispiel vereinfa­ chend als identisch angenommen wurden. Überschreitet das Po­ tential am Schaltungsknoten K die obere Schaltschwelle, weist der Ausgangstakt OUT eine negative Flanke auf. Unterschreitet das Potential am Schaltungsknoten K die untere Schaltschwelle des Inverters INV, weist der Ausgangstakt OUT eine positive Flanke auf.
Fig. 3 zeigt zum besseren Verständnis noch einmal einen ver­ größerten Ausschnitt des Vorladesignals PRE, des Potential­ verlaufs am Schaltungsknoten K und des Ausgangstakts OUT. Während eines niedrigen Pegels (Masse) des Vorladesignals PRE wird der Schaltungsknoten K zunächst auf einen hohen Pegel (VDD) aufgeladen. Dabei überschreitet das Potential des Schaltungsknotens K die (obere) Schaltschwelle VINV des Inver­ ters INV, was eine negative Flanke des Ausgangstakts OUT zur Folge hat. Zum frühen Zeitpunkt tE wird aufgrund der positi­ ven Flanke des ersten Taktsignals E der dritte Transistor N3 leitend, so daß zunächst nur der erste Strom I1 fließt.
In Fig. 3 sind nach dem frühen Zeitpunkt tE vier verschie­ dene Verläufe für das Potential des Schaltungsknotens K ein­ gezeichnet, die sich für verschiedene Werte der Ströme I1, I2 ergeben und mit den Zahlen 1 bis 4 bezeichnet sind. Der Ver­ lauf 1 entspricht dabei dem Fall, daß der erste Strom I1 = 7I0, also maximal ist, und der zweite Strom 12 auch nach dem späten Zeitpunkt tL 0 ist. Dies ergibt sich bei der in Fig. 1 dargestellten Stromquelle I, indem die Steuersignale A0, A1, A2 = 000 sind. Der Verlauf 2 des Potentials am Schal­ tungsknoten K in Fig. 3 entspricht dem Fall, daß der Strom I1 = 0 und der zweite Strom I2 maximal ist. Die Verläufe 3 und 4 in Fig. 3 bezeichnen Fälle, in denen die Ströme 11, 12 andere Werte annehmen.
Ist der Strom I1 groß, so wird der Schaltungsknoten K schnel­ ler entladen als wenn I1 klein ist. Sobald die positive Flan­ ke des zweiten Taktsignals L auftritt, fließt auch der zweite Strom I2, so daß der Schaltungsknoten K dann durch die gleichzeitig fließenden Ströme I1 und I2 entladen wird. Daher resultiert die größere Steilheit des Potentialverlaufs am Schaltungsknoten K nach dem späten Zeitpunkt tL.
Fig. 3 ist auch zu entnehmen, daß der Ausgangstakt OUT eine positive Flanke aufweist, sobald das Potential des Schal­ tungsknotens K unter die (untere) Schaltschwelle VINV des In­ verters INV sinkt. Der mit "1" bezeichnete Verlauf des Poten­ tials am Schaltungsknoten K hat die mit "1" bezeichnete posi­ tive Flanke des Ausgangstakts OUT und der mit "2" bezeichnete Verlauf die mit "2" bezeichnete Flanke des Ausgangstakts OUT zur Folge. Es ist zu erkennen, daß der Zeitpunkt der positi­ ven Flanke des Ausgangstakts OUT durch die Einstellung der Ströme I1, I2 beziehungsweise IE, IL gewählt werden kann. Da­ bei liegen der frühestmögliche Zeitpunkt und der spätmöglich­ ste Zeitpunkt der positiven Flanke des Ausgangstakts OUT um die Zeitspanne T auseinander.
Durch die in Fig. 1 dargestellte Schaltung wird also er­ reicht, daß die positive Flanke des Ausgangstakts OUT gegen­ über der positiven Flanke des ersten Taktsignals E um eine Zeitspanne verschoben ist, die sich aus der Zeitspanne T, die zwischen dem frühen Zeitpunkt tE und dem späten Zeitpunkt tL verstreicht, und einer weiteren Zeitspanne, die in keinem ganzzahligen Verhältnis zur Zeitspanne T steht, zusammen­ setzt. Indem eine aufwendigere Stromquelle I als diejenige in Fig. 1 gewählt wird, können die Ströme I1, I2 in noch feine­ ren Stufen einstellbar sein. Somit kann bei entsprechendem Aufwand bezüglich der Stromquelle die positive Flanke des Ausgangstakts OUT (siehe Fig. 3) zwischen der frühestmögli­ chen Flanke 1 und der spätmöglichsten Flanke 2 in beliebig feinen Schritten eingestellt werden.
Fig. 4 zeigt eine Weiterbildung der Erfindung, bei der die in Fig. 1 gezeigte Schaltung eine zweite Stufe und die in Fig. 4 gezeigte Schaltung eine erste Stufe eines Pha­ senregelkreises bilden. Fig. 4 zeigt eine einstellbare Ver­ zögerungseinheit D, die in einer Reihenschaltung eine Viel­ zahl hintereinander geschalteter Inverter I1, I2, I3 auf­ weist. Die Verzögerungszeit der einzelnen als Verzögerungs­ elemente dienenden Inverter I1 bis I3 entspricht der in den Fig. 2 und 3 eingezeichneten Zeitspanne T. Dem Eingang der Reihenschaltung aus den Invertern I1 bis I3 wird ein Ein­ gangstakt IN zugeführt. Außerdem weist die Verzögerungsein­ heit D einen Multiplexer MUX auf, der mit den Ausgängen der Inverter I1, I2, I3 verbunden ist und der in Abhängigkeit ei­ nes über einen Steuereingang zugeführten Steuersignals je­ weils die Ausgangssignale zweier aufeinander folgender Inver­ ter als das erste Taktsignal E und das zweite Taktsignal L der in Fig. 1 gezeigten Schaltung zuführt.
Fig. 4 zeigt außerdem einen Phasendetektor Δϕ, dessen er­ stem Eingang der Eingangstakt IN und dessen zweitem Eingang der Ausgangstakt OUT des Inverters INV aus Fig. 1 über ein Verzögerungsglied dT zugeführt wird. In Abhängigkeit der vom Phasendetektor Δϕ festgestellten Phasendifferenz zwischen dem Eingangstakt IN und dem Ausgangstakt OUT generiert ein dem Phasendetektor Δϕ nachgeschalteter Phasenregler C ent­ sprechende Steuersignale A0 bis A7, die Bits eines digitalen Steuerworts sind. Dabei werden die fünf höchstwertigen Steu­ erbits A3 bis A7 dem Multiplexer MUX als ein Grobsteuersignal zugeführt und die drei niedrigwertigsten Steuerbits A0 bis A2 und deren über einen Inverter I10 generierten Komplemente /A0 bis /A2 als Feinsteuersignal der Stromquelle I aus Fig. 1 zugeführt. Über das Grobsteuersignal A3 bis A7 wird also die Verzögerungszeit der Verzögerungseinheit D eingestellt und über das Feinsteuersignal A0 bis A2 die zusätzliche Verzöge­ rung durch die in Fig. 1 dargestellte Schaltung. Die Fein­ verzögerungsstufe unterteilt gewissermaßen noch einmal jeden einstellbaren Verzögerungsschritt der ihr vorgelagerten Grob­ verzögerungsstufe.
Der Ausgangstakt OUT in Fig. 4 ist über das Verzögerungs­ glied dT mit dem zweiten Eingang des Phasendetektors Δϕ ver­ bunden, so daß der Ausgangstakt OUT gegenüber dem Ein­ gangstakt IN auch im ausgeregelten Zustand, in dem der Pha­ sendetektor Δϕ eine Phasendifferenz von Null feststellt, ei­ ne der Verzögerungszeit des Verzögerungsgliedes dT entspre­ chende Phasenverschiebung aufweist. Ein entsprechendes Verzö­ gerungsglied kann auch zusätzlich oder alternativ zwischen dem Eingangstakt IN und dem ersten Eingang des Phasendetek­ tors Δϕ angeordnet sein.
Fig. 5 zeigt eine zur Fig. 4 alternative Ausführungsform der Verzögerungseinheit D, bei der der Multiplexer MUX nicht zwei, sondern nur einen Ausgang aufweist, an dem er das erste Taktsignal E ausgibt. Über das Grobsteuersignal A3 bis A7 er­ folgt dann die Auswahl des Ausgangssignals eines der Inverter I1 bis I3. Ein zusätzlicher Inverter INV1 erzeugt aus dem er­ sten Taktsignal E das zweite L. Dabei ist die Verzögerungs­ zeit des zusätzlichen Inverters INV1 gleich der Verzögerungs­ zeit der einzelnen Inverter I1 bis I3 der Verzögerungseinheit D. Somit ist gewährleistet, das auch bei dieser Weiterbildung der Erfindung, ebenso wie bei derjenigen aus Fig. 4, zwi­ schen den Flanken des ersten Taktsignals E und des zweiten Taktsignals L die Zeitspanne T verstreicht, die gleich dem minimalen einstellbaren Verzögerungsschritt der Verzögerungs­ einheit D ist.
Bei den Weiterbildungen gemäß Fig. 4 und 5 setzt sich die gesamte Phasenverschiebung zwischen dem Ausgangstakt OUT und dem Eingangstakt IN aus der von den in den Fig. 4 bzw. 5 verursachten Phasenverschiebung zwischen dem ersten Taktsi­ gnal E und dem Eingangstakt IN sowie der zusätzlichen durch die in Fig. 1 dargestellte Schaltung erzeugten Phasenver­ schiebung zusammen.
Bei der in den Fig. 4 und 5 dargestellten Verzögerungsein­ heit D handelt es sich um eine Grobverzögerungsstufe und bei der in Fig. 1 dargestellten Schaltung um eine Feinverzöge­ rungsstufe. Bei der Grobverzögerungsstufe ist die minimal er­ zielbare Verzögerungsänderung identisch mit der Verzögerung der einzelnen Inverter I1 bis I3 und damit abhängig von der verwendeten Herstellungstechnologie der integrierten Schal­ tung. Bei der Feinverzögerungsstufe kann die Verzögerung in weitaus kleineren Schritten verändert werden, deren Schritt­ größe davon abhängig ist, in welchen Schritten die Ausgangs­ ströme IE, IL der Stromquelle I veränderbar sind.
Alternativ zu dem in Fig. 4 und Fig. 5 gezeigten Verzöge­ rungseinheiten D kann bei anderen Weiterbildungen der Erfin­ dung jedes Verzögerungselement der Verzögerungseinheit D nicht lediglich aus einem Inverterschaltung I1 bis I3 sondern aus jeweils mehreren, beispielsweise zwei Invertern bestehen. Dann sind die Eingänge des Multiplexers MUX nur mit den Aus­ gängen des jeweiligen zweiten Inverters jedes Verzögerungs­ elementes, die die Ausgänge jedes Verzögerungselements bil­ den, verbunden.
Der Phasenregler C bei den Weiterbildungen der Erfindung ge­ mäß Fig. 4 und Fig. 5 kann beispielsweise als fortwährend inkrementierender beziehungsweise dekrementierender Zähler realisiert sein, und der Phasendetektor Δϕ kann lediglich ein digitales Ausgangssignal liefern, daß anzeigt, ob die von ihm festgestellte Phasendifferenz positiv oder negativ ist. Je nach Vorzeichen der Phasendiffenrenz kann der Phasenregler C dann das Steuersignal A0 bis A7 entweder inkrementieren oder dekrementieren, bis der Phasendetektor Δϕ ihm erneut einen Vorzeichenwechsel der Phasendifferenz zwischen dem Aus­ gangstakt OUT und dem Eingangstakt IN anzeigt.

Claims (7)

1. Integrierte Schaltung
  • - mit einer einstellbaren Stromquelle (I) mit zwei Ausgängen (10, 20), an denen diese zwei einstellbare Ströme (IE, IL) liefert, deren Summe für unterschiedliche Einstellungen im wesentlichen konstant ist, und mit wenigstens einem Steu­ ereingang zur Zuführung eines Steuersignals (Ai, /Ai), in dessen Abhängigkeit eine Einstellung der beiden Ströme er­ folgt,
  • - bei der der erste Ausgang (10) der Stromquelle (I) über einen ersten Transistor (N1) und der zweite Ausgang (20) der Stromquelle über einen zweiten Transistor (N2) mit ei­ ner Versorgungsleitung (L) für ein erstes Potential (Mas­ se) verbunden ist,
  • - mit einer Vorladeeinheit (P10) zum Vorladen eines Schal­ tungsknotens (K) auf ein zweites Potential (VDD),
  • - mit einer Reihenschaltung eines dritten (N3) und eines 1 vierten (N4) Transistors, über die der Schaltungsknoten (K) mit der Versorgungsleitung (L) verbunden ist,
  • - bei der ein Steueranschluß des dritten Transistors (N3) mit einem ersten Taktsignal (E) und ein Steueranschluß des ersten Transistors (N1) mit dessen von der Versorgungslei­ tung (L) abgewandten Kanalanschluß und mit einem Steueran­ schluß des vierten Transistors (N4) verbunden ist,
  • - mit einer Reihenschaltung eines fünften (N5) und eines sechsten Transistors (N6), über die der Schaltungsknoten (K) mit der Versorgungsleitung (L) verbunden ist,
  • - bei der ein Steueranschluß des fünften Transistors (N5) mit einem zweiten Taktsignal (L), das gegenüber dem ersten Taktsignal (E) phasenverschoben ist, und ein Steueran­ schluß des zweiten Transistors (N2) mit dessen von der Versorgungsleitung (L) abgewandten Kanalanschluß und mit einem Steueranschluß des sechsten Transistors (N6) verbun­ den ist
  • - und mit einem Pegeldetektor (INV), der eingangsseitig mit dem Schaltungsknoten (K) verbunden ist und an seinem Aus­ gang einen Ausgangstakt (OUT) liefert, der einen ersten Pegel hat, wenn das Potential am Schaltungsknoten unter­ halb einer unteren Schaltschwelle (VINV) des Pegeldetektors liegt, und der einen zweiten Pegel hat, wenn das Potential am Schaltungsknoten oberhalb einer oberen Schaltschwelle (VINV) liegt.
2. Integrierte Schaltung nach Anspruch 1,
  • - mit einer einstellbaren Verzögerungseinheit (D), der ein­ gangsseitig ein Eingangstakt (IN) zugeführt wird, die an ihrem Ausgang das erste Taktsignal (E) ausgibt und die ei­ nen Steuereingang (A3. .7) zum Einstellen ihrer Verzöge­ rungszeit aufweist,
  • - mit einem Phasenkomparator (Δϕ ) mit einem ersten Eingang, der mit dem Eingangstakt (IN) verbunden ist, und mit einem zweiten Eingang, der mit dem Ausgang des Pegeldetektors (INV) verbunden ist,
  • - mit einem eingangsseitig mit dem Ausgang des Phasenkompa­ rators (Δϕ ) verbundenen Phasenregler (C) zur Erzeugung ei­ nes Grobsteuersignals (A3. .7) und eines Feinsteuersignals (A0. .2) in Abhängigkeit einer vom Phasenkomparator festge­ stellten Phasendifferenz, der wenigstens einen ersten Aus­ gang zur Ausgabe des Grobsteuersignals und einen zweiten Ausgang zur Ausgabe des Feinsteuersignals aufweist,
  • - und bei der der erste Ausgang des Phasenreglers (C) mit dem Steuereingang der Verzögerungseinheit (D) und der zweite Ausgang des Phasenreglers mit dem Steuereingang der einstellbaren Stromquelle (I) verbunden ist.
3. Integrierte Schaltung nach Anspruch 2, bei dem die Phasenverschiebung zwischen dem ersten Taktsignal (E) und dem zweiten Taktsignal (L) im wesentlichen gleich ei­ nem minimalen Verzögerungsschritt der Verzögerungseinheit (D) ist, um den ihre Verzögerungszeit über das Grobsteuersignal (A3. .7) veränderbar ist.
4. Integrierte Schaltung nach Anspruch 3,
  • - dessen Verzögerungseinheit (D) eine Reihenschaltung von Verzögerungselementen (Ii) aufweist, deren Verzögerungs­ zeit jeweils dem minimalen Verzögerungsschritt entspricht,
  • - und deren von der Verzögerungseinheit (D) erzeugtes erstes Taktsignal (E) das Eingangssignal eines der Verzögerungs­ elemente (Ii) ist und deren zweites Taktsignal (L) das Ausgangssignal desselben Verzögerungselements ist.
5. Integrierte Schaltung nach Anspruch 3,
  • - dessen Verzögerungseinheit (D) eine Reihenschaltung von Verzögerungselementen (Ii) aufweist, deren Verzögerungs­ zeit jeweils dem minimalen Verzögerungsschritt entspricht,
  • - deren von der Verzögerungseinheit (D) erzeugtes erstes Taktsignal (E) das Ausgangssignal eines der Verzögerungs­ elemente (Ii) ist,
  • - und mit einem zusätzlichen Verzögerungselement (INV1), dessen Verzögerungszeit im wesentlichen mit der Verzöge­ rungszeit der Verzögerungselemente (Ii) der Verzögerungs­ einheit (D) übereinstimmt, das eingangsseitig mit dem Aus­ gang der Verzögerungseinheit verbunden ist und das an sei­ nem Ausgang das zweite Taktsignal (L) liefert.
6. Integrierte Schaltung nach einem der vorstehenden Ansprü­ che, bei der die Steueranschlüsse des ersten (N1) und des vierten (N4) Transistors über einen ersten Kondensator (C1) und die Steueranschlüsse des zweiten (N2) und des sechsten (N6) Tran­ sistors über einen zweiten Kondensator (C2) mit der Versor­ gungsleitung (L) verbunden sind.
7. Integrierte Schaltung nach einem der vorstehenden Ansprü­ che,
  • - bei dem der erste Ausgang (10) der Stromquelle (I) über eine Reihenschaltung des ersten (N1) und eines siebten (N7) Transistors mit der Versorgungsleitung (L) verbunden ist,
  • - bei dem der zweite Ausgang (20) der Stromquelle (I) über eine Reihenschaltung des zweiten (N2) und eines achten (N8) Transistors mit der Versorgungsleitung (L) verbunden ist,
  • - und dessen siebter (N7) und achter (N8) Transistor Steuer­ eingänge aufweisen, die mit einer Versorgungsleitung für das zweite Potential (VDD) verbunden sind.
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