TW401575B

TW401575B - Semiconductor memory device capable of block writing in large bus width

Info

Publication number: TW401575B
Application number: TW087111943A
Authority: TW
Inventors: Narihito Yamagata; Akira Yamasaki; Shigeki Tomishima; Makoto Hatakenaka; Masashi Matsumura
Original assignee: Mitsubishi Electric Corp; Mitsubishi Electric Eng
Priority date: 1998-01-05
Filing date: 1998-07-22
Publication date: 2000-08-11
Also published as: DE19833952A1; KR100316041B1; US5930194A; KR19990066752A; JPH11203890A

Description

40U75 五、發明説明（9 ) 構造。 (請先聞讀背面之注意事項再填寫本頁) 圖14是概略方塊圖，用來表示本發明之實施例4之記憶單元陣列板塊300，寫入驅動電路316和讀出放大器318之另一構造之實例。 _15是概略方塊圖，用來表示本發明之實施例5之寫入驅動電路317之構造。圖16是概略方塊圖，用來表示習知之DRAM5 000之構造。圖17是概略方塊圖，用來表示習知之DRAM50 0 0中之行選擇糸電路之構造。 [較佳實施例之說明] [實施例1] 圖1是概略方塊圖，用來表示本發明之實施例之動態型半導體記憶裝置（M下稱為DRAM)之構造。另外，由Μ下之說明可Μ瞭解，DRAM1000可Κ構建成單獨的聚集在1涸晶片上，亦可Κ與邏輯電路混合裝載在1個晶片上，亦可Κ是DRAM/邏輯電路混合裝載之晶片上之 DRAM電路。經濟部智慧財產局員工消費合作社印製該DRAM1000包含有：位址媛衝器102，用來接受來自外部之位址信號Ext. A0〜Ext. Aj，藉Μ產生內部位址信號 ;記憶單元陣列板塊300，具有被配置成行列狀之多個記憶單元，被分割成為副區塊0〜副區塊3;列預解碼器用來接受來自位址鍰衝器102之内部列位址信號藉Κ進行預解碼，和列解碼器依照來自預解碼器之進行過預解碼之列位址信號用來選擇記憶單元陣列板塊300中之對應之列（W下 -12 -修正買本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ2.97公釐） 401575 A7 B7 五、發明説明 ( ) 1 | . [發明之背景] 1 1. 1 I [發明之領域] 1 1 本發明有關於半導體記憶裝置 S 尤其有關於半導體記憶請先 1 閲 Γ 裝置之資料寫入電路之構造 0 亦即本發明有關於一種半讀背 iS- Γ 導體記憶裝置之構造 9 所具有之動作模態可 Μ 將同一料冬 Γ 1 意 | 同時寫入到比通常之寫入動作多之記憶單元〇事項 1 | 1 [背景之說明] 填究本近年來有更多之半導 S3SS 體記憶器被使用在繪圖之領域等〇頁、— 1 I 對於此種半導體記憶器有所士田 m 之厂區塊寫入 J 之功能要 1 1 求〇例如在 SGRAM (Sy n c hr on 0 U S G r a p hi C R a n d 〇 m 1 1 Ac c e s S Μ e m 0 Γ y)中具有上述之厂區塊寫入 J 動作模態它訂是對晝面清除等之高速化非常有利之功能〇 1 另外一方面在用 Μ 處理繪圖資料之對應之 DRAM ( 1 I Dy n a mi C R an d 〇 m A C C e s S Me Μ 0 r y )/ 邏輯電路混載晶片之 1 DRAMA、子等亦要求具有上逑之厂塊寫入 J 之功能〇 ί '' 此種區塊寫入功能從 DRAM 之動作來講可 Μ 將同一 Ί 1 料同時寫入到比通常之寫入動作多之記憶 era 早元 0 1 I 圖 16 是方塊圖用來表示具有習知之區塊寫入功能之半 1 I 導體記憶裝置 5000 之構造之概略〇 1 在半導體記憶裝置 5000 中配置有 4個之記憶單元陣列ί 反 1 塊 tt Μ 0 〜Μ 3 ( 3在各個記憶單元陣列板塊配置有行列狀之記 1 r j 憶單元〇列解碼器 5 1 10和行解碼器 5200 被設置成與各個記 1 憶單元陣列板塊對應 0 列解碼器 51 1 0依照從外部施加位 1 I 址信號用來選擇對應之列 (字線） > 行解碼器 5 2 0 0 依眧從外 I 1 本紙張尺細中國國家標準（CNS ) Μ規格（21〇Χ騰後） —4 — A7 B7

經濟部智慧財產局員工消費合作社印製五、發明説明（1 8) 之構造。圖6所示之行解碼器電路200c之構造與圔5所示之行解碼器電路200b之構造之不同部份如下所述。亦即，在行解碼器電路200c中，被設置成與副區塊0對應之解碼器電路20 OcO包含有：位址比較電路450，預先記憶有非揮發性之不良行位址，當從行預解碼器電路10 4施加之被預解碼之內部行位址信號與不良行位址一致時*就使備用活性信號SPA活性化；程式化電路500，在回應K非揮發式預先程式化之狀態，使輸出之信號N1和N2保持在互補之位準；NAND電路502，用來接受信號N1和信號SPA，藉 K輸出信號/NED-1 ; NAND電路504，用來接受信號N2和信號SPA，藉Μ輸出信號/NED-2; AHD電路452〜454.，被設置成分別對應到行選擇信號CSL1〜CSLn/2，分別用來接受被預解碼之內部行位址信號和信號/HED-1及信號SBA0 ; AMD 電路456〜458，被設置成分別與行選擇信號CSLn/2 + l〜 CSLn，分別用來接受被預解碼之內部行位址信號和信號/ NED-2及副區塊活性化信號SBA0 ;和AHD電路460，用來接受信號SPA和信號SBA0，藉Μ輸出信號SCSL。亦即*在圖6所示之構造中，在使用冗餘記憶單元行之情況，將用W使正規之行選擇信號CSL1〜CSLn非活化之信號分成為2個系統之信號/NED-1，/NED-2。在區塊寫入時，信號/HED-1和/NED-2分別輸入到Μ無效位址CAx區別之2個行選擇信號之群組，亦即行選擇信號 CSL1〜CSLn/2之群組和行選擇信號CSLn/2 + l〜CSLn之群組。本紙張又度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁)

-21 組575 A7 B7 五、發明説明（2 ) 部施加之位址信號用來進行對應之行之選擇。 (請先W讀背面之注意事項异填寫表頁) 位元線對偶B L，/ B L (圖中未顯示）被配置成與各個記憶 '單元行對應，行解碼器5200在寫入動作時，對與被選擇之行對應之位元線對偶BL，/BL施加寫入資料。圏17是概略方塊圖，用來更詳细的說明圖16所示之行解碼器5 2 0 0之構造。行位址緩衝器5 2 0 2依照從外部施加之行位址信號，用來產生內部行位址信號CAO，/CA0〜CAin，/CAni。行預解碼器 5204用來接受内部行位址信號CAO，/CA0〜CAni，/CAra，藉 Μ輸出預解碼信號。行解碼器5200包含有行選擇信號產生電路5206a〜5206d，用來接受來自行預解碼器5204之被預解碼後之内部行位址信號，藉Μ選擇對應之記憶器行。圖1 7所示之實例用來表示與圖1 6所示記憶單元陣列板塊 #Μ3對應之行選擇信號產生電路5206a〜5206d之構造（相當於圖16中之Μ橢圓形包圍之區域）。亦即，參照圖1 6和圖1 7，該記憶單元陣列板塊# Μ 3，與其他之記憶單元陣列板塊# Μ 0〜it Μ 2同樣的，被分割成為4 個副區塊，亦即被分割成為副區塊0〜副區塊3。各個副區塊分別包含有該記憶單元陣列板塊# Μ 3所含之行之4分之一。行選擇信號產生電路5 2 0 6 a〜5 2 0 6 d被設置成分別與副區塊0〜副區塊3對應。另外，在副區塊0〜副區塊3分別包含有各1行之冗餘行。該行選擇信號產生電路5 2 0 6 a包含有：位址比較電路 5 2 30 *用來接受被預解碼之内部行位址信號，當預先記憶之f _本紙悵尺度適州屮國國家標準（CNS ) A4規格（210X 297公釐） -「1 - ί〇ί5 叭

簡稱為預解碼信號）Cak，/Cak和Cal，/Cal用來指定副區塊内之行。 (請先閲讀背面之注意事項再填寫本頁) 行位址比較電路450包含有：N通道電晶體474，Μ其閘極接受預解碼信號Cak，和其源極連接到接地節點；Ν通道 ®晶體472，Κ其閘極接受預解碼信號Cal，和形成與^通道電晶體474串聯連接；N通道電晶體478，Μ其閘極接受預解碼信號Cal，和其源極連接到接地節點；H通道電晶體 476* Μ其閘極接受預解碼信號/Cak，和形成與N通道電晶體478串聯連接：N通道電晶體482，Μ其閛極接受預解碼信號/Ca 1，和其源極連接到接地節點；Η通道電晶體480 ’ 以其閘極接受預解碼信號Cak，和形成與Ν通道電晶體482 串聯連接；N通道電晶體486，K其閘極接受預解碼信號 /ca卜和其源極連接到接地節點ί和N通道電晶體484 ’ Μ 其閛極接地預解碼信號/Cak，和形成與Ν通道電晶體48 6串聯連接。經濟部智慧財產局員工消費合作社印製熔線群461包含有：熔線462，設在N通道電晶體472之吸極和充電節點η<ι之間；熔線464，設在N通道電晶體476之吸極和充電節點nq之間；熔線466，設在H通道電晶體480 之吸極和充電節點nq之間；和熔線46 8，設在Η通道電晶體 484之吸極和充電節點nq之間。在熔線46 2〜46 8之其中之一被熔斷時，在依照預充電信號/PC進行節點nq之充電之後，只有在預解碼信號Cak， /Cak和Cal，/Cal變成與不良位址對應之位準時，才從充電節點輸出變成"H"位準之信號SPA。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 24 -修正頁 A7 401575 B7 五、發明説明（3 ) (請先W讀背面之汰意事項再填寫衣頁) 良位址與被預解碼之内部位址信號一致之情況時，就使備用活性信號S P A活性化用來使冗餘記憶單元行活性化；反相器5 2 2 8，用來接受備用活性信號S P A，藉Μ輸出反相之信號；和A N D電路5 2 1 0，依照被預解碼之內部行位址信號和反相器5228之輸出及從外部施加之位址信號，用來接受當副區塊0被選擇時變成活性狀態（” Η ”位準）之副區域活性化信號S B A 0，藉Μ輸出依照其邏輯積之行選擇信號C S L 1。依照該行選擇信號C S L 1用來選擇對應之副區塊0内之記憶單元行。利用A N D電路5 2 2 0用來演算信號S B A 0，被預解碼之内部行位址信號和反相器5228之輸出之邏輯積，藉Μ從該AND 電路5220輸出行選擇信號CSL2用Μ選擇副區塊0內之第2號之記憶單元行。與行選擇信號CSLi U = 1〜η)對應的設置（與AND電路 5 2 1 0相同之）A N D電路，該行選擇信號C S L i (i = 1〜η )順序的對應到副區塊0內所包含之記憶單元。例如，由A N D電路 5 2 2 4接受信號S B A 0，被預解碼之內部行位址信號和反相器 5228之輸出，然後從AHD電路5224輸出與副區塊0所包含之第η個記憶單元行對應之行選擇信號C S L η。該行選擇信號產生電路4206更包含有AND電路5226，用來接受備用活性信號S P A和副區塊活性化信號S B A 0，藉Μ 輸出用Μ選擇冗餘記憶單元行之信號S C S L。亦即，在被預解碼之内部行位址信號與非揮發性被記錄在位址比較電路5 2 3 0之不良位址一致之情況時，備用活性 -6 本紙张尺度適;丨]中阄國家標隼（CNS ) Λ4规格（210X297公f ) i〇157;

經濟部智慧財產局員工消費合作社印製五、發明説明（2 4 ) 之與副區塊0對應之解碼器200d0被設置成包含有：第1程式化電路500，用來輸出互補之信號H11和H12 ;第2程式化電路506，用來輸出互補之信號H21和N22 ; NAND電路502，以第1輸入節點接受信號N22，K第2輸入節點接受信號Nil ，和Μ第3輸人節點接受備用活性信號SPA; HA HD電路508 ，以第1輸入節點接受信號N21，Μ第2輸入節點接受信號 Ν12，和Μ第3輸入節點接受備活性信號SPA ; H AND電路508 ，以第1輸入節點接受信號N21，Μ第2輸人節點接受信號 Nil，和Κ第3輸入節點接受備用活性信號SPA;和HAND電路510，Μ第1輸入節點接受信號N22，Μ第2輸入節點接受信號Ν12，和Κ第3輸人節點接受備用活性信號SPA。該解碼器電路200d0更包含有：AND電路550〜552，被設置成分別與行選擇信號CSL1〜CSLn/4對應，分別用來接受被預解碼之內部行位址信號和信號/N EDI及信號SPA，藉Μ 分別輸出信號CSL1〜CSLn/4; AND電路554〜556，被設置成分別與行選擇信號CSU/4 + 1〜CSLn/2對應，分別用來接受被預解碼之内部行位址信號和信號/NED-2及信號SPA，藉以分別輸出信號CSU/4 + 1〜CSLn/2 ; AKD電路558〜560 ，被設置成分別對應到信號CSLn/2 + l〜CSL3n/4，分別用來接受被預解碼之内部位址信號和信號/HED-3及信號SPA ，藉Μ分別輸出信號CSU/2 + 1〜信號CSL3n/4 ; AND電路 562〜564，被設置成分別對應到信號CSL3n/4 + l〜CSLn，分別用來接受被預解碼之内部行位址信號和信號/NED-4，及信號SPA，藉Μ分別輸出信號CSL3n/4 + l〜信號CSLn;和請— 先閲背-- 之注_ 意事項再頁訂線本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 27 _修正頁 4()1575 A7 B7 五、發明説明（4 ) (請先W讀背面之注意事項再填寫本頁) 信號S P A就變成活性狀態（” Η ”位準）。與此對應的，因為從反相器5228輸出之信號變成”L"位準，所Κ從AND電路5210 〜52 24輸出之行選擇信號0$[1〜€51^均變成為非活性狀態 ("L”位準）。與此栢對的，在回應信號S P A變成活性狀態和副區塊活性化信號SBA0亦變成活性狀態ΓΗ”位準）時，用Μ選擇冗餘記憶單元行之信號S C S L就變成活性狀態（” Η ”位準）。與此相對的，在被預解碼之內部行位址信號與被記錄在位址比較電路5230中之不良位址不一致之情況時，備用活性信號S Ρ Α就變成非活性狀態（” L ”位準）。因此，從反相器 5 2 2 8輸出之信號之位準就變成” 位準。因此，依照被預解碼之內部行位址信號之值，使被設置成與各個記憶單元 \ 行對應之A N D電路5 2 1 0〜5 2 2 4之任何一個所輸出之行選擇信號C S L i (i = 1〜η )變成活性狀態，用來選擇對應之記憶單元行。依照上述之方式，當在副區塊0中存在有包含不良記憶單元之記憶單元行之情況時 > 經由在位址比較電路5 2 3 0預先記憶其不良位址，可Μ將與不良位址對應之記憶單元行替換成為冗餘記憶單元行。被設置成與副區塊1〜副區塊3對應之行選擇信號產生電路5206b〜5206d具有完全相同之構造。在回應從外部施加之位址信號時，依照副區塊活性化信號S B A 1〜S B A 3之變成活性狀態用來選擇副區塊1〜副區塊3 ，藉Μ選擇副區塊内之記憶單元行。本紙張尺度適/1]中囤國家標準（CNS ) Λ4規格（210X 297公釐） η 401575 部中夾 )1 _丁消 f: 合竹卬 t A7 B7 五、發明説明（5 ) 在圖16和圖17所示之半導體記憶裝置5000之構造中，當通常之讀出/寫入動作時，在被選擇之副區塊内只使1個之行選擇信號C S L i活性化，用來只選擇1個之行。在非選擇之副區塊，行選擇信號均未被活性化。例如，在4個副塊之中，當有2個之副區塊被活性化，2 個副區塊為非活性之情況時，在1個記憶單元陣列板塊，同時選擇2個之記惲單元行。與此相對的，在上述之區塊寫入模態時，使4個之副區塊全部活性化，亦即，全部之副區塊活性化信號S B L 0〜 S B L 3變成” H ”位準，在1個記憶單元陣列板塊中，同時選擇 4個之記憶翬元行。經由進行此種動作，在區塊寫入動作，當與通常之寫入動作比較時，可Μ同時對2倍量之記憶單元寫入資料。在上述之S G R A Μ等，假如與外部之間進行資料之授受之資料匯流排之匯流排幅度（進行1次之授受之資料之位元數 )可Κ變大時，則有利於高速資料轉送用來進行更高速之圖像資料處理。另外，在近年來受到重視之D R A Μ /邏輯電路混載晶片中，其特徵之一是經由使D R A Μ和邏輯間之内部資料匯流排幅度變大，可Κ用來提高D R A Μ和邏輯間之資科轉送率。但是，在以圖1 7所說明之方式實現區塊寫入動作橫態時，在D R A Μ，要使與外部之間進行資料之授受之幅度（在D R A Μ /邏輯電路混載晶片時為内部匯流排幅度）變大會有困難為其問題。本紙張尺度適州十國國家標準（CNS ) Λ4規格（210X 297公釐）一 8 一 (請先閲讀背面之注意事項再填寫衣頁)

經分，部中成i?-^^h 5消卟合作.^卬妒 A 7 B7 五、發明説明（6) 亦即，「使匯流排幅度變大」是指對1個記憶單元陣列板塊可Μ同時讀出/寫入較多之資料。因此，在一個記憶單元陣列板塊內，需要儘可能的使更多個之行選擇信號同時被活性化。 - 但是，在圖1 7所示之構造中，1個記憶單元陣列板塊内可Μ同時活性化之行選擇信號之數目（可同時選擇之記憶單元行之數目）受到記憶單元陣列板塊被分割成之副區塊之數目之限制。如上所述，1個副區塊是用Κ進行與冗餘記憶單元列互換之單位。亦即，·該副區塊之數目可Μ任意的增加是指增加冗餘記憶單元行對記憶單元陣列板塊内所包含之正規之記憶單元行之比例。因此，要抑制記憶單元陣列面積之増大同時·要使副區塊之數目增加具有一定之限度。 [發明之概要] 本發明之目的是提供半導體記憶裝置，在.可進行區塊寫入動作之半導體記憶裝置中，可Μ使匯流排幅度（内部匯流排幅度）增大。本發明之另一目的是提供半導體記憶裝置，可Κ抑制晶片面積之增大和進行高速之區塊寫人動作本發明之概要是一種具有區塊寫入模態之半導體記憶裝置，具備有至少為1個之記憶單元陣列板塊，行選擇電路 *和寫入電路。各個記憶單元陣列板塊包含有被排列成行列狀之多個記憶單元。本紙张尺度適州中國國家標準（CNS ) Λ4規格（210X 297公釐） ^ (請先閲讀背面之注意事項再填寫冬頁)

A7 B7 經浐部中呔"'-^/0,-;|丁-消卟合：ird卬？i 五、發明説明（7 ) 1 1 1 各個記憶單元陣列板塊包含有多個副區塊 5 分別包含 1 ',J | 有多個記憶單元行 t 和冗餘記憶單元行 > 在副區塊之記憶 1 1 cm 早元中用來與包含有不良之記憶單元行替換 0 各個副區請 1 閱塊被分割成為多個行群組 0 1 1 背 ΐέ ί 行選擇電路依昭來外部之位址信號用來選擇記憶 acr 単之注 | 憶單行意 1 元陣列板塊中之對 rfflg 愿之記兀〇事 1 項 1 行選擇電路包括有行選擇信 m 產生電路用來產生行再填寫選擇信號在依照來白外部之動作模態指定信號所指定之本頁 1 區塊寫入模態用來選擇與每一個行群組之 1個對應之記 ! 1 憶單元行和行替換裝置在行選擇信號與不良之記憶單 ! 1 元對應之不良位址一致之情況時就選擇對愿之冗餘記憶 1 訂 eta 早元行和使施加到與不良位址對 Μ 之行群組之行選擇信 1 1 號成為非活性〇 1 寫入電路在區塊寫入模態被指定之期間依昭位址信號 1 選擇對應之記憶 tm 単元列用來將外部施加之寫入資料同 . 1 時寫入到與被選擇之記憶單元列和被選擇之記憶單元行對 1 I 應之多個記憶 CT 口単元〇 1 1 1 因此本發明之主要優點是在行選擇信號與非活性之記 1 憶單元之對應之不良位址一致之情況時行替換電路就選 1 擇對愿之冗餘記憶單元行，和使與不良位址對應之行群組 1 之行選擇信號非活性化 r 所Μ在副區塊內 9 即使在進行對 1 l 1 冗餘記憶單元行之替換時 > 在區塊寫入模態可 Μ 同時選 1 1 擇每一個副區塊之多個記憶單元行 9 進行資料之寫入〇 1 1 經由下面聯合附圖之對本發明之詳綑說明當可對本發明 1 1 本紙張尺度適州中國國家標準（CNS ) Λ4規格（210X 297公釐） __ ι 〇 - 401575 A7 B7 五、發明説明（8 ) 之上述和其他目的，特徵和優點具有更清楚之瞭解。 [附圖之簡單說明] 圖1是概略方塊圖，用來表示本發明之實施例1之DRAM單元之構造。圖2是概略方塊圖，用來更詳细的表示記憶單元陣列板塊3 00之構造。圖3是概略方塊圏，用來表示行解碼器電路200a之構造。圖4是時序圖，表示用Μ指定區塊寫入動作模態之外部控制信號。圖5是概略方塊圖，用來表示行解碼器電路2 0 0 b之構造。圖6是概略方塊圖，用來表示本發明之實施例1之行解碼器電路200c之構造。圖7是電路圖，用來表示位址比較電路450之構造。圖8是電路圖.，用來表示程式化.電路500之構造。圖9是電路画，用來表示記憶單元陣列板塊300之另一構造之實例。圖1 0是概略方塊圖，用來表示本發明之實施例2之行解碼器電路200d之構造。圖11是概略方塊圖，用來表示本發明之實施例3之行解碼器電路20 0e之構造。圖12是概略方塊圖，用來表示本發明之實施例4之行選擇系電路之構造。圖1 3是溉略方塊圖，用來表示本發明之實胞例4之記憶單元陣列板塊3 0 0和寫入驅動電路3 1 6及讀出放大器3 1 8之本紙张尺度適州中國國家標準（CNS ) Λ4规格（210X 297公釐） (請先閲讀背面之注意事項再填窩衣瓦)

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40U75 五、發明説明（9 ) 構造。 (請先聞讀背面之注意事項再填寫本頁) 圖14是概略方塊圖，用來表示本發明之實施例4之記憶單元陣列板塊300，寫入驅動電路316和讀出放大器318之另一構造之實例。 _15是概略方塊圖，用來表示本發明之實施例5之寫入驅動電路317之構造。圖16是概略方塊圖，用來表示習知之DRAM5 000之構造。圖17是概略方塊圖，用來表示習知之DRAM50 0 0中之行選擇糸電路之構造。 [較佳實施例之說明] [實施例1] 圖1是概略方塊圖，用來表示本發明之實施例之動態型半導體記憶裝置（M下稱為DRAM)之構造。另外，由Μ下之說明可Μ瞭解，DRAM1000可Κ構建成單獨的聚集在1涸晶片上，亦可Κ與邏輯電路混合裝載在1個晶片上，亦可Κ是DRAM/邏輯電路混合裝載之晶片上之 DRAM電路。經濟部智慧財產局員工消費合作社印製該DRAM1000包含有：位址媛衝器102，用來接受來自外部之位址信號Ext. A0〜Ext. Aj，藉Μ產生內部位址信號 ;記憶單元陣列板塊300，具有被配置成行列狀之多個記憶單元，被分割成為副區塊0〜副區塊3;列預解碼器用來接受來自位址鍰衝器102之内部列位址信號藉Κ進行預解碼，和列解碼器依照來自預解碼器之進行過預解碼之列位址信號用來選擇記憶單元陣列板塊300中之對應之列（W下 -12 -修正買本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ2.97公釐）

40U7S A7 B7 五、發明説明（10 ) (請先閲讀背面之注意事項再填寫衣頁) K列頂解碼器和列解碼器綜合成Μ列預解碼器+列解碼器 110表示）；行預解碼器104，用來接受來自位址媛衝器102 之内部行位址信號，和對其進行預解碼；行解碼器2 0 0，用來接受行預解碼器104之輸出，藉以選擇記憶單元陣列板塊300中之對應之行或被設在每一個副區塊之冗餘行； SBA產生電路106，用來接受來自行預解碼器104之輸出，藉Μ產生副區塊選擇信號SBA0〜SBA3;命令產生電路302 ，用來接受來自外部之控制信號，藉Μ輸出命令信號S c 〇 in 用Μ指定動作模態；和控制電路304，用來接受信號Scoin 和従外部施加之外部時鐘信號Ext.CL1(，藉Μ輸出內部控制信號ί n t * C T S用以控制D R Α Μ 1 0 0 0之電路動作。在從命令產生電路3 0 2輸出之信號S c 〇 in中包含有例如：信號R S，在讀出模態時被活性化；和區塊寫入活性化信號 B W E等，在區塊寫入動作時被活性化。該D R A Ml 0 0 0更具備有：資料掩蔽媛衝器3 0 6，用來接受從外部施加之資科掩蔽信號DQM0〜DQM3 ;資料掩蔽信號控制電路3 1 0 *用來接受從資料掩蔽緩衝器3 0 6輸出之資料掩蔽信號D Q Μ 0〜D Q Μ 3，藉Μ輸出信號D Μ 0〜D Μ 3用Μ控制從命令產生電路輸出之讀出模態指定信號R S ;副區塊信號控制電路3 1 2，受從資料掩蔽信號控制電路3 1 0輸出之信號D Μ 0〜 DM3之控制，用來對行解碼器200輸出副區塊活性化信號 S B A 0〜信號S B A 3 ;輸人/輸出緩衝器3 1 4，用來接受從外部施加之資料D Q，藉以將寫入資料施加到内部，或是用來接受從内部讀出之資科，將其輸出到外部作為信號D Q ;寫入本紙ίίί尺度適州中國固家標準（CNS ) Λ4現格（210 X 297公釐） -13- 40U75 A7 B7 五、發明説明（11) (請先閲讀背面之注意事項再填寫衣頁) 驅動電路3 1 6，用來接受從外部施加之作為D Q之由輸入/輸出媛衝器3 1 4施加之寫入資料，經由資料掩蔽信號控制電路3 1 2之控制，用來對記憶單元陣列板塊3 0 0施加寫入資料 ;和讀出放大器3 1 8，用來接受從記憶單元陣列板塊3 0 0中之被選擇之記憶單元讀出之資料，對其進行放大，然後施加到輸入/輸出緩衝電路3 1 4。由後面之說明可Μ嘹解，依照來自外部之控制信號，在讀出橫態被指定之期間中（信號RS為活性狀態（”Η”位準）之期間中），從資料掩蔽信號控制電路310輸出之信號DMO〜 D Μ 3均為非性位準（” L ”位準），因此副區塊信號控制電路 3 1 2將從S Β Α產生電路1 0 6輸出之信號S B A 0〜S B A 3直接輸出到行解碼器2 0 0。與此相對的，例如，在區塊寫入動作模態被指定，信號 R S為非活性位準（” L ”位準）之期間中，資料掩蔽信號控制電路3 1 0對寫入驅動器3 1 6和副區塊信號控制電路3 1 2輸出信號D Μ 0〜D Μ 3 (其位準對應到從外部施加之信號D Q Μ 0〜 DQM3) 〇因此，在寫入驅動器3 1 6，與資料掩蔽動作被指定之副區塊對應之資料寫入動作被禁止，在行解碼器2 0 0，利用副區塊信號控制電路3 1 2之控制，對於資料掩蔽動作被指定之副區塊，禁止其行選擇動作。另外，在圖1中所示者是記憶單元陣列板塊為1個之情況，但是本發明並不只限於此種情況，例如，如圖1 6所示，對於記憶單元陣列板瑰為4個之情況，或是對於一般之包本紙张尺度適州中國國家標準（CNS ) Λ4规格（210 X 297公釐） _ ι 4 _ 401575 A7 B7 五、發明説明（12 ) 含有多個記憶單元陣列板塊之D R A Μ，亦可適於使用本發明。 (請先閱讀背面之注意事項再填寫本頁) 另外，在圖1所示之實例中是構建成從SB Α產生電路106 輸出之信號經由副區塊信號控制電路3 1 2施加到行解碼器 2 0 0，但是也可Μ構建成從S B A產生電路1 0 6輸出之信號直接施加到解碼器2 0 0。下面首先說明從S B A產生電路1 0 6輸出之信號直接施加到行解碼器2 0 0之構造。圖2是電路圖，用來更詳细的表示圖1所示之記憶單元陣列板塊300之構造。該記憶單元陣列板塊被分割成為副區塊0〜副區塊3。副區塊0包含有被配置成行列狀之D R A Μ單元M C和被設置成與各個記憶單元行對應之位元線對偶。圖2中所示之實例在副區塊0中只顯示與2個記憶單元行對應之位元線對偶B L 1，/ B L 1和B L 2，/ B L 2。該副區塊0更包含有：位元線對偶S B L，/ S B L，被設置成與冗餘記憶單元行對應；感測放大器40 0，被設置成與各個記憶單元行之位元線對偶對應，用來對從被選擇之記億單元讀出之資料進行放大；和開關電路4 0 2，被對應之行選擇信號C S L i ( i = 1〜η)控制，用來使位元線對偶和對應之局部I 0線對偶L — I / 0之連接進行開閉。例如，位元線對偶B L 1，/ B L 1經由受行選擇信號C S L 1控制之開關電路402，選擇性的連接到局部10線對偶L — I/O。其他之位元線對偶和冗餘記憶單元行之位元線對偶亦具有同樣之構造。亦即，位元線對偶B L i，/ B L i ( i = 1，. . .，η )經由受行本紙张尺度適/1]中國國家標準（CNS ) Λ4規格（210X 297公釐） 15 401575 Δ7 Α7 Β7 五、發明説明（13 ) (請先閱讀背面之注意事項再填寫本頁) 選擇信號C S L i控制之開關電路4 0 2，連接到局部I 0線對偶L —I / 0。同樣的，冗餘位元線對偶S B L，/ S B L經由受信號 S C S L控制之開關電路4 0 2，連接到局部I 0線對偶L — I / 0。局部10線對偶L - I/O經由受外部施加之位址信號控制之開關電路4 1 0，選擇性的與全局ΙΌ線對偶G - I / 0連接。開關電路4 0 2和開關電路4 1 0均可Μ Μ N通道Μ 0 S電晶體之對偶構成，其中該Ν通道MO S電晶體Μ其閘極接受控制信號。全局G — I / 0線對偶G — I / 0連接到寫入驅動電路3 1 6 a，該驅動電路3 1 6 a依照從外部施加之資料，用來驅動全局I / 0 線對偶G — I / 0之電位位準。該全局I / 0線對偶G - I / 0亦連接到讀出放大器電路3 1 8 a ，依照來自被選擇之記憶單元之讀出資料，用來接受被感測放大器放大之資料所驅動之全局10線對偶G - I / 0之位準 .，然後施加到輸入/輸出緩衝器3 1 4。寫入驅動電路3 1 6 a被包含在圖1所示之寫入驅動電路3 1 6 *讀出放大器3 1 8 a被包含在圖1所示之讀出放大器電路3 1 8。副區塊1〜副區域3亦被設置成具有完全同樣之構造。 [進行區塊寫入時之行解碼器之構造] 圖3是電路圖*用來表示圖1所示之DRAM1000之構造中之用Μ進行行選擇動之電路部份之構造。位址緩衝器1 0 2中所包含之行位址媛衝器1 0 2 c，用來接受從外部施加之位址信號Ε X t . A d d ( Ε X t . A 0〜Ε X t , iU )，藉M輸出内部位準信號C A 0，/ C A 0〜C A ra，/ C A m。其中，内部行位址信號C A x，/ C A x ( x = 0〜η )是互補位準之信號。紙悵尺度適州十國國家標準（CNS ) Λ4規格（210 X 297公f ) _ , r _ 401575 Α7 Β7 五、發明説明（μ 在從行位址媛衝器1 0 2 C施加到行預解碼器1 0 4之內部行位準信號之中，信號C A X輸人到0 R電路4 2 0之一方之輸入節點，該OR電路420之另外一方之輸入節點用來接受區塊寫入活性化信號B W E，和該0 R電路4 2 0之輸出施加到行預解碼器104。另外一方面、信號/ CAx輸人到0R電路422之一方之輸入節點，該0 R電路4 2 2之另外一方之輸入節點用來接受區塊寫入活性化信號BWE，和該0R電路422之輸出被輸出到行預解碼器104。亦即，在區塊寫入活性化信號B W E為非活性狀態（” L ”位準）之期間中，0R電路420和422分別將與所接受到之信號 CAx或信號/ CAx之位準對應之信號輸出到行預解碼器104。亦即，當區塊寫入動作被指定，區塊寫入活性化信號 B W E變成活性狀態（” Η ”）位準時，不論内部行位址信號C Αχ ，/C Αχ之位準如何，從OR電路420和422輸出之信號均變成 ” Η ”位準。經浐部中夾":ί?·^卩 τ,';/ίφ;合 ^r·^卬則-^ 換言之，在通常動作時，Μ信號C A X，/ C A X區別之記憶單元行之對應之行選擇信號雙方均在區塊寫入動作時進行活性化。亦即，在區塊寫.入動作時，與副區塊內之2個記憶單元行對應之行選擇信號被活性化。利用此種構造，在圖2所示之副區塊0，與2個記憶單元行對應之位元線對偶同時連接到1個之局部I / 0線對偶L-1/0 在通常動作時，不容許在同一局部I / 0線對偶L - I / 0上 17 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適;i]t國國家標準（CNS ) Λ4規格（210X297公釐） 401575 本紙張尺度適川中if國家椋準（CNS ) Λ4規格（210X297公釐） A7 B7 五、發明説明（15 ) ' 同時連接多個位元線對偶。這是因為在讀出時，從位元線讀出之資料會在局部I/O線對偶L-I/O上由於衝突而發生資料破壞。然而，如上所述，在區塊寫入動作時，經由在同一局部 I/O線對偶L-I/O連接2個Μ上之記憶單元行，則即使在匯流排幅度（或内部匯流排幅度）很大之D R A Μ之構造中，可Κ 將相同之資料同時寫入到更多（當與通常之寫入動作比較時）之記憶單元。圖4是時序圖，用來表示從外部指定此種區塊寫入動作時之外部控制信號之時序。亦即，在時刻11，當外部區塊信號Ε X t . C L Κ上升時，利用從外部施加到命令產生電路3 0 2之命令信號，用來指定區塊寫人模態。這時，對DRAM1000同時施加用Μ進行寫入之行位址之信號Ε X t . A d d和用Μ進行寫入之資料D Q。另外，如後面所說明之方式，當資料寫入時在指定資料掩蔽動作之情況，在該時刻11，對D R Α Μ 1 0 0 0施加信號D Q Ν 0 〜D Q Ν 3藉Μ指定進行資料掩蔽之副區塊。如上所述，利用圖3所示之構造，例如，即使在副區塊之數目為4個之情況時，亦可以同時對8個之記憶單元進行寫入相同之資料。但是，在密集度被提高之D R A Μ中，為著救濟在製造工程中發生包含有不良記憶單元之記憶單元行，所以一般是構建成設有冗餘記憶單元行。亦即，如圖2所示 > 通常，除了正規之位元線對偶B L 1， -18 - — ίί — ψ—, (誚先閲請背面之注意事項再填寫參頁) -.\=° 401575 A7 五、發明説明（1δ ) « / B L 1〜B L η，/ B L n外，更設有與冗餘記憶單元行對應之位元線對偶S B L，/ S B L。 (請先閲讀背面之注意事項再填寫表頁) 因此，行解碼器2 0 0之構造只Κ圖3所示之行解碼器2 0 0 a 構成並不足夠。圖5是電路圖，用來表示行解碼器200b之構造，其中更具備有用Μ輸出冗餘記憶單元行選擇信號S C S L之構造，藉 Μ可Μ選擇此種冗餘記憶單元行。在該行解碼器200b中，被設置成與副區塊0對應之行解碼器2 0 0 b 0包含有：位址比較電路4 5 0，用來接受從行預解碼器1 0 4輸出之被預解碼之行位址信號，使其與預先被記憶之包含不良記憶單元之不良記憶單元行之位址進行比較，在不良位址和被預解碼之內部行位址信號之一致之情況時，使備用活性信號SPA活性化；反相器442，用來接受信號S P A，藉Μ輸出反相之信號/ N E D ;和A H D電路4 3 0，用來接受被預解碼之内部行位址信號，信號/ Μ E D和副區塊活性化信號S B A 0，藉Μ輸出行選擇信號C S L 1。A N D電路4 3 0在不良記憶單元行被選擇使備用活性信號S P A被活性化，不論被預解碼之内部行位址信號和副區塊活性化信號S B A 0之值如何，均使行選擇信號C S L 1之值成為非活性位準（” L ”位準 )。解碼電路2 0 0 b 0更包含有與行選擇信號C S L 2〜C S U對應之AND電路432〜434具有與AND電路430同樣之構造。該解碼電路2 0 0 b 0更包含有A N D電路4 4 0，用來接受備用活性信號S P A和副區塊活性化信號S B A 0，藉Μ輸出冗餘記本紙张尺度適川十國國家標準（CNS ) Λ4規格（210X 297公釐） -19 - 401575 鲆浐部中呔"'^^,';!1消卟合作.ί!印？^ A7 ' B7 五、發明説明（17 ) 憶單元行選擇信號S C S L。 •亦即，在被預解碼之内部行位址與不良行位址一致，備用活性信號SPA被活性化，而且副區塊活性化信號SB A0被活性化之狀態，該冗餘記憶單元行選擇信號SCSL就變成活性狀態（” Η ”位準）。亦即，在被預解碼之内部位址信號與不良行位址不一致之情況時，該解碼器2 0 0 b 0就依照被預解碼之内部位址信號，使行選擇信號C S L i (i = 1 η )之其中之一變成活性狀態用來選擇對應之記憶單元行，在被預解碼之內部行位址信號與不良行位址一致之情況時，行位址信號C S L 1〜C S L η全部變成非活性狀態，用來使冗餘記憶單元行選擇信號SCSL 變成活性狀態。利用圖5所示之構造，在通常動作模態，進行沒有問題之正規之記憶單元行和冗餘記憶單元行之替換。但是，當區塊寫入動作被指定，和在1個副區塊內同時選擇2個記憶單元列時，就會產生Μ下所說明之問題。亦即，如上所述，在被選擇之副區塊，當輸入位址與不良位址一致，經由位址比較電路4 5 0使備用活性信號S Ρ Α活性化時，在該副區塊，信號S C S L被活性化，信號S C L 1〜 S C L η因為信號/ N E D為” L ”位準，所Μ全部變成非活性狀態。其中，即使在區塊寫入動作*使用冗餘記憶單元行之情況時，因為行選擇信號C S L 1〜C S L η全部變成非活性，所Μ 不能使每一個副區塊之多個行選擇信號同時被活性化。圖6是電路圖，表示用以解決此種問題之行解碼器2 0 0 c >、紙張尺度適/丨]’_丨，國國家標準（CNS ) Α4規格_( 210X 297公釐） _ 9 η 一 (請先閲讀背面之注意事項再填寫本頁)

A7 B7

-21 401575 A7 B7 五、發明説明（TL 9 ) 亦即構建成對於用Μ輸出行選擇信號C S L 1〜C S L η / 2之 AND電路452〜454之群組，輸人信號/NED-1，對於用以輸出信號CSLn/2 + l〜CSLn之AND電路456〜458，輸人信號/ ND E-2 〇當使用冗餘記憶單元行時，在程式化電路500預先進行要使該輸出之信號/ N E D -1和/ N E D -2之那一方成為” L ”位準之程式化。亦即，程式化電路5 0 0只使其輸出之信號N 1或N 2之一方成為” Η ”位準，另外一方成為” L ”位準。例如，在通常動作時，信號C A X = ” L ”位準，對應到信號 CSL1〜CSLn/2之其中之一成為活性狀態，和信號CAx=”H” 位準對應到信說C SLn/2 + 1〜CSU之其中之一成為活性狀態。這時，當不良記憶單元行被包含在由於CSLn/2 + l〜CSLn 之其中之一之信號而被活性化之記憶單元行時，該不良位址之C A X就變成” Η ”位準。這時將程式化電路5 0 0之輸出之信號位準設定成信號Ν 1為” L ”位準 > 和信號Ν 2為” Η ”位準。這時，當輸入位址和不良位址一致*經由位址比較電路 4 5 0使備用活性信號S Ρ Α活性化和使信號S C S L活性化之情況時，與其同時的，信號/ N E D - 1變成” Η ”位準，信號/ N E D - 2 變成” L ”位準，在含有不良記憶單元行之一側之行選擇信號C S Ln / 2 + 1〜C S L η之群組，其位準全部變成不活性狀態。因此，在區塊寫人動作時，冗餘記憶單元行選擇信號。S C S L被活性化和行選擇信號C S L1〜C S L η / 2之其中之一變成活性狀態。本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） -22 - (請先閲讀背面之注意事項再填寫本頁) |衣---- 訂恕"·部中央打-^-^h τ.·;ίί=^ 合竹"ot A7 B7 五、發明説明（20) 亦即，在對冗餘記憶單位進行替換動作之情況，在區塊寫入動作時，變成2個記憶單元行同時被選擇。當不良記憶單元行被包含在與行選擇信號CSL1〜CSL 11/ 2 對應之記憶單元行之情況時，其不良位址之信號C Αχ為” L ” 位準。這時，程式化電路5 0 0之輸出之信號位準被設定成非揮發性的使信號Ν 1成為” Η ”位準，和信號Ν 2成為” L ”位準。依照這種方式，在輸入位址和不良位址一致，冗餘記憶單元行選擇信號SCSL被活性化之情況時，信號/NED-1變成 ” L ”位準，信號Η E D - 2變成” Η ”位準，與含有不良記憶單元行之群組對應之行選擇信號C S L 1〜C S L η / 2全部變成非活性狀態。因此在這種情況，當區塊寫入動作時，冗餘記憶單元行選擇信號SCSL和該行選擇信號CSLn/2 + l〜CSLn之其中之一之行選擇信號同時被活性化。利用上述方式之構造 > 在使含有不良記憶單元之記憶簞元行和冗餘記憶單元行替換之情況時，在區塊寫入動作，在每一個副區塊可Μ同時選擇多個記憶單元行，即使在匯流排幅度（内部匯流排幅度）較大之D R A Μ，亦可Κ進行區塊寫入動作。另外，在圖6所示之構造中，因為不需要增加副區瑰之數目，所Μ可Μ抑制記憶單元陣列之面積之增加。圖7是電路圖，用來表示圖6所示之位址比較電路450之構造。以下為著簡化，利用被預解碼之内部行位址信號（以下本紙张尺度適州中國國家標準（CNS ) Λ4規格（210X297公釐） —23- (請先閱讀背面之注意事項再填寫本頁)

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簡稱為預解碼信號）Cak，/Cak和Cal，/Cal用來指定副區塊内之行。 (請先閲讀背面之注意事項再填寫本頁) 行位址比較電路450包含有：N通道電晶體474，Μ其閘極接受預解碼信號Cak，和其源極連接到接地節點；Ν通道 ®晶體472，Κ其閘極接受預解碼信號Cal，和形成與^通道電晶體474串聯連接；N通道電晶體478，Μ其閘極接受預解碼信號Cal，和其源極連接到接地節點；H通道電晶體 476* Μ其閘極接受預解碼信號/Cak，和形成與N通道電晶體478串聯連接：N通道電晶體482，Μ其閛極接受預解碼信號/Ca 1，和其源極連接到接地節點；Η通道電晶體480 ’ 以其閘極接受預解碼信號Cak，和形成與Ν通道電晶體482 串聯連接；N通道電晶體486，K其閘極接受預解碼信號 /ca卜和其源極連接到接地節點ί和N通道電晶體484 ’ Μ 其閛極接地預解碼信號/Cak，和形成與Ν通道電晶體48 6串聯連接。經濟部智慧財產局員工消費合作社印製熔線群461包含有：熔線462，設在N通道電晶體472之吸極和充電節點η<ι之間；熔線464，設在N通道電晶體476之吸極和充電節點nq之間；熔線466，設在H通道電晶體480 之吸極和充電節點nq之間；和熔線46 8，設在Η通道電晶體 484之吸極和充電節點nq之間。在熔線46 2〜46 8之其中之一被熔斷時，在依照預充電信號/PC進行節點nq之充電之後，只有在預解碼信號Cak， /Cak和Cal，/Cal變成與不良位址對應之位準時，才從充電節點輸出變成"H"位準之信號SPA。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 24 -修正頁 401575 A7 B7 五、發明説明（22) 圖8是電路圖，用來更詳細的表示圖6所示之程式化電路 500之構造。該程式化電路5 0 0包含有：電阻體R 1和熔線元件F 1，串聯連接在電源電位V c c和接地電位G N D之間；閂鎖電路5 2 0 ，用來接受電阻體R 1和熔線元件F 1之連接節點η P之電位位準作為輸入。該閂鎖電路5 2 0包含有：反相器5 2 2，用來接受節點η Ρ之電位位準作為輸入；和反相器524，用來接受反相器522之輸出作為輸入，和其輸出節點連接到節點η Ρ。反相器522之輸出作為信號Ν1的被輸出，和反相器524之輸出作為信號Ν 2的被輸出。亦即，信號Ν 1和信號Ν 2之位準，依照節點η Ρ之電位位準決定，形成互補之電位。圖9是電路圖，用來表示圖2所示之副區塊0之另一構造。圖2之副區塊0和圖9所示之副區塊0之構造之不同部份是在圖2所示之副區塊0中，資料輸入/輸出線對偶具有階層構造由全局I / 0線對偶G - I / 0和局部I / 0線對偶U - I / 0所構成，與此相對的，在圖9所示之副區瑰0中，未具有此種階層構造，寫入驅動電路3 1 6 a和讀出放大3 1 8 a直接連接到I / 0線對偶I / 0。其他之部份因為與圖2所示之記憶單元陣列板塊之構造相同，所Μ在其相同之部份附加相同之符號，而其重複之說明則加以省略。利用圖9所示之記憶單元陣列板塊中之副區塊之構造， >紙張尺度適州中國國家標準（CNS ) Λ4規格（210X 297公釐） —25- (請先閲讀背面之注意事項再填寫本頁)

經沪部中^"'^'^1^^丁.消於合作"卬褽 A7 B7 五、發明説明（2 3) 與圖2所示之副區塊之構造一樣的，在副區塊內之含有不良記憶單元之記憶單元行被替換成為冗餘記憶單元行之情況，在區塊寫入動作時，可Μ將同一責料同時的寫入到比通常寫入動作多之記憶單元。 [實施例2 ] 圖10是方‘塊画，用來表示本發明之實施例2之DRAMi付選擇電·路之構造，圏1 0對應到實施例.1之圖6。在圖10所示之構造.中，所示之電路構造是在區塊寫入時，每一個副區塊之4個記憶單元行同時被活性化。亦即，為著使與每一個副區塊之4行之記憶單元行對應之行選擇信號CSL i活牲化，所Μ在區塊寫入動作時使2個位元之位址（C A X，C A y )成為無效。亦即，構建成設有：0 R電路42 0，在從行位址緩衝器 102c輸出之内部位址信號CAO，/CA0〜CAm，/CAm中，K其一方之輸入節點接受信號CAx; 0R電路422，Μ其一方之輸入節點接受信號/ C A X ; 0 R電路4 2 4 * Μ其一方之輸入節點接受信號CAy，和Μ其另外一方之輸入節點接受區塊寫入活性化信號B W Ε ;和0 R電路42 6，Μ其一方之輸入節點接受信號/ C Α γ，和Μ其另外一方之輸入節點接受區塊寫入活性化信號BWE。 0 R電路4 2 0〜4 2 6之輸出信號施加到行預解碼器1 0 4。在圖1 0所示之行解碼器2 0 0 d中，用來使與正規之記憶單元行對應之行選擇信號C A L i非活性化之信號被構建成分為 4個系統之信號/NED-1〜/ NED-4。亦即，行解碼器200d中本紙张尺度適州中國國家標準（CNS ) Λ4規格（210X 297公釐） -26 - (請先閎讀背面之注意事項再填寫本頁) |_---^|£衣--- ..訂— J— · i〇157;

經濟部智慧財產局員工消費合作社印製五、發明説明（2 4 ) 之與副區塊0對應之解碼器200d0被設置成包含有：第1程式化電路500，用來輸出互補之信號H11和H12 ;第2程式化電路506，用來輸出互補之信號H21和N22 ; NAND電路502，以第1輸入節點接受信號N22，K第2輸入節點接受信號Nil ，和Μ第3輸人節點接受備用活性信號SPA; HA HD電路508 ，以第1輸入節點接受信號N21，Μ第2輸入節點接受信號 Ν12，和Μ第3輸入節點接受備活性信號SPA ; H AND電路508 ，以第1輸入節點接受信號N21，Μ第2輸人節點接受信號 Nil，和Κ第3輸入節點接受備用活性信號SPA;和HAND電路510，Μ第1輸入節點接受信號N22，Μ第2輸入節點接受信號Ν12，和Κ第3輸人節點接受備用活性信號SPA。該解碼器電路200d0更包含有：AND電路550〜552，被設置成分別與行選擇信號CSL1〜CSLn/4對應，分別用來接受被預解碼之內部行位址信號和信號/N EDI及信號SPA，藉Μ 分別輸出信號CSL1〜CSLn/4; AND電路554〜556，被設置成分別與行選擇信號CSU/4 + 1〜CSLn/2對應，分別用來接受被預解碼之内部行位址信號和信號/NED-2及信號SPA，藉以分別輸出信號CSU/4 + 1〜CSLn/2 ; AKD電路558〜560 ，被設置成分別對應到信號CSLn/2 + l〜CSL3n/4，分別用來接受被預解碼之内部位址信號和信號/HED-3及信號SPA ，藉Μ分別輸出信號CSU/2 + 1〜信號CSL3n/4 ; AND電路 562〜564，被設置成分別對應到信號CSL3n/4 + l〜CSLn，分別用來接受被預解碼之内部行位址信號和信號/NED-4，及信號SPA，藉Μ分別輸出信號CSL3n/4 + l〜信號CSLn;和請— 先閲背-- 之注_ 意事項再頁訂線本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 27 _修正頁 401575 Α7 Β7 五、發明説明（25 ) AND電路570，用來接受信號SPA和副區塊活性化信號SB A0 ，藉W輸出冗餘記憶單元活性化信號SCSL。 (請先閱讀背面之注意事項再填寫本頁) 亦即，用來使與正規之詰憶單元行對應之行選擇信號 CS Li變成非活性之信號被分成4個系統，在K内部位址信號CAx和CAy區別之4個之CSLi之群組，信號/NED-1〜信號 /NED-4被輸入到與各個行群組對應之AHD電路。在每一個副區塊設置2組之程式化電路，對於各個程式化電路5 0 0和5 0 2，在所使用之冗餘記憶單元行依照不良位址之CAx* CAy之值熔斷或不熔斷該熔線之情況時，只使4 個行群組中之包含有不良記憶單元行之行群組成為非活性狀態。被設置成與其他之副區塊對應之解碼電路200dl〜200d3 亦具有與解碼電路200d0同樣之構造。因此，在冗餘記憶單元行之使用時，當進行區塊寫入動作時，除了冗餘記憶單元行選擇信號SCSL外，與正規之記憶單元行對應之行選擇信號CSLi變成3個被活性化。因此，每一個副區塊之4個記憶單元行可K同時被活性化。經濟部智慧財產局員工消費合作社印製 [實施例3] 圖11是概略方塊圖，用來表示本發明之實施例3之用Μ 選擇記憶單元行之電路構造，圖中特別顯示有行解碼器 200e之構造。在行解碼器20 0e之中，對於被設置成與副區塊〇對應之解碼器200e0，用Μ產生冗餘記憶單元行選擇信號藉Μ選擇冗餘記憶單元行之電路被設置成為2個糸統。本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 28 - 修正頁仙1575 A7 B7 五、發明説明（2¾) 亦即，副區塊0中之正規之記憶簞元行分成以行選擇信號CSL1〜CSU/2選擇之第1行群組和以行選擇信號cSLn/2 + 1〜信號CSLη選擇之第2行群組。該第1行群組被選擇或第2行群組被選擇之決定是依照通常之讀出/寫入動作時之內部位址信號C Αχ之值。在區塊寫入動作期間中，與該内部行位址信號CAx之值無關的進行記憶單元行之選擇。換言之，分別從第1行群組選擇1個行，和從第2行群組選擇1個行。實施例3之行解碼器200e與圖6所示之實施例1之行解碼器200c之構造之不同部份如下所述。經濟部智慧財產局員工消費合作社印製解碼器電路200e0包含有：第1位址比較電路450，將不良位址非揮發性的記憶，當被預解碼之内部行位址信號與被記憶之不良位址一致之情況時，用來使第1備用活性信號SPA1變成活性狀態；第2位址比較電路452，將不良位址非揮發性的記憶，當被預解碼之內部行位址信號與被記憶之不良位址一致之情況時，用來使第2備用活性信號SPA2 活性化；第1程式化電路500，依照被非揮發性記憶之資訊，用來輸出互補之信號H11和N12;第2程式化電路506，依照被非揮發性記憶之資訊，用來輸出互補之信號H21和N22 ;HAHD電路502 *用來接受信號H11和信號SPA1，藉W輸出信號/HED-11; NAHD電路504，用來接受信號N12和信號 SPA1，藉以輸出信號/NED-12 ; NAND電路512，用來接受信號N21和信號PSA2，藉Μ輸出信號/NED-21 ;和HAND電路本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29 - 修正頁 401575 Α7 Β7 五、發明説明（2 7) 514，用來接受信號N22和信號SPA2，藉W輸出信號/ NED-22 ° (請先閱讀背面之注意事項再填寫本頁) 該解碼器電路200e0更包含有：AND電路580〜582，被設置成分別對應到第1行群組，分別用來接受被預解碼之內部行位址信號，信號/HED-11，信號/NED-21，和副區塊活性化信號SBA0、藉Μ分別輸出信號CSL1〜信號CSLn/2 ; AND電路58 4〜586，被設置成分別與第2行群組對應*分別用來接受被預解碼之內部列位址信號，信號/ HED-12，和信號/ NED-22 *藉Μ分別輸出信號CSLn/2 + l〜信號CSLn ; AHD電路590，用來接受信號SPA1和信號SBA0，藉輸出第 1冗餘行選擇信號SCSL1;和AND電路592，用來接受信號 SPA2和信號SBA0，藉Μ輸出第2冗餘行選擇信號SCSL2。利用圖11所示之構造，因為信號SCSL1和信號SCSL2分別具有獨立之程式化電路，所Μ可Μ依照要被救濟之不良位址，獨立的對該等信號進行程式化。經濟部智慧財產局員工消費合作社印製因此，在有2個冗餘記憶單元行存在於副區塊之情況時，和正規之記憶單元行被替換成為冗餘記憶單元列之情況時，當區塊寫入動作時，可Μ將同一資料同時寫入到比通常寫入動作多之記憶單元。被設置成與副區塊1〜3對應之解碼電路200el〜200e3分別具有同樣之構造。另外，在實施例3中所示之情況是在每一個副區塊具有2 個之冗餘記憶單元行*但是本發明並不只限於此種情況，通常只要是每一個副區塊存在有2η (η:自然數）個之冗餘本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -3 0 -修正頁 A7 B7 401575 五、發明説明（2 8) 記憶單元列之情況，均可適用。 [實施例4] 圖12是概略方塊圖，用來表示本發明之實施例4之DRAM 之用以進行行選擇動作之電路部份之構造。圖12所示之行選擇系電路之構造與圖6所示之實豳例1之行選擇系電路之構造之不同部份如下所述。亦即，在圖6所示之行選擇糸電路中，行解碼器200c被構建成將副區瑰活性信號SBA0直接輸入到被設置成與副區塊0對應之解碼器200c0。與此相對的，圖12所示之解碼器電路200f0被輸入有從. 資料掩蔽信號控制電路310輸出之信號DH0，和用K接受副區塊活性化信號SB A0之邏輯閘電路3122之輸出。邏輯閘電路3122被包含在圖1所示之副區塊信號控制電路 312 ° 邏輯閘3122在資料掩蔽信號DM0為非活性狀態時，輸出與所接受到之副區塊活性化信號S B A0之位準對應之信號 ISBA0，在信號DM0為活性狀態（"H”位準）時，不論信號 SBA0之位準如何，均經常輸出”L”位準之信號ISBA0。其他之副區塊1〜3亦被構建成接受到信號DM1和信號 S B A 1之邏輯閘電路3 1 2 4之輸出信號下S B A1，被輸出到與副區塊1對應之解碼器電路200fl，接受到信號SBA2和信號 DM2之邏輯閘3126之輸出信號ISBA2，被輸出到與副區塊2 對應之解碼器200f2，接受到信號SAB3和信號DM3之邏輯閘 3128之輸出信號ISBA3，被輸出到與副區塊3對應之解碼器本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）一 3 1 _修正買 (請先閱讀背面之注意事項再填寫本頁) -訂泉. 經濟部智慧財產局員工消費合作社印製 401575 A7 _B7_ 五、發明説明（29) 200f3 ^ (請先聞讀背面之注意事項再填寫本頁) 在圖6所示之實施例1之解碼器電路200c之構造中，信號 5仔冉0〜信號38 43分別被替換成為信號138&0〜信號13&43’ 除此之外，實施例4之行解碼器電路200f因為與實施例1之行解碼器電路200c之構造相同，所Μ在其相同之部份附加相同之符號，而其說明則不再重複。利用圖12所示之構造，從外部施加之資料掩蔽信號中，例如，在信號DM0為活性狀態之情況時，因為信號IS ΒΑ0變成KL”位準，所Μ從解碼器電路200f0輸出之行選擇信號均被固定為非活性狀態（"L"位準）。因此，利用資料掩蔽信號DM0之活性化，可Μ禁止對應之副區塊內之行選擇動作*和禁止對記憶單元行進行資料寫入。圖13是電路圖，用來表示本發明之實施例4之記憶單元陣列板塊之構造，該圖13對應到實施例1之圖2。經濟部智慧財產局員工消費合作社印製實施例4之記憶單元陣列板塊之構造與實施例1之記憶單元陣列板塊之構造之不同部份是設有開關電路319a〜319d 對應到寫入驅動電珞3 16a〜31 6d，依照對應之資料掩蔽信號DM0〜DM3，在該等信號為活性狀態ΓΗ”位準）之期間中，使對‘應之寫入驅動電路316a〜316d連接到對應之全局 I/O線對偶G - I/O，當信號DM0〜DM3為"L”位準時，與對應之全局I/O線對偶G— I/O分離。其他之部份因為與圖2所示之記憶單元陣列板塊之構造相同，所Μ在其相同之部份附加相同之符號，而其說明則本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ2.97公釐） -32 一 .修正頁 401575 經濟部智慧財產局員工消費合作社印製 A7 B7 __五、發明説明（3 0) 不再重複。利用圖12和圖13所示之構造，在寫人動作時可Μ使資料不只寫入到所希望之位元，亦即，對於信號DM0〜DH3所指定之副區塊之記憶單元行*可以實現不進行資料寫入之寫入掩蔽功能。另外，依照圖1 2和圖1 3所示之電路構造時，對於1個副區塊，當同時選擇多個記憶單元行藉Κ進行區塊寫入時，換言之，在將與多個記憶單元行對應之位元線對偶同時連接到1個之局部I/O線釾偶時，被寫入掩蔽之副區塊之資料不會發生破壞為其優點。亦即，例如為實現寫人掩蔽功能*利用信號DM0〜DM3使與被選擇之副區塊對應之寫入驅動電路與對應之全局I/O 線對偶G — I/O分離*在此種構造中*在區塊寫入動作時變成在同一個局部I/O線對偶L- I/O連接多個位元線對偶。在這種情況，從位元線讀出之資料在局部I/O線對偶L-I /0上產生衝突，因而發生資料之破壞。在未被寫入掩蔽之情況時，其後，新的資料被寫入驅動器318a〜318d驅動，與此相對的，在被寫入掩蔽之情況時，因為被破壊之資料直接寫入到原來之記億單元，所K記憶單元中之資料會發生破壊。亦即，在圖12和圖13所示之實施例4之DRAM中，可Μ同時具有寫入掩蔽功能和區塊寫入功能。 (请先閲讀背面之注意事項再填寫本頁) Μ高所Μ ’ 域作區動之入望寫希塊所區在行只進以塊可區作副動之之望行希進所所對，只中 Μ料可資為像因 _ 在尺張紙本準家國國中用適釐公 97. 頁正修 401575 A7 B7 五、發明説明（3 1) 經濟部智慧財產局員工消費合作社印製速清除圖像資料。另外，如圖1所示，從資料掩蔽信號控制電路3 1 0輸出之信號DM0〜DM3，在讀出動作被指定之期間中，全部變成 ”L”位準。換言之，在讀出動作期間中，亦即在讀出模態指定信號 R S為活性狀態（” Η ”位準）之期間中*可Μ自動的依照從外部施加之位址信號，將被選擇之副區塊活性化信號S B A 0〜 SBA3分別傳達到對應之解碼器電路200f0〜20Of3。利用此種構造，在讀出動作時，當從外部施加之信號 DQM0〜DQM3錯誤成為” H”位準時，信號DM0〜DM3因為在讀出動作期間中被固定為” L ”位準，所K與從外部施加之信號DQM之位準無關的，可Μ進行正常之讀出動作。圔14是電路圖，用來表示圖13所示之記憶單元陣列板塊之另一構造。圖13所示之記憶單元陣列板瑰之構造之不同部份是利用 1個行選擇信號CSL1同時選擇2個之記憶單元行，利用獨立設置之全局I/O線對偶G - I/O和獨立設置之局部I/O線對偶 I-I/O，用來將寫入資料傳達到該同時被選擇之2個記憶單元行。其他之部份因為與圖13所示之電路構造相同，所Κ在其相同之部份附加相同之符號，不再重複其說明。利用圖14所示之構造，在對1個行選擇線同時選擇2個記憶單元之情況時，對於同時具有區塊寫入功能和寫入掩蔽功能，和匯流排幅度（内部匯流排幅度）變大之DRAM，可Κ ϋ, (請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -34 - 修正頁 401575 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（ 3 2) 將同一資料同時寫入到比通常之寫入動作時多之記憶單元。 [實施例5] 圖 15 是概略方塊圖用來表示本發明之實施例5之寫入驅動電路317之構造£ 、其他之部份因為與實施例 1〜實施例4所示之DRAM之構造相同 t 所Μ 下面只說明該寫入驅動電路31 7之構造和動作。寫入驅動電路 317包含有第1寫入驅動電路320，依照來 i 外部之寫入資料 9 用來將互補之内部寫入資料輸出到輸出節點 OUT和 /OUT 第2寫入驅動電路322，用來接受從外部施加之寫入資料 WD ，藉 K輸出互補之寫入資料；和開關電路 324 用來接受第2寫入驅動電路32 2之輸出，在區塊電路活性化信號 BWE為活性時，將第2寫入驅動電路322 連接到輸出節點 OUT /OUT 在信號ΒίίΕ為非活性狀態時，使第 2寫入驅動電路322與輸出節點OUT，/OUT分離。輸出節點 OUT /OUT 如實施例1〜實施例3所示，亦可 Μ 構建成直接連接到對應之全局匯流排I/O線對偶G- I/O 9 亦可 Μ如實施例 4所示，利用開關電路319a〜319d選擇性的連接到种1 Pto 對應之全局 I / 0線對偶G — I / 0。利用此種構造在區塊寫入時使每一個副塊之多個行選擇信號活性化，在同一個局部I/O線對偶L-I/O連接多個位元線對偶，當與通常動作比較時，可Μ使寫入驅動電路之負載驅動力變大 0 因此，在區塊寫入時可K Μ高速進行資料之寫入。雖然上面已經詳細的揣述和說明了本發明，但宜瞭解者請閱之注項再馬本頁本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） -35 修正頁經濟部智慧財產局員工消費合作社印製 401575 A7 B7五、發明説明（3 3) ，上述之說明只作舉例之用而無意用來限制本發明，本發明之精神和範圍只由所附之申請專利範圍限制。 [元件編號說明] 102 位址緩衝器 102C 行位址緩衝器 104 行預解碼器 106 SBA產生電路 110 列^解碼器+列解碼器 200 行解碼器 200a〜200f 行解碼器 300 記憶簞元陣列板塊 302 命令產生電路 304 控制電路 306 資料掩蔽緩衝器 310 資料掩蔽信號控制電路 312 副區塊信號控制電路 314 輸入/輸出緩衝器 316 寫入驅動電路 316a〜316d 寫人驅動電路 317 寫入驅動電路 318 讀出放大器 318a〜318d 讀出放大器 319a〜319d 開關電路 320 第1寫入驅動電路本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） —3 6 -修正頁 (讀先閱讀背面之注意事項再填寫本頁) 401575 A7 B7 五、發明説明（3 4) 經濟部智慧財產局員工消費合作社印製 322 第2寫入驅動電路 324 開關電路 400 感測放大器 402 開關電路 420 0R電路 422 0R電路 424 0R電路 42 6 0R電路 430 AND電路 432 AND電路 434 AND電路 440 AND電路 450 位址比較電路 452 AND電路 454 AND電路 456 AND電路 458 AND電路 460 AND電路 461 熔線群 462 熔線 464 熔線 466 熔線 468 熔線 472 N通道電晶體 (請先閱讀t-面之注*事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 7 —修正頁 401575 A7 B7 經濟部智慧財產局員工消費合作社印製 >發明説明 (35) 474 N通道電晶體 476 N通道電晶體 478 N通道電晶體 480 N通道電晶體 482 N通道電晶體 484 N通道電晶體 486 N通道電晶體 500 程式化電路 502 HAND電路 504 N AHD電路 506 程式比電路 508 NAND電路 510 NAND電路 512 NAHD電路 514 NAND電路 520 閂鎖電路 522 反相器 524 反相器 550 AND電路 552 AND電路 554 AND電路 556 AND電路 558 AHD電路 560 AHD電路 (請先閱讀背面之注意事項再填寫本頁) 本紙银尺度適用中國國家標準（CNS)A4規格（ 210X297公釐） -38 一修正頁 401575 A7 B7 經濟部智慧財產局員工消費合作社印製、發明説明 (3 6) 562 A H D電路 564 AHD電路 570 AND電路 580 AHD電路 582 AND電路 584 AND電路 586 AND電路 590 AND電路 592 AND電路 1000 DRAM 5000 DRAM 5110 列解碼器 5200 行解碼器 5202 行位址緩衝器 5204 行預解碼器 5206a〜5206d 信號產 5210 AND電路 5220 AND電路 5224 AND電路 5226 AND電路 5228 反相器 5230 位址比較電路 (請先閲讀背面之注意事項再填寫本頁)

、1T -泉· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） _ 3 9 -修正頁

Claims

經濟部中央標準局員工消費合作社印製 401575 A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體記憶裝置，具有區塊寫入橫態，其特徵是具備有：至少為1個之記憶單元陣列板塊，分別包含有被排列成行列狀之多個記憶單元，上述之記憶單元陣列板塊包括有：多個副區塊，分別包含有多個記憶單元行，和冗餘記憶單元行，在上述之副區塊之記億單元中，用來與包含有不良之記憶單元之記憶單元行替換，上述之各個副區塊被分割成為多個行群組；行選擇裝置，依照來自外部之位址信號*用來選擇上述記憶單元陣列板塊中之對應之記憶單元行，上述之行選擇裝置包含有：行選擇信號產生裝置，用來產生行選擇信號，在依照來自外部之動作橫態指定信號所指定之上述區塊寫入模態，用來選擇與上述每一個行群組之1個對應之記憶單元行，和行替換裝置，在上述之行選擇信號和與不良之記憶單元對應之不良位址一致之情況時，就選擇對應之冗餘記憶單元行，和使施加到與上述不良位址對應之行群組之行選擇信號成為非活性；和寫入裝置，在上述之區塊寫入模態被指定之期間，依照上述之位址信號選擇對應之記憶單元列，用來將從外部施加之寫入資料，同時寫入到與上述被選擇之記憶單元列和上述被選擇之記憶單元行對應之多個記憶單元。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）I _ 1 _ (請先閱讀背面之注意事項再填寫本頁) ----— r— IV-11---------訂 I一-----------^--,,-------- A8 B8 C8 D8 六、申請專利範圍 2. 如申請專利範圍第1項之半導體記憶裝置，其中上述之行替換裝置包含有：比較裝置，Μ非揮發性記憶上述之不良位址，在上述之行選擇信號與上述之不良位址一致之情況時，促成用以選擇上逑之冗餘記憶單元行之冗餘行選擇信號活性化；和程式化裝置> Μ非揮發性記憶與上述之不良位址對應之行位址，在回應上述之冗餘行選擇信號之活性化時，促成用以禁止上述對應之行群組之選擇動作之選擇致停信號活性化。 3. 如申請專利範圍第2項之半導體記憶裝置，其中上述之程式化裝置包含有不良位址記憶裝置；上述之不良位址記憶裝置具有：· 第1電源節點，用來接受與活性位準對應之第1電位；第2電源節點*用來接受與非活性位準對應之第2電位；和電阻體和熔線元件，串聯連接在上述之第1和第2電源節點；經濟部中央標準局員工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 上述之半導體記憶裝置更包含有邏輯閘，在回應上述之熔線元件和上述之電阻體之連接節點之電位為活性位準和上述之冗餘行選擇信號為活性位準時，用來使上述之選擇致停信號活性化。 4 .如申請專利範圍第1項之半導體記憶裝置，其中上述之寫入裝置包含有：第1資料驅動裝置，具有第1電流\驅動能力；本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 0 經濟部中央標準局員工消費合作社印製 401575 A8 B8 C8 D8 六、申請專利範圍第2資料驅動裝置，具有第2電流驅動能力；和變換裝置，在回應上述之區塊寫入動作之被指定時，並行的驅動上述之第1和上述之第2資料驅動裝置，藉K進行資料寫入。 . 5 .如申請專利範圍第1項之半導體記憶裝置，其中上逑之冗餘記憶單元行在上逑之每一個副區塊設置m個 (m:自然數，m》2); 上述之行替換裝置被設置成與上述之每一個冗餘記憶單元行對應；上述之各個行替換裝置包含有：比較裝置，K非揮發性記憶上述之不良位址，在上述之行選擇信號與上述之不良位址一致之情況時，促成用K選擇對應之上述冗餘記憶翬元行之冗餘行選擇信號活性化；和程式化裝置，Μ非揮發性記憶與上逑之不良位址對應之行位址，在回應上述之冗餘行選擇信號之活性化時，促成用Μ禁止上述對應之行群組之選擇動作之選擇致停信號活性化。 (5.如申請專利範圍第5項之半導體記憶裝置，其中上述之寫入裝置包含有：第1資料驅動裝置，具有第1電流驅動能力；第2資料驅動裝置，具有第2電流驅動能力；和變換裝置，在回應上述之區塊寫入動作之被指定時，並行的驅動上述之第1和上述之第2資料驅動裝置，藉Μ進行本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） " (請先閲讀背面之注意事項再填寫本頁) F裝------.ΐτ— — -—-ii------ 經濟部中央標準局員工消費合作社印製 401575 as B8 C8 D8六、申請專利範圍資料寫入。 7 .如申請專利範圍第1項之半導體記憶裝置，其中上述之行選擇裝置更具備有行選擇掩蔽控制裝置，依照來自外部之控制信號，在寫.入掩蔽動作被指定之情況時，對於寫入掩蔽動作被指定之上述副區塊，使其不能進行行選擇動作。 8.如申請專利範圍第7項之半導體記憶裝置，其中上述之寫入裝置更包含有寫入掩蔽控制裝置，在上述之寫入掩蔽動作被指定之情況時，對於寫入掩蔽動作被指定之上述副區塊，使其不能進行資料寫入動作。 9 ,如申請專利範圍第7項之半導體記憶裝置，其中更具備有一裝置，依照來自外部之控制信號，在回應讀出模態之被指定時，用來使上述之行選擇掩蔽控制裝置非活性化。 1 0.如申請專利範圍第7項之半導體記憶裝置，其中上述之寫入裝置包含有：第1資料驅動裝置，具有第1電流驅動能力；第2資料驅動裝置，具有第2電流驅動能力；和變換裝置，在回應上述之區塊寫入動作之被指定時，並行的驅動上述之第1和上述之第2資料驅動裝置，藉Μ進行資料之寫入。 (請先閱讀背面之注意事項再填寫本頁)

------，訂 — ^--- sws. .二 —— 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）