TW202537451A - 形成半導體裝置的方法 - Google Patents

Abstract

本揭露提供一種形成半導體裝置的方法，其包括以下步驟。於基底上形成位元線材料層。基底包括胞元區以及鄰近胞元區且在水平方向上位於胞元區的相對側處的拾取區。位元線材料層包括主體部以及在水平方向上自主體部延伸且在垂直方向上排列的多個延伸部。圖案化位元線材料層以形成在水平方向上延伸且在垂直方向上排列的多條位元線。各位元線包括線圖案以及與線圖案的一端連接的著陸墊圖案。

Description

形成半導體裝置的方法

本發明是有關於一種形成半導體裝置的方法，且特別是有關於一種形成半導體記憶體裝置的方法。

隨著電子裝置的尺寸不斷縮小且使用者對於電子裝置的性能的要求不斷提升，如何使電子裝置在維持既有的水平面積的前提下使其包括更多的元件，或是在維持既有的元件數量的前提下使其具有小的水平面積，為本領域技術人員亟欲努力的目標之一。然而，上述情況都將縮小導線的間距（例如位元線的間距），使得直接接觸該導線的導電接觸件（例如位元線接觸件）在臨界尺寸（critical dimension，CD）和重疊（overlay）要求上變得更加嚴苛而造成製程裕度（process margin）不足的問題。

本發明提供一種形成半導體裝置的方法，其中位元線形成為包括線圖案以及與線圖案的一端連接的著陸墊圖案，如此可使得位元線接觸件能夠形成於面積和間距皆大於線圖案的著陸墊圖案上，從而可改善位元線接觸件的製程裕度。

本發明一實施例提供一種形成半導體裝置的方法，其包括：於基底上形成位元線材料層，基底包括胞元區以及鄰近胞元區且在水平方向上位於胞元區的相對側處的拾取區，其中位元線材料層包括主體部以及在水平方向上自主體部延伸且在垂直方向上排列的多個延伸部；以及圖案化位元線材料層以形成在水平方向上延伸且在垂直方向上排列的多條位元線。各位元線包括線圖案以及與線圖案的一端連接的著陸墊圖案。

在一些實施例中，其中著陸墊圖案與線圖案的另一端在垂直方向上交替排列。

在一些實施例中，各著陸墊圖案包括與線圖案連接的第一表面以及與第一表面在水平方向上相對的第二表面。第二表面的輪廓不同於第一表面的輪廓。

在一些實施例中，第二表面為圓形輪廓。

在一些實施例中，各著陸墊圖案包括在垂直方向上相對的第三表面和第四表面，第三表面的輪廓相同於第四表面的輪廓。

在一些實施例中，第一表面與第三表面或第四表面的夾角包括鈍角、銳角或直角。

在一些實施例中，圖案化位元線材料層包括：於位元線材料層上形成在水平方向上延伸且在垂直方向上排列的多個第一罩幕圖案；於各第一罩幕圖案的側壁上形成間隙壁，其中各間隙壁包括環形圖案，環形圖案包括多個線部分以及連接線部分的端部的多個彎曲部分；移除多個第一罩幕圖案；於位元線材料層上形成覆蓋間隙壁的彎曲部分的第二罩幕圖案，其中第二罩幕圖案暴露出位元線材料層的主體部以及各延伸部的一部分；以及移除被間隙壁和第二罩幕圖案所暴露出的位元線材料層的一部分，以形成多條位元線。

在一些實施例中，多個延伸部包括形成在主體部的第一側的多個第一延伸部以及形成在主體部的與第一側相對的第二側的多個第二延伸部，且各第一罩幕圖案覆蓋多個第一延伸部中的一者以及多個第二延伸部中的一者。

在一些實施例中，形成半導體裝置的方法更包括：在形成多條位元線後，移除間隙壁和第二罩幕圖案；以及在相鄰的兩條位元線之間形成在水平方向上排列的多個導電接觸件。

在一些實施例中，形成半導體裝置的方法更包括：在各著陸墊圖案上形成與著陸墊圖案重疊的位元線接觸件，其中位元線接觸件在水平方向上與最外側的導電接觸件間隔開來。

基於上述，在上述形成半導體裝置的方法中，位元線形成為包括線圖案以及與線圖案的一端連接的著陸墊圖案，如此可使得位元線接觸件能夠形成於面積和間距皆大於線圖案的著陸墊圖案上，從而改善位元線接觸件的製程裕度。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1A至圖1H是本發明一實施例的形成半導體裝置的方法的俯視示意圖。圖2是圖1H的著陸墊圖案的俯視示意圖。圖3是本發明另一實施例的著陸墊圖案的俯視示意圖。圖4是本發明又一實施例的著陸墊圖案的俯視示意圖。圖5是本發明一實施例的半導體裝置的俯視示意圖。

首先，請參照圖1A，於基底上形成位元線材料層102。基底可包括胞元區（例如圖1G所示出的胞元區R1）以及鄰近胞元區且在水平方向D1上位於胞元區的相對側處的拾取區（例如圖1G所示出的拾取區R2）。位元線材料層102包括主體部102a以及在水平方向D1上自主體部102a延伸且在垂直方向D2上排列的多個延伸部102b。

基底可包括半導體基底、半導體上覆絕緣體（semiconductor on insulator，SOI）基底和/或形成於半導體基底或SOI基底上的元件層和內連線層。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為P型，而第二導電型可為N型。

元件層可包括如金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）等的主動元件、如電阻、電感或電容等的被動元件或其組合。內連線層可包括前段製程（front-end-of-line，FEOL）和/或後段製程（back-end-of-line，BEOL）所形成的介電層和/或埋設於其中的導體層和/或導電通孔。介電層可包括如氧化物（例如氧化矽）或氮化物（例如氮化矽）等的介電材料。導體層和導電通孔可各自包括諸如金屬或金屬合金等的導電材料。金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。

位元線材料層102可包括諸如金屬或金屬合金等的導電材料。金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。

然後，圖案化位元線材料層102以形成在水平方向D1上延伸且在垂直方向D2上排列的多條位元線（例如圖1F所示出的位元線104）。在一些實施例中，可藉由以下步驟來圖案化位元線材料層102。

首先，請參照圖1A和圖1B，於位元線材料層102上形成在水平方向D1上延伸且在垂直方向D2上排列的多個第一罩幕圖案PR1。在一些實施例中，位元線材料層102的延伸部102b包括形成在主體部102a的第一側（例如主體部102a的右側）的多個第一延伸部102b以及形成在主體部102a的與第一側相對的第二側（例如主體部102a的左側）的多個第二延伸部102b，且各第一罩幕圖案PR1覆蓋多個第一延伸部102b中的一者以及多個第二延伸部102b中的一者。

接著，請參照圖1B和圖1C，於各第一罩幕圖案PR1的側壁上形成間隙壁SP1，其中各間隙壁SP1包括環繞各第一罩幕圖案PR1的環形圖案。在一些實施例中，該環形圖案包括多個線部分以及連接該線部分的端部的多個彎曲部分。舉例來說，如圖1C所示出之具有環形圖案的間隙壁SP1，該環形圖案由上下兩條線部分以及連接該上下兩條線部分的左側端部的左側彎曲部分以及連接該上下兩條線部分的右側端部的右側彎曲部分。然後，請參照圖1C和圖1D，將多個第一罩幕圖案PR1移除，以形成包含間隙壁SP1的罩幕圖案。間隙壁SP1可為單層或多層且可包括如氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、非晶相含碳化合物、晶相含碳化合物、類鑽碳鍍層或其組合等用於間隙壁的材料。

而後，請參照圖1D和圖1E，於位元線材料層102上形成覆蓋間隙壁SP1的彎曲部分的第二罩幕圖案PR2，其中第二罩幕圖案PR2暴露出位元線材料層102的主體部102a以及各延伸部102b的一部分（例如位於各延伸部102b的末端的圓頭部分）。

然後，請參照圖1E和圖1F，以包含間隙壁SP1的罩幕圖案以及第二罩幕圖案PR2為蝕刻罩幕，移除被間隙壁SP1和第二罩幕圖案PR2所暴露出的位元線材料層102的一部分，以形成多條位元線104以及多條虛設位元線106。在一些實施例中，虛設位元線106形成於多條位元線104在垂直方向D2上的相對兩側處以將多條位元線104夾置於其間。在一些實施例中，各位元線104被形成為包括線圖案104a以及與線圖案104a的一端連接的著陸墊圖案104b，如此可使得後續形成之位元線接觸件（如圖1H所示出的位元線接觸件110）能夠著陸在面積和間距皆大於線圖案104a的著陸墊圖案104b上，從而改善位元線接觸件的製程裕度。在一些實施例中，著陸墊圖案104b與線圖案104a的另一端（例如未形成有著陸墊圖案104b的一端）在垂直方向D2上交替排列。

在一些實施例中，各著陸墊圖案104b包括與線圖案104a連接的第一表面以及與第一表面在水平方向D1上相對的第二表面，其中第二表面的輪廓不同於第一表面的輪廓（如圖2至圖4所示）。在一些實施例中，著陸墊圖案104b的第二表面為圓形輪廓（如圖2至圖4所示）。在一些實施例中，各著陸墊圖案104b包括在垂直方向D2上相對的第三表面和第四表面，其中第三表面的輪廓相同於第四表面的輪廓。在一些實施例中，著陸墊圖案104b的第三表面和第四表面將著陸墊圖案104b的第一表面及第二表面連接在一起。在一些實施例中，各著陸墊圖案104b的第一表面與第三表面或第四表面的夾角（例如圖2至圖3所示出的夾角θ1）包括直角（如圖2所示）、鈍角（如圖3所示）或銳角（如圖4所示）。在一些實施例中，各著陸墊圖案104b的第一表面與第三表面或第四表面的夾角為約70º至約140º。在一些實施例中，線圖案104a的寬度W1為約8 nm至約12 nm。

接著，請參照圖1F和圖1G，在形成多條位元線104之後，移除間隙壁SP1和第二罩幕圖案PR2。然後，在相鄰的兩條位元線104之間形成在水平方向D1上排列的多個導電接觸件108。在一些實施例中，形成於胞元區R1中的導電接觸件108a與形成於胞元區R1中的記憶體胞元電性連接。在一些實施例中，形成於胞元區R1中的導電接觸件108a可為儲存節點接觸件（storage node contact，SN contact）。在一些實施例中，形成於拾取區R2中的導電接觸件108b可為儲存節點接觸件。導電接觸件108可包括諸如金屬或金屬合金等的導電材料。金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。

之後，請參照圖1G和圖1H，在各著陸墊圖案104b上形成與著陸墊圖案104b重疊的位元線接觸件110，其中位元線接觸件110在水平方向D1上與最外側的導電接觸件108間隔開來。由此可見，位元線接觸件110能夠著陸在面積和間距皆大於線圖案104a的著陸墊圖案104b上，如此可避免對位誤差所造成之如短路等的相關問題，並且對於位元線接觸件110的臨界尺寸要求相對寬鬆，使得位元線接觸件110具有良好的製程裕度。

在一些實施例中，如圖5所示，半導體裝置可包括形成於基底中的元件隔離結構112，其中位元線104的著陸墊圖案104b能夠形成於元件隔離結構112上。元件隔離結構112可包括如氧化矽等用於元件隔離結構的材料。在一些實施例中，元件隔離結構112可為淺溝渠隔離（shallow trench isolation，STI）結構。

綜上所述，在上述實施例的形成半導體裝置的方法中，位元線形成為包括線圖案以及與線圖案的一端連接的著陸墊圖案，如此可使得位元線接觸件能夠形成於面積和間距皆大於線圖案的著陸墊圖案上，從而改善位元線接觸件的製程裕度。

102:位元線材料層 102a:主體部 102b:延伸部 104:位元線 104a:線圖案 104b:著陸墊圖案 106:虛設位元線 108、108a、108b:導電接觸件 110:位元線接觸件 112:元件隔離結構 D1:水平方向 D2:垂直方向 PR1:第一罩幕圖案 PR2:第二罩幕圖案 R1:胞元區 R2:拾取區 SP1:間隙壁 W1:寬度 θ1:夾角

圖1A至圖1H是本發明一實施例的形成半導體裝置的方法的俯視示意圖。 圖2是圖1H的著陸墊圖案的俯視示意圖。 圖3是本發明另一實施例的著陸墊圖案的俯視示意圖。 圖4是本發明又一實施例的著陸墊圖案的俯視示意圖。 圖5是本發明一實施例的半導體裝置的俯視示意圖。

104:位元線

104a:線圖案

104b:著陸墊圖案

106:虛設位元線

108、108a、108b:導電接觸件

110:位元線接觸件

D1:水平方向

D2:垂直方向

R1:胞元區

R2:拾取區

Claims (10)

1. 一種形成半導體裝置的方法，包括： 於基底上形成位元線材料層，所述基底包括胞元區以及鄰近所述胞元區且在水平方向上位於所述胞元區的相對側處的拾取區，其中所述位元線材料層包括主體部以及在所述水平方向上自所述主體部延伸且在垂直方向上排列的多個延伸部；以及 圖案化所述位元線材料層以形成在所述水平方向上延伸且在所述垂直方向上排列的多條位元線， 其中各所述位元線包括線圖案以及與所述線圖案的一端連接的著陸墊圖案。
2. 如請求項1所述的方法，其中所述著陸墊圖案與所述線圖案的另一端在所述垂直方向上交替排列。
3. 如請求項1所述的方法，其中各所述著陸墊圖案包括與所述線圖案連接的第一表面以及與所述第一表面在所述水平方向上相對的第二表面，所述第二表面的輪廓不同於所述第一表面的輪廓。
4. 如請求項3所述的方法，其中所述第二表面為圓形輪廓。
5. 如請求項3所述的方法，其中各所述著陸墊圖案包括在所述垂直方向上相對的第三表面和第四表面，所述第三表面的輪廓相同於所述第四表面的輪廓。
6. 如請求項5所述的方法，其中所述第一表面與所述第三表面或所述第四表面的夾角包括鈍角、銳角或直角。
7. 如請求項1所述的方法，其中圖案化所述位元線材料層包括： 於所述位元線材料層上形成在所述水平方向上延伸且在所述垂直方向上排列的多個第一罩幕圖案； 於各所述第一罩幕圖案的側壁上形成間隙壁，其中各所述間隙壁包括環形圖案，所述環形圖案包括多個線部分以及連接所述線部分的端部的多個彎曲部分； 移除多個所述第一罩幕圖案； 於所述位元線材料層上形成覆蓋所述間隙壁的所述彎曲部分的第二罩幕圖案，其中所述第二罩幕圖案暴露出所述位元線材料層的所述主體部以及各所述延伸部的一部分；以及 移除被所述間隙壁和所述第二罩幕圖案所暴露出的所述位元線材料層的一部分，以形成多條所述位元線。
8. 如請求項7所述的方法，其中多個所述延伸部包括形成在所述主體部的第一側的多個第一延伸部以及形成在所述主體部的與所述第一側相對的第二側的多個第二延伸部，且各所述第一罩幕圖案覆蓋多個所述第一延伸部中的一者以及多個所述第二延伸部中的一者。
9. 如請求項7所述的方法，更包括： 在形成多條所述位元線後，移除所述間隙壁和所述第二罩幕圖案；以及 在相鄰的兩條所述位元線之間形成在所述水平方向上排列的多個導電接觸件。
10. 如請求項9所述的方法，更包括： 在各所述著陸墊圖案上形成與所述著陸墊圖案重疊的位元線接觸件，其中所述位元線接觸件在所述水平方向上與最外側的所述導電接觸件間隔開來。