TWI905686B - 鈍化結構及其形成方法 - Google Patents

Abstract

形成鈍化結構的方法包括形成金屬墊、在所述金屬墊上沉 積鈍化層並且平坦化所述鈍化層，使得所述鈍化層包括平坦的頂表面。所述方法更包括蝕刻所述鈍化層以在所述鈍化層中形成開口，其中所述金屬墊暴露於所述開口，並且形成導電通孔，包括在所述開口中的下部以及高於所述鈍化層的上部。接著，配給覆蓋所述導電通孔的聚合物層。

Description

鈍化結構及其形成方法

本發明的實施例是有關於一種鈍化結構及其形成方法。

在積體電路的形成中，積體電路裝置(諸如，電晶體)形成在晶圓中的半導體基底的表面處。然後內連線結構形成在積體電路裝置上方。金屬墊形成在內連線結構上方且電偶合至內連線結構。鈍化層和第一聚合物層形成在金屬墊上方，金屬墊暴露在鈍化層和第一個聚合物層中的開口。第一個聚合物層具有緩衝應力的功能。

接著金屬通孔可以形成來連接金屬墊的頂表面，然後在重佈線(redistribution line)上方形成第二個聚合物層。

根據本揭露的一些實施例，形成鈍化結構的方法包括形成金屬墊；在所述金屬墊上沉積鈍化層；平坦化所述鈍化層，使得所述鈍化層包括平坦的頂表面；蝕刻所述鈍化層以在所述鈍化 層中形成開口，其中所述金屬墊暴露於所述開口；形成導電通孔，包括在所述開口中的下部以及高於所述鈍化層的上部；以及分配覆蓋所述導電通孔的聚合物層。

根據本揭露的一些實施例，一種鈍化結構包括金屬墊；鈍化層，包括上覆所述金屬墊的第一部分以及偏離所述金屬墊的第二部分，其中所述第一部分以及所述第二部分的頂表面共平面；導電通孔，包括所述鈍化層中的下部；以及所述鈍化層上方的上部；以及介電層，其中所述導電通孔的所述上部位於所述介電層中。

根據本揭露的一些實施例，一種鈍化結構包括第一金屬墊以及第二金屬墊；至少一介電層，包含鈍化層，其中所述鈍化層包含第一部分，上覆所述第一金屬墊；第二部分，上覆所述第二金屬墊；以及第三部分，連接所述第一部分與所述第二部分，其中所述第一部分、所述第二部分以及所述第三部分的頂表面共平面；以及導電通孔，包括所述鈍化層的下部；以及所述鈍化層上方的上部，其中所述上部與所述至少一介電層的所述第一部分的頂表面形成水平介面。

20:裝置、晶圓

20’:裝置晶粒、晶片

24:半導體基底

26:積體電路裝置

28:層間介電層

30:接觸插塞

32:內連線結構

34:金屬線

34T:頂部金屬特徵

36、44、64:通孔

38、65、80:介電層

38T:頂部介電層

42、50:鈍化層

46:金屬墊

48:前層

50A:下部子層

50B:上部子層

52:介電頂蓋層

54:圖案化光阻、蝕刻遮罩

56:開口

60A:金屬晶種層

60B:金屬材料

62:電鍍遮罩

64A:線通孔

64B:柱通孔

66A、66B、66C、114:區域

70:載體

72:離型膜、光熱轉換層塗層材料

74:晶粒附接膜

76:金屬柱、穿孔

78:包封體

81:重佈線結構

82:重佈線層

84:電性連接件

86:裝置

88:膠帶

92:電性連接件焊料區

94:封裝元件

96:底部填充劑

100:重構晶圓

100’、110:封裝

200:製程流程

202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238:製程

T1、T2、T3、T4、T5:厚度

W1:寬度

S1:間距

LD1、LD2:橫向尺寸

當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解圖方面或本揭露。需要說明的是，按照業界標準慣例，各特徵並未按比例繪製。事實上，各種特徵的尺寸對於討論的清晰 性是可以任意增加或減少的。

圖1至圖9根據一些實施例繪示為在裝置晶粒的形成中間階段的剖面圖。

圖10到圖16根據一些實施例繪示為包括裝置晶粒的封裝的形成中間階段的剖面圖。

圖17根據某些實施例繪示為整合式扇出封裝(integrated fanout package)。

圖18a、圖18b以及圖18c根據一些實施例繪示為封裝以及各個線通孔(line vias)以及銅通孔(copper vias)。

圖19根據一些實施例繪示為形成封裝的製程流程。

本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...下面 (underlying)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(overlying)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

提供一種封裝及其形成方法，其中包括包含具有平坦頂表面的鈍化層(passivation layer)的裝置晶粒。根據本揭露的一些實施例，將鈍化層沉積在金屬墊上，並在平坦化製程中平坦化以具有平坦頂表面。然後將鈍化層圖案化，並形成線通孔(line vias)和柱通孔(pillar vias)，以穿透鈍化層。透過將鈍化層平坦化以具有平坦頂表面，鈍化層的厚度減小。此外，圖案化製程是透過微影製程執行的，以便減小線通孔和柱通孔的間距(pitch)以滿足先進積體電路的需求。

本文討論的實施例是提供範例以實現或使用本揭露的標的，並且發明所屬技術領域通常知識者將易於理解可以執行修改，而這些修改可以保留在不同實施例的預期範圍內。在各種圖式和說明性實施例中，例如參考編號用於指定元素。儘管可以將方法實施例討論為按特定順序執行，但可以以任何邏輯順序執行其他方法實施例。

圖1至圖16根據本揭露的一些實施例繪示為封裝的形成 中的中間階段的剖面圖。相應的製程也示意性地反映在圖19所示的製程流程中。

圖1繪示為(積體電路)裝置20的剖面圖。根據本揭露的一些實施例，裝置20是或包含裝置晶圓，包括主動元件和可能的被動元件，其被表示為積體電路裝置26。裝置20可以在其中包括多個晶片(裝置晶粒)20'，其中示出了晶片20'之一。根據本揭露的替代實施例，裝置20是中介層晶圓(interposer wafer)，其沒有主動元件，並且可以包括或可以不包括被動元件。根據本揭露的另個替代實施例，裝置20是或包括封裝基底條(package substrate strip)，其包括無核心(core-less)封裝基底或其中具有核心的有核心(cored)封裝基底。在後續的討論中，以裝置晶圓作為裝置20的範例，裝置20也可以稱為晶圓20。本揭露的實施例也可以應用於中介層晶圓、封裝基底、封裝等。

根據本揭露的一些實施例，晶圓20包括半導體基底24和形成在半導體基底24頂表面處的特徵。半導體基底24可以由結晶矽、結晶鍺、矽鍺、碳摻雜矽或III-V族化合物半導體，例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。淺溝渠隔離(Shallow Trench Isolation,STI)區(未示出)可以形成在半導體基底24中以隔離半導體基底24中的主動區。

根據本揭露的一些實施例，晶圓20包括形成在半導體基底24的頂表面上的積體電路裝置26。根據一些實施例，積體電路裝置26可以包括互補式金屬氧化物半導體(Complementary Metal- Oxide Semiconductor,CMOS)電晶體、電阻器、電容器、二極體等。此處未示出積體電路裝置26的細節。根據替代實施例，晶圓20用於形成中介層(其沒有主動元件)。

層間介電層(Inter-Layer Dielectric,ILD)28形成在半導體基底24上方並且填充積體電路裝置26中的電晶體(未示出)的閘極疊層之間的間隔(space)。根據一些實施例，層間介電層28由氧化矽、磷矽酸鹽玻璃(Phospho Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro Silicate Glass,BSG)、摻硼磷矽酸鹽玻璃(Boron-doped Phospho Silicate Glass,BPSG)、摻氟矽酸鹽玻璃(Fluorine-doped Silicate Glass,FSG)等所形成。層間介電層28可以使用旋轉塗佈、可流動化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)等來形成。根據本揭露的一些實施例，還可以使用電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition,LPCVD)等的沉積方法來形成層間介電層28。

接觸插塞30形成在層間介電層28中，並且用於將積體電路裝置26電性連接到上覆的金屬線以及通孔。根據本揭露的一些實施例，接觸插塞30是形成自或包括選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金和/或其多層的導電材料。接觸插塞30的形成可以包括在層間介電層28中形成接觸開口、將導電材料填充到接觸開口中、並且執行平坦化製程(諸如化學機械研磨(Chemical Mechanical Polish,CMP)製程或機械研磨製程)以將 接觸插塞30的頂表面與層間介電層28的頂表面齊平。

內連線結構32形成在積體電路裝置26上方。內連線結構32包括金屬線34以及通孔36，其形成在介電層38中(也稱為金屬間介電層(IMD))和蝕刻停止層(未顯示)。以下將同一層的金屬線統稱為金屬層。根據本揭露的一些實施例，內連線結構32包括多個金屬層，包括透過通孔36互連的金屬線34。金屬線34和通孔36可以由銅或銅合金所形成，並且也可以由其他金屬所形成。

根據本揭露的一些實施例，介電層38是由低介電材料形成。例如，低介電材料的介電常數(k值)可以低於約3.5。介電層38可以包括含碳的低介電材料、氫矽酮半氧烷(Chemical Mechanical Polish,HSQ)、甲基矽酮半氧烷(MethylSilsesQuioxane,MSQ)等。蝕刻停止層形成在相應介電層38下方，並且可以由氮化鋁、氧化鋁、碳氧化矽、氮化矽、碳化矽、氮氧化矽等或其多層所形成。

金屬線34和通孔36的形成可以包括單鑲嵌製程和/或雙鑲嵌製程。在用於形成金屬線或通孔的單鑲嵌製程中，首先在介電層38之一中形成溝渠或通孔開口，隨後用導電材料填充溝渠或通孔開口。然後執行平坦化製程，例如化學機械研磨製程，以去除高於介電層頂表面的導電材料的多餘部分，在相應的溝渠或通孔開口中留下金屬線或通孔。在雙鑲嵌製程中，溝渠和通孔開口均形成在介電層中，通孔開口位於溝渠下方並連接到溝渠。然後將導電材 料填入溝渠和通孔開口中以分別形成金屬線和通孔。導電材料可以包括擴散阻障層和位於擴散阻障層上方的含銅金屬材料。擴散阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。

金屬線34包括頂部導電(金屬)特徵(表示為34T)，例如頂部介電層(表示為介電層38T)中的金屬線、金屬墊或通孔，為介電層38的頂層。根據一些實施例，介電層38T是由與介電層38下部者的材料類似的低介電材料所形成。頂部介電層38T中的金屬特徵34T也可以由銅或銅合金所形成，並且可以具有雙鑲嵌結構或單鑲嵌結構。

根據一些實施例，蝕刻停止層(未示出)可以沉積在頂部介電層38T和頂部金屬層上。蝕刻停止層可形成自或包括氮化矽、氧化矽、碳氧化矽、氮氧化矽等。

鈍化層42(製程有時稱為passivation-1或pass-1)形成在蝕刻停止層40上方。根據一些實施例，鈍化層42是由非低介電材料所形成，具有等於或大於氧化矽的介電常數的介電常數。鈍化層42可以形成自或包括無機介電材料，其可包括選自但不限於以下的材料：未摻雜矽酸鹽玻璃(USG)、氮化矽(SiN)、氧化矽(SiO2)、氮氧化矽(SiON)、碳氧化矽(SiOC)或等、其組合、及/或其多層。根據一些實施例，頂部介電層38T和金屬特徵34T的頂表面彼此齊平。因此，鈍化層42可以是平坦層。

根據一些實施例，通孔44形成在鈍化層42中以電性連接到下面的頂部金屬特徵34T。金屬墊46進一步形成在通孔44上 方。相應的製程被繪示為如圖19所示的製程流程200中的製程202。根據一些實施例，金屬墊46包括鋁、鋁銅、銅等。根據一些實施例，金屬墊46可以具有在大約14kÅ和大約60kÅ之間的範圍內的厚度T1。

根據一些實施例，通孔44和金屬墊46在同一製程形成。形成製程可以包括蝕刻鈍化層42以形成開口、沉積包括延伸到開口中的第一部分和鈍化層42上方的第二部分的金屬層、以及圖案化金屬層以形成通孔44和金屬墊46。在一些實施例中，形成製程可以包括沉積金屬晶種層、形成圖案的電鍍遮罩、以及在金屬晶種層上方電鍍金屬層並延伸到開口中。然後去除圖案化的電鍍遮罩，然後蝕刻先前被電鍍遮罩覆蓋的金屬晶種層的部分。根據另一個替代實施例，通孔44和金屬墊46單獨形成，其中通孔44在單一鑲嵌製程中形成，且金屬墊46透過沉積和圖案化所形成。

參考圖2，根據一些實施例，沉積前層(pre-layer)48。相應的製程被繪示為如圖19所示的製程流程200中的製程204。前層48可以是由與下面的金屬墊46和鈍化層42具有良好黏著性的材料所形成。前層48也可以作為用於防止金屬墊46的材料向外擴散的阻障層。因此，前層48也可以被稱為黏著層或阻障層。例如，前層48可以形成自或包括氮化物基介電材料(諸如氮化矽、氧氮化矽、碳氮化矽等)。使用等的共形沉積製程(諸如原子層沉積、化學氣相沉積)來形成前層48。

根據替代實施例，不形成前層48，且隨後形成的鈍化層 50與金屬墊46和鈍化層42直接接觸。因此，使用虛線示出前層48以指出可以形成或不形成前層48。根據一些實施例，前層48在形成時可以具有在約0.1kÅ和約1kÅ之間的範圍內的厚度T2。

接下來，也如圖2所示，形成鈍化層50(有時稱為passivation-2或pass-2)。相應的製程被繪示為如圖19所示的製程流程200中的製程206。根據一些實施例，鈍化層50形成自或包括介電材料，可以包括基於氧化物的介電材料(諸如，未摻雜矽酸鹽玻璃(USG)、旋轉塗佈玻璃(SOG)、氧化矽等)。根據替代實施例，鈍化層50形成自或包括氮化物基介電材料(諸如，氮化矽、碳氮化矽、氮氧化矽等)。

根據另一個替代實施例，鈍化層50由聚合物形成，其以可流動形式點膠(dispense)，然後固化(cure)為固體。根據這些實施例，鈍化層50可以由感光性聚合物(諸如，聚醯亞胺、聚苯並噁唑(PBO)、苯並環丁烯(BCB)等)或非感光性聚合物形成。如將在後續段落中詳細討論的，當鈍化層50由感光性聚合物形成時，將透過蝕刻(使用光阻作為蝕刻遮罩)而不是透過曝光和顯影製程來圖案化。根據一些實施例，鈍化層50被烘烤(bake)直至其交聯(cross-linked)，使得其不會透過的後續曝光和顯影製程(用於圖案化光阻54(圖5))而圖案化。

根據一些實施例，鈍化層50是單層，其中整個鈍化層50由均質(homogeneous)材料形成。根據替代實施例，鈍化層50是複合層，包含兩個或更多子層的。相鄰子層的材料彼此不同，並且 材料可以從上面討論的候選材料中選擇。鈍化層50可以透過旋轉塗佈或沉積方法(諸如，化學氣相沉積、高密度電漿化學氣相沉積、電漿增強化學氣相沉積等)來形成。

根據一些實施例，鈍化層50具有非平坦頂表面。根據一些實施例，鈍化層50直接位於金屬墊46上方的部分具有大於約10kÅ的厚度T3，且厚度T3可以在約10kÅ與約25kÅ之間的範圍內。鈍化層50頂表面的最低部分仍比金屬墊46的頂表面高出一定的邊緣(margin)，使得在後續的平坦化製程之後，鈍化層50的平坦頂表面比金屬墊46的頂表面高出足夠厚度的部分。

參考圖3，執行平坦化製程，例如透過化學機械研磨製程或機械研磨製程。相應的製程被繪示為如圖19所示的製程流程200中的製程208。鈍化層50的整個頂表面因此是平坦的。根據一些實施例，鈍化層50直接位於金屬墊46上方的部分具有厚度T4，其可以在約7kÅ至約15kÅ之間的範圍內。

根據一些實施例，由於化學機械研磨製程，鈍化層的頂表面包括化學機械研磨刮痕(scratch)，其是由研磨墊(polishing pad)和漿料(slurry)中的砂粒(grits)引起的淺刮痕(shallow scratch)。淺刮痕是平坦化製程的標誌。作為比較，如果不執行平坦化製程，則不存在刮痕。化學機械研磨刮痕可以包括彼此平行的第一多個跡線(traces)。另外，可以包括與第一多個跡線相交的第二多個跡線，其中第二多個跡線彼此平行，但不與第一多個跡線平行。第一多個跡線和第二多個跡線可以是彎曲的，或者可以是直的。

根據鈍化層50包括多個子層的一些實施例，在平坦化製程之後，頂部子層被研磨，並且頂部子層下方的下部子層可以被暴露或可以不被暴露。圖3繪示出鈍化層50包括下部子層50A和上部子層50B的範例實施例，其為沉積時的共形層。根據一些實施例，在平坦化製程之後，下部子層50A可以具有暴露的一些部分，並且一些其他部分被上部子層50B覆蓋。根據替代實施例，在平坦化製程之後，整個下部子層50A被研磨的上部子層50B覆蓋。

參考圖4，介電頂蓋層52沉積在鈍化層50上方。相應的製程被繪示為如圖19所示的製程流程200中的製程210。根據一些實施例，介電頂蓋層52也是由對下層和上層具有良好黏著力的材料所形成。例如，介電頂蓋層52可以形成自或包括氮化物基介電材料(諸如，氮化矽、氧氮化矽、碳氮化矽等)。使用共形沉積製程(諸如，原子層沉積、化學氣相沉積等)來形成介電頂蓋層52。整個介電頂蓋層52可以是平坦的。根據一些實施例，介電頂蓋層52的厚度T5可以在約5kÅ和約20kÅ之間的範圍內。

參考圖5，形成並圖案化蝕刻遮罩54。相應的製程被繪示為如圖19所示的製程流程200中的製程212。根據一些實施例，蝕刻遮罩54包括光阻，其圖案化包括將微影遮罩(未示出)放置在蝕刻遮罩54上方，其中微影遮罩包括不透明圖案和透明部分。然後執行曝光製程以曝光光阻的一些部分，隨後執行顯影製程以去除光阻的一些部分，形成如圖5所示的圖案。在蝕刻遮罩54中形成開口56。

蝕刻遮罩54還可以(或可以不)具有單層結構、雙層結構或三層結構，包括抗反射塗層(anti-reflective coating)。抗反射塗層可有助於減少反射，並且所得開口的寬度、間隔(spacings)和間距(pitches)可進一步減少。

根據一些鈍化層50包括感光性材料(諸如，聚醯亞胺、PBO、BCB等)的實施例，在蝕刻遮罩54(光阻)被曝光並圖案化時，鈍化層層50已經被充分烘烤並因此被交聯(cross-linked)。因此，即使鈍化層50可以接收用於曝光的光並且可以暴露於用於顯影蝕刻遮罩54的化學品(在開口56延伸到鈍化層50的情況下)，鈍化層50也不被顯影，且開口56停在鈍化層50的頂表面上。

在後續的製程中，介電頂蓋層52、鈍化層50和前層48(當形成時)在非等向性蝕刻製程中被圖案化。因此，開口56向下延伸以穿透電介質頂蓋層52、鈍化層50和前層48，其中金屬墊46暴露於開口56。相應的製程被繪示為如圖19所示的製程流程200中的製程214。根據一些實施例，開口56的寬度W1大於約2微米，並且可以在約2微米與約10微米之間的範圍內。

根據一些鈍化層50包括感光性材料(諸如聚醯亞胺、PBO、BCB等)的實施例，鈍化層50中開口56的形成是透過蝕刻，而不是透過曝光和顯影。採用光阻作為蝕刻遮罩的微影製程具有減少圖案化特徵的間距(pitch)和間隔(spacing)的優點。此外，蝕刻遮罩54可以採用雙層結構或三層結構，使得能夠進一步減少開 口56的寬度和間隔。因此，開口56的寬度W1和相鄰開口56之間的間距S1都可以減少，例如，被減小至約2微米至約10微米之間的範圍。

作為比較，在相關領域中，聚醯亞胺層可以作為應力緩衝層配給並形成在金屬墊46上，並且聚醯亞胺層不透過化學機械研磨或機械研磨來平坦化。因此，為了具有相對平坦的頂表面，聚醯亞胺層較厚，其厚度可在約4微米至約6微米之間的範圍內。聚醯亞胺層的圖案化是透過曝光和顯影(而不是透過使用上覆的圖案的光阻來執行蝕刻)來實現的。因此，開口的寬度和間隔無法減少以滿足先進積體電路的規格。例如，開口的寬度和間隔可能被不利地受限為大於10微米。這明顯減少了可形成的通孔數量。

在形成開口56後，蝕刻遮罩54被去除(例如在灰化製程(ashing process)或蝕刻製程中)，所得到的結構如圖6所示。圖7和圖8繪示出通孔(柱)的形成。相應的製程被繪示為如圖19所示的製程流程200中的製程216。圖7繪示出金屬晶種層60A的形成，根據一些實施例，金屬晶種層60A可以透過物理氣相沉積來沉積。金屬晶種層60A可以包括鈦層以及鈦層上方的銅層。電鍍遮罩62形成在金屬晶種層60A上，並且被圖案化，其中一些部分上覆通孔開口56(圖6)。然後沉積金屬材料60B。根據一些實施例，透過電鍍來執行沉積。金屬材料60B可包括銅、鎳、鎢、鈷等、其組合及/或其多層。

然後去除電鍍遮罩62，並且露出金屬晶種層60A的一些 部分。然後，透過蝕刻去除金屬晶種層60A的暴露部分，其中金屬材料60B作為蝕刻遮罩。金屬晶種層60A和金屬材料60B的剩餘部分統稱為通孔64，如圖8所示。根據一些實施例，通孔64包括線通孔64A，當從俯視圖中觀察時，線通孔64A具有線形狀(細長的)。通孔64還包括柱通孔64B，柱通孔64B具有柱狀形狀，並且在俯視圖中觀察時伸長較小。

根據一些實施例，如圖8所示，線通孔64A的橫向尺寸LD1(長度和寬度)具有比柱通孔64B的橫向尺寸LD2更大。相鄰線通孔64A之間的間距也可以大於相鄰柱通孔64B之間的間隔。

圖18A根據一些實施例繪示為裝置晶粒20’的示意性俯視圖。示意性地繪示出多個區域66A、區域66B和區域66C，其示出通孔64可以位於的位置。根據一些實施例，線通孔64A(圖18B)可以位於區域66A、區域66B和區域66C中之一者，而柱通孔64B(圖18C)可以位於區域66A、區域66B和區域66C中的另一者。

圖18B根據一些實施例繪示為線通孔64A的俯視圖。在所示範例中，線通孔64A形成為具有網格圖案(grid pattern)，線通孔64A中的線包括水平線和垂直線。根據這些實施例，網格狀線通孔可用於電接地、電磁遮蔽、散熱等。根據替代實施例，當在俯視圖觀看時，線通孔64A可以是細長條(elongated strip)，而不是形成網格。圖18C繪示為多個柱通孔64B的俯視圖，其可以佈置為陣列。

在後續製程中，如圖9所示，形成介電層65以在其中嵌入通孔64。相應的製程被繪示為如圖19所示的製程流程200中的製程218。根據一些實施例，介電層65形成自或包括聚醯亞胺、PBO、BCB等。介電層65的頂表面高於通孔64的頂表面，因此通孔64被覆蓋。然後將晶圓20單體化，例如切割成多個分離的晶粒20'。相應的製程如圖19所示的製程流程200中的製程220所示。在切割製程中，晶圓20可以固定在切割膠帶(dicing tape)(未示出)上，進一步將其固定在框架(frame)(未示出)上。

參考圖10，提供載體70，離型膜(release film)72塗覆在載體70上。載體70可以是玻璃載體、矽晶圓、有機載體等。離型膜72可以由基於聚合物的材料和/或基於環氧基的熱解材料(thermal-release material)(諸如，光熱轉換層(Light-To-Heat Conversion，LTHC)材料)形成。可以存在有介電緩衝層(未示出)，例如形成在離型膜72上的聚對苯撐苯並二噁唑(PBO)層。

金屬柱(Metal posts)76形成在載體70上方，例如形成在介電緩衝層(未示出)上。相應的製程被繪示為如圖19所示的製程流程200中的製程222。根據一些實施例，金屬柱76的形成包括沉積金屬晶種層、形成電鍍遮罩、在電鍍遮罩的開口中電鍍金屬柱76、去除電鍍遮罩，以及蝕刻先前被電鍍遮罩覆蓋的金屬晶種層部分。

裝置晶粒20'也透過晶粒附接膜(die-attach film)74附接至載體70，其為黏著膜。相應的製程被繪示為如圖19所示的製程 流程200中的製程224。雖然示出一個裝置晶粒20’，但是可以存在有附著到載體70的多個裝置晶粒20’。

接下來，裝置晶粒20'和金屬柱76包封在包封體(encapsulant)78中，如圖11所示。相應的製程被繪示為如圖19所示的製程流程200中的製程226。包封體78填充了在相鄰金屬柱76之間的間隙以及在金屬柱76和裝置晶粒20'之間的間隙。包封體78可以包括模製化合物(molding compound)、模製底部填充物(molding underfill)、環氧樹脂和/或樹脂。包封體78的頂表面高於通孔64的頂端。模製化合物可包括基座(base)材料(可以是聚合物、樹脂、環氧樹脂等)以及基座材料中的填料顆粒(未示出)。填料顆粒可以是SiO₂、Al₂O₃、二氧化矽等介電顆粒，並且可以具有球形形狀。另外，球形填料顆粒可以具有相同或不同的直徑。

如圖12所示，執行平坦化製程(諸如，化學機械研磨製程或機械研磨製程)來薄化包封體78和介電層65，直到金屬柱76和通孔64全部暴露。相應的製程被繪示為如圖19所示的製程流程200中的製程228。金屬柱76在下文中稱為穿孔76。

圖13繪示出前側重佈線結構81的形成，其包括介電層80和重佈線層82。相應的製程被繪示為如圖19所示的製程流程200中的製程230。介電層80可以由諸如PBO、聚醯亞胺等聚合物形成。介電層80的形成可以包括以可流動形式塗覆介電層80，然後固化介電層80。根據本揭露的替代實施例，介電層80由無機 介電材料(諸如，氮化矽)形成、氧化矽等。形成方法可以包括化學氣相沉積、原子層沉積、電漿增強化學氣相沉積或其他適合的沉積方法。

形成重佈線層82以電性連接到裝置晶粒20'和穿孔76。每個重佈線層82包括形成在相應的底下介電層80中的通孔部分，以及在相應的介電層80上方的跡線部分(金屬線)。根據本揭露的一些實施例，重佈線層82中的每層在電鍍製程中形成，包括沉積金屬晶種層(未示出)、在金屬晶種上方形成且圖案化光阻(未示出)，並在金屬晶種層上方電鍍金屬材料(諸如，銅和/或鋁)。然後去除圖案的光阻，接著蝕刻先前被圖案的光阻覆蓋的金屬晶種層部分。

也如圖13所示，形成電性連接件84。電性連接件84的形成可以包括將焊球放置在重佈線層82的暴露部分上，然後回流(reflow)焊球(solder ball)，因此電性連接件84是焊接區。根據本揭露的替代實施例，電性連接件84的形成包括執行電鍍步驟，以在重佈線層82上方形成焊料層(solder layer)，然後回流焊料層。電性連接件84還可以包括非焊料金屬柱、或金屬柱和非焊料金屬柱上方的焊料蓋(solder cap)，其也可以透過電鍍形成。在整個描述中，離型膜72上方的結構稱為重構晶圓100。

圖13繪示出裝置86與重佈線結構81的接合。根據一些實施例，裝置86包括獨立被動元件(Independent Passive Device,IPD)，諸如電容器晶粒、電感器晶粒等。

接下來，參考圖14，重構晶圓100被放置在膠帶(tape)88上，被附接到框架(未示出)。根據本揭露的一些實施例，電性連接件84與膠帶88接觸。接下來，離型膜72上的結構與載體70剝離(de-bonded)，也如圖14所示。相應的製程被繪示為如圖19所示的製程流程200中的製程232。在剝離中，光束(light beam)投射在光熱轉換層(LTHC)塗層材料72上，且光束穿透透明載體70。根據一些實施例，光束是雷射光束，掃描整個光熱轉換層塗層材料72。

由於曝光(例如雷射掃描)，載體70可以從光熱轉換層塗層材料72上剝離，並且因此重構晶圓100從載體70上剝離(拆卸(demounted))。

圖15繪示出電性連接件92的形成，根據一些實施例，電性連接件92可以包括焊料區。相應的製程被繪示為如圖19所示的製程流程200中的製程234。在後續製程中，重構晶圓100被切割成多個封裝(package)100’。相應的製程如圖19所示的製程流程200中的製程236。

圖16也繪示出封裝100’與封裝元件94的接合，因而形成封裝110。相應的製程被繪示為如圖19所示的製程流程200中的製程238。透過焊料區92執行接合，焊料區92將穿孔76接合到封裝元件94的金屬墊。根據一些實施例，封裝元件94可以包括封裝基底、中介層、印刷電路板、封裝等。底部填充劑96設置在封裝100’和封裝元件94之間。

圖17繪示出併入裝置晶粒20’的封裝110，根據一些實施例。區域114示出其中形成鈍化層50(其具有平坦的表面)和通孔64的區域。根據一些實施例，封裝110包括兩個裝置晶粒20'。

在上述實施例中，根據本揭露的一些實施例討論了一些製程和特徵，以形成3D封裝(3D packaging)。也可以包括其他特徵和製程。例如，可以包括測試結構以協助驗證3D封裝或3DIC裝置的測試。測試結構可以包括例如形成在重佈線層或基底上的測試墊，其允許測試3D封裝或3DIC、使用探針(probe)和/或探針卡(probe card)等。驗證測試可以在中間結構以及最終結構上執行。另外，本文所揭露的結構和方法可以與併入已知良好晶粒的中間驗證的測試方法結合使用，以增加產量並降低成本。

本揭露的實施例具有一些有利的特徵。透過形成並平坦化鈍化層，不需要形成厚的聚醯亞胺層作為具有相對平坦頂表面的應力緩衝層。執行使用圖案化微影遮罩的微影製程以圖案化鈍化層。因此減少了通孔的間距、寬度和間隔。另外，透過平坦化和薄化鈍化層，減小了鈍化層的厚度。

根據本揭露的一些實施例，方法包括形成金屬墊；在所述金屬墊上沉積鈍化層；平坦化所述鈍化層，使得所述鈍化層包括平坦的頂表面；蝕刻所述鈍化層以在所述鈍化層中形成開口，其中所述金屬墊暴露於所述開口；形成導電通孔，包括在所述開口中的下部以及高於所述鈍化層的上部；以及配給覆蓋所述導電通孔的聚合物層。

在實施例中，所述方法更包括切割包括所述導電通孔以及所述聚合物層的晶圓，以分離所述晶圓中的多個裝置晶粒；將所述多個裝置晶粒中的裝置晶粒包封在包封體中；以及研磨所述包封以及所述裝置晶粒，以露出所述導電通孔。在實施例中，所述方法更包括當形成所述金屬墊時，形成附加金屬墊，其中所述導電通孔是將所述金屬墊電性連接到所述附加金屬墊的線通孔。在實施例中，所述方法更包括在形成所述鈍化層之前，使用共形沉積製程在所述金屬墊上沉積前層。

在實施例中，所述方法更包括在平坦化所述鈍化層之後且在蝕刻所述鈍化層之前，在所述金屬墊上沉積頂蓋層。在實施例中，所述蝕刻所述鈍化層包括在所述鈍化層上方形成圖案化光阻，其中使用所述圖案化光阻作為蝕刻遮罩來蝕刻所述鈍化層。在實施例中，所述沉積所述鈍化層包括沉積無機介電層。

在實施例中，所述沉積所述鈍化層包括沉積附加聚合物層。在實施例中，所述沉積所述鈍化層包括沉積均質材料，並且整個所述鈍化層由所述均質材料形成。在實施例中，所述沉積所述鈍化層包括沉積包括不同介電材料的多個子層。

根據本揭露的一些實施例，一種結構包括金屬墊；鈍化層，包括上覆所述金屬墊的第一部分以及偏離所述金屬墊的第二部分，其中所述第一部分以及所述第二部分的頂表面共平面；導電通孔，包括所述鈍化層中的下部；以及所述鈍化層上方的上部；以及介電層，其中所述導電通孔的所述上部位於所述介電層中。

在實施例中，所述結構更包括位於所述金屬墊與所述鈍化層之間的前層，其中所述前層包括具有相同厚度的垂直部分和水平部分。在實施例中，所述結構更包括所述鈍化層上方的介電頂蓋層，其中所述導電通孔的所述下部進一步位於所述介電頂蓋層中。在實施例中，整個所述介電頂蓋層是平坦的。在實施例中，所述導電通孔以及所述介電層被包括在裝置晶粒中，並且所述結構更包括：包封體，包封其中的所述裝置晶粒；以及重佈線結構，包括多個重佈線，其中所述多個重佈線位於所述裝置晶粒上方並且電性耦合至所述裝置晶粒。在實施例中，所述結構，更包括所述包封體中的穿孔，其中所述穿孔電性耦合到所述多個重佈線中的一者。

根據本揭露的一些實施例，一種結構包括第一金屬墊以及第二金屬墊；至少一介電層，包含鈍化層，其中所述鈍化層包含第一部分，上覆所述第一金屬墊；第二部分，上覆所述第二金屬墊；以及第三部分，連接所述第一部分與所述第二部分，其中所述第一部分、所述第二部分以及所述第三部分的頂表面共平面；以及導電通孔，包括所述鈍化層的下部；以及所述鈍化層上方的上部，其中所述上部與所述至少一介電層的所述第一部分的頂表面形成水平介面。

在實施例中，所述結構更包括包封體，接觸所述至少一介電層的相對側壁；穿孔，穿透所述包封體；以及多個重佈線，位於所述導電通孔以及所述穿孔上方並電性耦合至所述導電通孔以及 所述穿孔。在實施例中，所述結構更包括所述鈍化層上方的介電頂蓋層，其中所述導電通孔的所述下部進一步位於所述介電頂蓋層中。在實施例中，所述結構更包括所述鈍化層下方的前層，其中所述導電通孔的所述下部進一步位於所述前層中。

上述對特徵和實施例的概述是為了使所屬技術領域中具有通常知識者更好地理解本發明的方面。所屬技術領域中具有通常知識者應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的完成。所屬技術領域中具有通常知識者還應當認識到，這樣的等同物構造並不背離本揭露的精神和範圍，並且他們可以在不背離本揭露的精神和範圍的情況下在此做出各種變化、替換和改變。

200:製程流程

202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238:製程

Claims (9)

1. 一種形成鈍化結構的方法，包括： 形成金屬墊； 在所述金屬墊上沉積前層，其中所述前層包括第一氮化物基介電材料； 在所述前層上沉積鈍化層，其中所述鈍化層包括氧化物基的介電材料或聚合物； 平坦化所述鈍化層，使得所述鈍化層包括平坦的頂表面； 在所述鈍化層上沉積介電頂蓋層，其中所述介電頂蓋層包括第二氮化物基介電材料； 蝕刻所述鈍化層以在所述鈍化層中形成開口，其中所述金屬墊暴露於所述開口； 形成導電通孔，包括在所述開口中的下部以及高於所述鈍化層的上部；以及 配給覆蓋所述導電通孔的聚合物層。
2. 如請求項1所述的方法，更包括： 切割包括所述導電通孔以及所述聚合物層的晶圓，以分離所述晶圓中的多個裝置晶粒； 將所述多個裝置晶粒中的裝置晶粒包封在包封體中；以及 研磨所述包封體以及所述裝置晶粒，以露出所述導電通孔。
3. 如請求項1所述的方法，更包括：當形成所述金屬墊時，形成附加金屬墊，其中所述導電通孔是將所述金屬墊電性連接到所述附加金屬墊的線通孔。
4. 如請求項1所述的方法，其中使用共形沉積製程在所述金屬墊上沉積所述前層。
5. 一種鈍化結構，包括： 金屬墊； 前層，位於所述金屬墊上，其中所述前層包括第一氮化物基介電材料； 鈍化層，位於所述前層上，包括上覆所述金屬墊的第一部分以及偏離所述金屬墊的第二部分，其中所述第一部分以及所述第二部分的頂表面共平面，其中所述鈍化層包括氧化物基的介電材料或聚合物； 介電頂蓋層，位於所述鈍化層上，其中所述介電頂蓋層包括第二氮化物基介電材料； 導電通孔，包括： 所述鈍化層中的下部；以及 所述鈍化層上方的上部；以及 介電層，其中所述導電通孔的所述上部位於所述介電層中。
6. 如請求項5所述的鈍化結構，其中所述導電通孔的所述下部更位於所述介電頂蓋層中。
7. 如請求項6所述的鈍化結構，其中整個所述介電頂蓋層是平坦的。
8. 一種鈍化結構，包括： 第一金屬墊以及第二金屬墊； 介電層，包含前層、鈍化層及介電頂蓋層， 其中所述前層位於所述第一金屬墊以及所述第二金屬墊上，所述前層包括第一氮化物基介電材料，所述介電頂蓋層包括第二氮化物基介電材料， 其中所述鈍化層，包括氧化物基的介電材料或聚合物，包含： 第一部分，上覆所述前層和所述第一金屬墊； 第二部分，上覆所述前層和所述第二金屬墊；以及 第三部分，連接所述第一部分與所述第二部分，其中所述第一部分、所述第二部分以及所述第三部分的頂表面共平面， 其中所述介電頂蓋層位於所述鈍化層上；以及 導電通孔，包括： 所述鈍化層中的下部；以及 所述鈍化層上方的上部，其中所述上部與所述介電層的所述第一部分的所述頂表面形成水平介面。
9. 如請求項8所述的鈍化結構，更包括： 包封體，接觸所述介電層的相對側壁； 穿孔，穿透所述包封體；以及 多個重佈線，位於所述導電通孔以及所述穿孔上方並電性耦合至所述導電通孔以及所述穿孔。