TW202312457A - 半導體記憶裝置 - Google Patents

Abstract

本發明的實施方式抑制半導體記憶裝置的成品率的降低。實施方式的半導體記憶裝置包括：基板、第一導電體層及第二導電體層，於第一方向上依次排列且相互分離地設置；第一半導體膜，沿所述第一方向延伸，與所述第一導電體層交叉，且與所述第二導電體層相接；以及第一電荷蓄積膜，設置於所述第一半導體膜與所述第一導電體層之間，與所述第二導電體層相接，所述第一半導體膜於與所述第一導電體層同等的高度上包括包含n型半導體的部分。

Description

半導體記憶裝置

[相關申請案] 本申請案享有以日本專利申請案2021-144829號（申請日：2021年9月6日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。 實施方式是有關於一種半導體記憶裝置。

作為能夠以不揮發的方式記憶資料的半導體記憶裝置，已知有反及（Not-And，NAND）快閃記憶體。於如該NAND快閃記憶體般的半導體記憶裝置中，為了實現高積體化、大容量化而採用三維記憶體結構。

實施方式抑制半導體記憶裝置的成品率的降低。

實施方式的半導體記憶裝置包括：基板、第一導電體層及第二導電體層，於第一方向上依次排列且相互分離地設置；第一半導體膜，沿所述第一方向延伸，與所述第一導電體層交叉，且與所述第二導電體層相接；以及第一電荷蓄積膜，設置於所述第一半導體膜與所述第一導電體層之間，與所述第二導電體層相接，所述第一半導體膜於與所述第一導電體層同等的高度上包括包含n型半導體的部分。

以下，參照圖式對實施方式進行說明。圖式的尺寸及比率未必與現實中者相同。

再者，於以下的說明中，對具有大致相同的功能及結構的構成元件標註相同的符號。於特別區分具有同樣的結構的元件彼此的情況下，存在在相同符號的末尾附加互不相同的字母或數字的情況。

1. 實施方式 1.1 結構 1.1.1 記憶體系統 圖1是表示包括實施方式半導體記憶裝置的記憶體系統的結構一例的框圖。記憶體系統為以連接於未圖示的外部的主機機器的方式構成的記憶裝置。記憶體系統例如為如安全數位（secure digital，SD） ^TM卡般的記憶卡、通用快閃存儲（universal flash storage，UFS）、及固態硬碟（solid state drive，SSD）。

記憶體系統包括半導體記憶裝置1及記憶體控制器2。

半導體記憶裝置1是以不揮發的方式記憶資料的記憶體。半導體記憶裝置1例如為NAND型快閃記憶體。

記憶體控制器2例如包含如系統單晶片（system-on-a-chip，SoC）般的積體電路。記憶體控制器2基於來自主機機器的要求控制半導體記憶裝置1。具體而言，例如記憶體控制器2對半導體記憶裝置1寫入主機機器要求寫入的資料。又，記憶體控制器2自半導體記憶裝置1讀出主機機器要求讀出的資料並發送至主機機器。

半導體記憶裝置1與記憶體控制器2的通訊例如依照單資料率（single data rate，SDR）介面、雙態觸變（toggle）雙倍資料率（double data rate，DDR）介面、或開放式NAND快閃介面（Open NAND flash interface，ONFI）。

1.1.2半導體記憶裝置 接著，參照圖1所示的框圖，對實施方式的半導體記憶裝置的內部結構進行說明。半導體記憶裝置1例如包括記憶胞陣列10及周邊電路PERI。周邊電路PERI包括指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。

記憶胞陣列10包括多個區塊BLK0～BLKn（n為1以上的整數）。區塊BLK是能夠以不揮發的方式記憶資料的多個記憶胞電晶體的集合。區塊BLK例如用作資料的抹除單元。又，於記憶胞陣列10設置多個位元線及多個字元線。一個記憶胞電晶體例如與一根位元線及一根字元線建立關聯。

指令暫存器11記憶半導體記憶裝置1自記憶體控制器2接收到的指令CMD。指令CMD包括例如使定序器13執行讀出動作、寫入動作、及抹除動作等的命令。

位址暫存器12記憶半導體記憶裝置1自記憶體控制器2接收到的位址資訊ADD。位址資訊ADD包括例如頁面位址PA、區塊位址BA、及行位址CA。例如頁面位址PA、區塊位址BA、及行位址CA分別用於字元線、區塊BLK、及位元線的選擇。

定序器13對半導體記憶裝置1整體的動作進行控制。例如，定序器13基於由指令暫存器11所記憶的指令CMD對驅動器模組14、列解碼器模組15、及感測放大器模組16等進行控制，而執行讀出動作、寫入動作、及抹除動作等。

驅動器模組14生成讀出動作、寫入動作、及抹除動作等所使用的電壓。然後，驅動器模組14基於例如由位址暫存器12所記憶的頁面位址PA，對與所選擇的字元線相對應的訊號線施加所生成的電壓。

列解碼器模組15基於由位址暫存器12所記憶的區塊位址BA，選擇相對應的記憶胞陣列10內的一個區塊BLK。然後，列解碼器模組15將例如對與所選擇的字元線相對應的訊號線施加的電壓傳送至所選擇的區塊BLK內的所選擇的字元線。

感測放大器模組16於寫入動作中，將自記憶體控制器2接收到的寫入資料傳送至記憶胞陣列10。又，感測放大器模組16於讀出動作中，基於位元線的電壓判定由記憶胞電晶體所記憶的資料。感測放大器模組16將該判定結果作為讀出資料DAT傳送至記憶體控制器2。

1.1.3 記憶胞陣列的電路結構 圖2是表示實施方式的半導體記憶裝置所包括的記憶胞陣列的電路結構一例的電路圖。於圖2中，示出記憶胞陣列10所包含的多個區塊BLK中的一個區塊BLK。於圖2所示的例子中，區塊BLK例如包括四個串單元SU0～SU3。

各串單元SU包括與位元線BL0～位元線BLm（m為1以上的整數）分別建立關聯的多個NAND串NS。各NAND串NS例如包括記憶胞電晶體MT0～記憶胞電晶體MT7、以及選擇電晶體STD及選擇電晶體STS。記憶胞電晶體MT0～記憶胞電晶體MT7的各者包括控制閘極及電荷蓄積膜，以不揮發的方式保持資料。選擇電晶體STD及選擇電晶體STS的各者用於各種動作時的串單元SU的選擇。再者，以下的說明中，記憶胞電晶體MT0～記憶胞電晶體MT7亦分別被稱為記憶胞電晶體MT。

於各NAND串NS中，記憶胞電晶體MT0～記憶胞電晶體MT7串聯連接。選擇電晶體STD的汲極連接於建立關聯的位元線BL，選擇電晶體STD的源極連接於所串聯連接的記憶胞電晶體MT0～記憶胞電晶體MT7的一端。選擇電晶體STS的汲極連接於所串聯連接的記憶胞電晶體MT0～記憶胞電晶體MT7的另一端。選擇電晶體STS的源極連接於源極線SL。

於同一區塊BLK中，記憶胞電晶體MT0～記憶胞電晶體MT7的控制閘極分別連接於字元線WL0～字元線WL7。串單元SU0～串單元SU3內的選擇電晶體STD的閘極分別連接於選擇閘極線SGD0～選擇閘極線SGD3。相對於此，多個選擇電晶體STS的閘極共通連接於選擇閘極線SGS。然而，並不限於此，多個選擇電晶體STS的閘極可針對各串單元SU而連接於不同的選擇閘極線SGS0～選擇閘極線SGS3。

位元線BL0～位元線BLm的各者於多個區塊BLK間共通連接各串單元SU所包含的一個NAND串NS。字元線WL0～字元線WL7的各者針對各區塊BLK而設置。源極線SL例如於多個區塊BLK間共有。

連接於一個串單元SU內共通的字元線WL的多個記憶胞電晶體MT的集合例如被稱為胞單元CU。例如，將包括分別記憶1位元資料的記憶胞電晶體MT的胞單元CU的記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶的資料的位元數，可能具有2頁資料以上的記憶容量。

再者，實施方式的半導體記憶裝置1所包括的記憶胞陣列10的電路結構並不限定於以上所說明的結構。例如，各區塊BLK所包括的串單元SU的個數可設計為任意個數。各NAND串NS所包括的記憶胞電晶體MT以及選擇電晶體STD及選擇電晶體STS的個數可分別設計為任意個數。

1.1.4 記憶胞陣列的結構 其次，使用圖3對記憶胞陣列10的結構進行說明。圖3是實施方式半導體記憶裝置1的記憶胞陣列10的剖面結構的一例。

再者，於以下所參照的圖式中，X方向對應於位元線BL的延伸方向，Y方向對應於字元線WL的延伸方向。Z1方向對應於自半導體記憶裝置1的電極焊墊朝向半導體基板的方向，Z2方向對應於自半導體記憶裝置1的半導體基板朝向電極焊墊的方向。於不限定Z1方向及Z2方向中的任一者的情況下，表述為Z方向。再者，於以後的說明中，某個構成元件具有在XY平面內擴展的兩個面（或端部），於該兩個面（或端部）沿著Z方向排列的情況下，將該兩個面（或端部）中的電極焊墊側設為第一面（第一端），將半導體基板側設為第二面（第二端）。

記憶胞陣列10於Z方向上設置於半導體記憶裝置1的電極焊墊與半導體基板之間。記憶胞陣列10包括導電體層30～導電體層35及多個記憶體柱MP（圖3中僅圖示一部分）。

導電體層30例如形成為沿著XY平面擴展的板狀。導電體層30用作源極線SL。導電體層30包含金屬材料。更具體而言，導電體層30例如包括導電體層30A及導電體層30B。導電體層30A例如形成為沿著XY平面擴展的板狀。導電體層30A包含鎢。於導電體層30A的第二面上積層導電體層30B。導電體層30B例如形成為沿著XY平面擴展的板狀。導電體層30B包含Ti/TiN（鈦及氮化鈦的混合材料）。

於導電體層30的第二面上積層絕緣體層50。於絕緣體層50的第二面上積層導電體層31。導電體層31例如形成為沿著XY平面擴展的板狀。導電體層31被用作選擇閘極線SGS。導電體層31例如包含鎢。

於導電體層31的第二面上積層絕緣體層51。於絕緣體層51的第二面上，8個導電體層32及8個絕緣體層52朝向Z1方向按導電體層32、絕緣體層52、…、導電體層32、絕緣體層52的順序積層。導電體層32例如形成為沿著XY平面擴展的板狀。8個導電體層32沿著Z1方向自導電體層31側起依次分別用作字元線WL0～字元線WL7。導電體層32例如包含鎢。

於最靠半導體基板側的絕緣體層52的第二面上積層導電體層33。導電體層33例如形成為沿著XY平面擴展的板狀。導電體層33被用作選擇閘極線SGD。導電體層33例如包含鎢。導電體層33例如藉由構件SHE針對每個串單元SU電性絕緣。

於導電體層33的第二面上積層絕緣體層53。於絕緣體層53的第二面上積層導電體層34。導電體層34沿著X方向延伸設置。導電體層34作為位元線BL發揮功能。

於較導電體層34更靠電極焊墊側，多個記憶體柱MP沿著Z1方向延伸設置。多個記憶體柱MP貫通導電體層31～導電體層33。

各記憶體柱MP例如包括芯構件90、半導體膜91、穿隧絕緣膜92、電荷蓄積膜93、區塊絕緣膜94、及半導體部95。

芯構件90沿著Z1方向延伸設置。芯構件90的第一端位於較導電體層30更靠半導體基板側。芯構件90的第二端位於較導電體層33更靠半導體基板側。芯構件90例如包含氧化矽。

半導體膜91以覆蓋芯構件90的側面的方式設置。半導體膜91的第一端覆蓋芯構件90的第一端，與導電體層30（30B）的第二面相接。半導體膜91的第二端位於較芯構件90的第二端更靠半導體基板側。半導體膜91例如包含多晶矽。

穿隧絕緣膜92覆蓋半導體膜91的側面。穿隧絕緣膜92的第一端位於與半導體膜91的第一端同等的高度。穿隧絕緣膜92例如包含氧化矽。

電荷蓄積膜93覆蓋穿隧絕緣膜92的側面。電荷蓄積膜93的第一端位於與半導體膜91的第一端、及穿隧絕緣膜92的第一端同等的高度。電荷蓄積膜93例如包括具有陷阱能階的絕緣體（例如氮化矽）。

區塊絕緣膜94覆蓋電荷蓄積膜93的側面。區塊絕緣膜94的第一端位於與半導體膜91的第一端、穿隧絕緣膜92的第一端、及電荷蓄積膜93的第一端同等的高度。區塊絕緣膜94例如包含氧化矽。

半導體部95以覆蓋芯構件90的第二端的方式設置。半導體部95的側面被半導體膜91中的位於較芯構件90的第二端更靠半導體基板側的部分覆蓋。半導體部95的第二面與導電體層35的第一端相接。導電體層35的第二端與導電體層34連接。記憶體柱MP與導電體層34經由導電體層35而電性連接。

於以上所說明的記憶體柱MP的結構中，半導體膜91的第一端、穿隧絕緣膜92的第一端、電荷蓄積膜93的第一端、及區塊絕緣膜94的第一端分別位於同等的高度，形成記憶體柱MP的第一面。該記憶體柱MP的第一面與絕緣體層50的第一面包含於同一平面上。

又，記憶體柱MP與導電體層31交叉的部分作為選擇電晶體STS發揮功能。記憶體柱MP與導電體層32交叉的部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層33交叉的部分作為選擇電晶體STD發揮功能。半導體膜91作為記憶胞電晶體MT0～記憶胞電晶體MT7、以及選擇電晶體STS及選擇電晶體STD各自的通道發揮功能。電荷蓄積膜93作為記憶胞電晶體MT的電荷蓄積層發揮功能。

1.1.5 記憶體柱的半導體膜中的雜質的濃度分佈 其次，使用圖4的（a）及圖4的（b）對記憶體柱MP的半導體膜91中的雜質的濃度分佈進行說明。圖4的（a）及圖4的（b）是表示實施方式半導體記憶裝置的記憶體柱的半導體膜中雜質的濃度分佈的概念圖。圖4的（a）是將圖3的虛線所示的區域IV放大後的圖。圖4的（b）是表示圖4的（a）所示的區域中半導體膜91所含的雜質的濃度分佈的圖。

如圖4的（a）及圖4的（b）所示，於半導體膜91的第一端例如摻雜磷作為雜質。即，半導體膜91的第一端的導電型為n型。再者，於半導體膜91的第一端摻雜的雜質並不限於磷。亦可於半導體膜91的第一端摻雜砷。

更具體而言，於半導體膜91中的包含於自導電體層30的第二面朝向Z1方向的距離D以下的範圍內的部分，例如以1×10 ¹⁹atoms/cm ³以上的濃度摻雜有磷。半導體膜91中的自導電體層30的第二面朝向Z1方向較距離D更遠的部分中的磷的濃度例如低於1×10 ¹⁹atoms/cm ³。距離D是較自導電體層30的第二面至導電體層31的第二面為止的距離更近、且較自導電體層30的第二面至導電體層31的第一面為止的距離更遠的距離。

根據此種結構，選擇電晶體STS的通道包括磷的濃度為1×10 ¹⁹atoms/cm ³以上的部分。藉此，選擇電晶體STS可於半導體記憶裝置1的抹除動作中產生閘極誘導汲極漏（Gate-Induced Drain Leakage，GIDL）電流。GIDL電流是生成電子電洞對的電流。由GIDL電流生成的電子電洞對的電洞經由通道注入至電荷蓄積膜93中。該注入的電洞藉由與利用寫入動作等已注入的電子再結合，使電子自記憶胞電晶體MT的電荷蓄積層消失。藉此，記憶胞電晶體MT的臨限值電壓降低。即，記憶於記憶胞電晶體MT中的資料被抹除。

又，選擇電晶體STS的通道包括磷濃度低於1×10 ¹⁹atoms/cm ³的部分。藉此，選擇電晶體STS於各種動作中亦作為開關元件發揮功能。

1.1.6 半導體記憶裝置的結構 以下，對實施方式的半導體記憶裝置1的結構的一例進行說明。

1.1.6.1 半導體記憶裝置的平面佈局 使用圖5對實施方式的半導體記憶裝置1的平面佈局進行說明。圖5是實施方式的半導體記憶裝置1的平面佈局的一例。

如圖5所示，半導體記憶裝置1例如於XY俯視下包括記憶體區域MZ及焊墊區域PZ。記憶體區域MZ及焊墊區域PZ例如沿X方向排列。

記憶體區域MZ是包括記憶胞陣列10的區域。

焊墊區域PZ是設置有用於將記憶體控制器2等外部機器與半導體記憶裝置1加以連接的電極焊墊的區域。

1.1.6.2 半導體記憶裝置的剖面結構 以下，使用圖6對實施方式的半導體記憶裝置1的結構的一例進行說明。圖6是半導體記憶裝置1的剖面結構的一例。

如圖6所示，半導體記憶裝置1具有將電路晶片1-1的第一面與記憶體晶片1-2的第二面貼合而成的結構。電路晶片1-1包括半導體基板70、導電體層80及導電體層81、以及周邊電路PERI。記憶體晶片1-2包括導電體層36、導電體層37、導電體層38及導電體層39、絕緣體層54及絕緣體層55、記憶胞陣列10、以及電極焊墊PD。

首先，對電路晶片1-1的剖面結構進行說明。

半導體基板70設置於電路晶片1-1的第二端。於半導體基板70的第一面上形成周邊電路PERI。於圖6中，作為周邊電路PERI所含的結構的例子，示出兩個電晶體。

於周邊電路PERI內的兩個電晶體分別連接有導電體層80及導電體層81。導電體層80及導電體層81分別設置於記憶體區域MZ及焊墊區域PZ中。導電體層80及導電體層81分別以第一面與電路晶片1-1的第一面共面的方式設置。導電體層80及導電體層81作為用於將電路晶片1-1與記憶體晶片1-2加以電性連接的連接焊墊BP發揮功能。

其次，對記憶體晶片1-2的剖面結構進行說明。

導電體層36及導電體層39分別設置於記憶體區域MZ及焊墊區域PZ中。導電體層36及導電體層39分別以第二面與記憶體晶片1-2的第二面共面的方式設置。導電體層36及導電體層39分別與導電體層80及導電體層81相接。藉此，導電體層36及導電體層39作為用於將電路晶片1-1與記憶體晶片1-2加以電性連接的連接焊墊BP發揮功能。

導電體層36經由導電體層37與記憶胞陣列10連接。導電體層37作為觸頭發揮功能。記憶胞陣列10中，導電體層34配置於半導體基板70側，導電體層30配置於電極焊墊PD側。

導電體層39經由導電體層38與電極焊墊PD連接。導電體層38作為觸頭發揮功能。導電體層38與電極焊墊PD的接觸面位於和導電體層30（導電體層30B）與記憶體柱MP的接觸面同等的高度。然而並不限於此，導電體層38與電極焊墊PD的接觸面例如亦可位於較導電體層30與記憶體柱MP的接觸面於Z2方向上更遠離半導體基板70的位置。於此情況下，導電體層39例如經由導電體層38及與導電體層38不同的導電體層連接於電極焊墊PD。

電極焊墊PD例如可藉由接合線、焊球、金屬凸塊等與安裝基板或外部機器等連接。電極焊墊PD例如包含銅。

導電體層31～導電體層39的側面由絕緣體層54覆蓋。絕緣體層54例如包含氧化矽。

記憶胞陣列10的第一面及電極焊墊PD的側面由絕緣體層55覆蓋。絕緣體層55被用作鈍化膜。絕緣體層55例如包含氧化矽。

1.2 製造方法 以下，使用圖7～圖13對實施方式的半導體記憶裝置1的製造步驟的一例進行說明。圖7是表示實施方式的半導體記憶裝置1的製造步驟的流程圖。圖8～圖13分別表示實施方式半導體記憶裝置1的製造步驟中半導體記憶裝置1的剖面結構的一例。圖8～圖13所示的各製造步驟的剖面圖所示的區域對應於圖6所示的區域。

首先，如圖8所示，形成記憶體晶片1-2（S0）。具體而言，首先於半導體基板100上形成包括與導電體層31～導電體層33對應的多個犧牲層、及絕緣體層50～絕緣體層53的積層結構。其次，於此種積層結構上形成與多個記憶體柱MP對應的多個記憶體孔（未圖示）。多個記憶體孔分別貫通積層結構而到達半導體基板100。然後，依次形成區塊絕緣膜94、電荷蓄積膜93、穿隧絕緣膜92、半導體膜91、及芯構件90以填埋記憶體孔。芯構件90的一部分經回蝕後，形成半導體部95。而後，形成將積層結構的多個犧牲層分割的狹縫。多個犧牲層經由所形成的狹縫被置換為導電體層31～導電體層33。其後，形成導電體層34及導電體層35。然後，形成絕緣體層54以覆蓋導電體層34。於絕緣體層54中，藉由使用微影及異向性蝕刻等的處理，於形成導電體層37及導電體層38的預定區域形成孔。然後，形成導電體層37及導電體層38以填埋絕緣體層54中形成的孔。於形成有導電體層37及導電體層38之後，多個導電體層36及39以與相對應的導電體層37及導電體層38的第二端相接的方式分別形成。

其次，形成電路晶片1-1（S1）。再者，由於電路晶片1-1是使用與記憶體晶片1-2不同的半導體基板70而形成，因此形成記憶體晶片1-2的步驟與形成電路晶片1-1的步驟可並行執行。

然後，如圖9所示，記憶體晶片1-2與利用S1的步驟形成的電路晶片1-1藉由貼合處理而貼合（S2）。具體而言，露出至記憶體晶片1-2的一端的導電體層36及導電體層39與露出至電路晶片1-1的一端的導電體層80及導電體層81以分別相向的方式配置。然後，藉由熱處理將相向的連接焊墊BP彼此接合。

而後，除去記憶體晶片1-2的半導體基板100。藉此，記憶體柱MP的第一端及導電體層38的第一端露出至記憶體晶片1-2的第一面（S3）。半導體基板100的除去例如藉由化學機械研磨（Chemical Mechanical Polishing，CMP）來執行。

其次，如圖10所示，於記憶體晶片1-2的第一面上形成平坦化膜FF以覆蓋S3的步驟中露出的記憶體柱MP的第一端及導電體層38的第一端（S4）。平坦化膜FF的第一面與半導體基板70的第一面平行。平坦化膜FF例如為底部抗反射塗層（Bottom Anti-Reflection Coating，BRAC）。平坦化膜FF只要為覆蓋S3的步驟中露出的記憶體柱MP的第一端、及導電體層38的第一端，且形成與半導體基板70的第一面平行的第一面者，則亦可並非為BARC。

然後，如圖11所示，執行記憶體晶片1-2的第一端的平坦化處理（S5）。更具體而言，例如藉由反應性離子蝕刻（Reactive Ion Etching，RIE），除去記憶體晶片1-2的第一端的與半導體基板70平行地預先設定的厚度。藉此，除去平坦化膜FF、記憶體柱MP的第一端、導電體層38的第一端、絕緣體層50的第一端、及絕緣體層54的第一端，而各記憶體柱MP的第一端的高度、導電體層38的第一端的高度、絕緣體層50的第一端的高度、及絕緣體層54的第一端的高度分別同等。又，各記憶體柱MP的半導體膜91的第一面露出至記憶體晶片1-2的第一面。

而後，如圖12所示，執行對半導體膜91的離子注入（S6）。更具體而言，首先，於半導體膜91的第一面露出的記憶體晶片1-2的第一面上形成保護膜PF。保護膜PF例如是使用四乙基正矽酸鹽（Tetraethyl orthosilicate，TEOS）而形成。其次，藉由朝向保護膜PF的第一面執行離子注入，經由保護膜PF向半導體膜91的第一端摻雜磷。

其次，藉由雷射退火來執行對半導體膜91的第一端摻雜的磷的激活處理（S7）。

然後，除去保護膜PF。

而後，如圖13所示，形成作為源極線SL發揮功能的導電體層30（S8）。更具體而言，首先於包括記憶胞陣列10的區域中，於記憶體晶片1-2的第一面上形成導電體層30B。其次，於導電體層30B的第一面上形成導電體層30A。

最後，形成電極焊墊PD及絕緣體層55。

再者，以上所說明的製造步驟只是一例，可於各製造步驟之間插入其他處理，或亦可調換製造步驟的順序。

1.3 實施方式的效果 根據實施方式，可抑制半導體記憶裝置1的成品率的降低。以下對實施方式的效果進行說明。

根據實施方式，於半導體記憶裝置1的製造步驟中，於將電路晶片1-1及記憶體晶片1-2貼合之後，記憶體晶片1-2的半導體基板100被除去。然後，藉由使用了平坦化膜FF的平坦化處理，使記憶體晶片1-2的第一面平坦，且記憶體柱MP的半導體膜91的第一面露出至記憶體晶片1-2的第一面。而後，於該露出的半導體膜91的第一面上形成導電體層30。

如此，於實施方式中，導電體層30形成於經平坦化處理的記憶體晶片1-2的第一面上。藉此，若為實施方式的半導體記憶裝置1，則與使用非晶矽形成源極線的情況相比，可抑制製造步驟中源極線的被覆特性的降低。因此，可抑制產品的可靠性的降低。因此，可抑制半導體記憶裝置1的成品率的降低。

補充說明，於使用非晶矽形成源極線的情況下，源極線以覆蓋露出至記憶體晶片的第一面上的通道的第一端的方式形成。更具體而言，例如於將電路晶片及記憶體晶片貼合之後，除去記憶體晶片的半導體基板，而記憶體柱的絕緣膜的第一端露出。然後，除去該露出的記憶體柱的絕緣膜的第一端，而記憶體柱的通道的第一端露出。而後，於記憶體晶片的第一面上設置矽層，以覆蓋露出的記憶體柱的通道的第一端。該矽層包含摻雜有磷的非晶矽。其次，例如藉由雷射退火，使矽層中的非晶矽結晶化，使矽層成為源極線的一部分。然而，由於非晶矽以覆蓋記憶體柱的通道的第一端的方式形成，因此與於平坦的面上形成矽層的情況相比，有時被覆特性降低。

根據實施方式，藉由平坦化處理，使半導體膜91的第一面的高度與絕緣體層50的第一面的高度相互同等。即，可將源極線SL形成於平坦的面上。藉此，可抑制被覆特性的降低。

又，於實施方式中，磷於形成導電體層30之前使用離子注入而摻雜到露出至記憶體晶片1-2的第一面上的半導體膜91的第一端。藉此，若為實施方式的半導體記憶裝置1，則與使用非晶矽形成源極線的情況相比，可抑制退火引起的空隙的產生。據此，亦可抑制半導體記憶裝置1的成品率的降低。

補充說明，於使用非晶矽形成源極線的情況下，磷例如於與非晶矽的結晶化相同的步驟中，藉由雷射退火而擴散並摻雜於通道內。然而，由於非晶矽的雷射退火，有可能於矽層中產生空隙。

根據實施方式，磷藉由離子注入摻雜至記憶體柱MP的半導體膜91中，雷射退火是為了激活摻雜於包含多晶矽的半導體膜91中的磷而執行。即，可避免非晶矽的雷射退火。藉此，可抑制非晶矽的雷射退火引起的空隙的產生。

又，根據實施方式，可抑制源極線包含非晶矽。藉此，可抑制因非晶矽殘留於矽層中而引起的半導體記憶裝置的性能的降低。據此，亦可抑制半導體記憶裝置1的成品率的降低。

補充說明，於使用非晶矽形成源極線的情況下，難以如上所述般使矽層的第一面相對於半導體基板平坦地形成。藉此，難以藉由雷射退火使矽層中的非晶矽均勻地結晶化。因此，由於非晶矽殘留於矽層中，半導體記憶裝置的性能有可能降低。

根據實施方式，源極線包含金屬材料。即，源極線不含矽。藉此，可抑制源極線中包含非晶矽，且可抑制半導體記憶裝置的性能的降低。

又，根據實施方式，磷藉由離子注入而摻雜於半導體膜91中，因此與使用非晶矽來摻雜磷的情況相比，可將磷摻雜至半導體膜91的更深的區域。藉此，根據實施方式，可抑制半導體記憶裝置1的處理能力的降低。

補充說明，於由擴散引起的摻雜的情況下，有時相對於可藉由雷射退火來摻雜磷的通道的深度，自通道的第一端至選擇電晶體的通道部分為止的深度更深。藉此，難以充分地提高選擇電晶體的通道部分中的磷的濃度。此種半導體記憶裝置於抹除動作中無法充分地產生GIDL電流。因此，抹除動作的處理時間有可能增加。

根據實施方式，與由擴散引起的摻雜的情況相比，可更可靠地將磷摻雜至選擇電晶體的通道部分。藉此，根據實施方式，可充分地產生GIDL電流。因此，可抑制抹除動作的處理時間的增加，且可抑制半導體記憶裝置1的處理能力的降低。

又，根據實施方式，半導體膜91於由包含磷的n型半導體形成的半導體膜91的第一端處、與由金屬材料形成的導電體層30的第二面相接。藉此，導電體層30及半導體膜91藉由歐姆接觸（ohmic contact）而接觸。因此，可抑制源極線SL與通道之間的電阻的增大。

2. 變形例 再者，所述實施方式能夠進行各種變形。

以下，對變形例的半導體記憶裝置進行說明。於以下的說明中，對於變形例的半導體記憶裝置的結構及製造步驟，以與實施方式的半導體記憶裝置1的不同點為中心進行說明。根據變形例的半導體記憶裝置，亦起到與實施方式同等的效果。

2.1 第一變形例 於所述實施方式中，示出了於記憶胞陣列10中導電體層30及導電體層34之間所含的導電體層中的、導電體層31為最接近導電體層30的導電體層的情況，但並不限於此。記憶胞陣列10亦可於導電體層30及導電體層31之間更包括導電體層。於以下的說明中，對於第一變形例的半導體記憶裝置1的結構及製造方法，主要說明與實施方式的半導體記憶裝置1的結構及製造方法的不同點。

使用圖14對第一變形例的半導體記憶裝置1的結構進行說明。圖14是第一變形例的半導體記憶裝置的記憶胞陣列的剖面圖。

於圖14所示的剖面圖中，於導電體層30及導電體層31之間包括導電體層130及導電體層131、以及絕緣體層150及絕緣體層151。更具體而言，於導電體層30的第二面上，絕緣體層150、絕緣體層151及絕緣體層50、以及導電體層130及導電體層131朝向Z1方向按絕緣體層150、導電體層130、絕緣體層151、導電體層131、絕緣體層50的順序積層。導電體層130及導電體層131分別例如形成為沿著XY平面擴展的板狀。導電體層130及導電體層131與導電體層31同等地為選擇閘極線SGS。導電體層130及導電體層131例如包含鎢。

於此種記憶體柱MP的結構中，記憶體柱MP與導電體層130、導電體層131及導電體層31交叉的部分作為選擇電晶體STS發揮功能。

繼而，使用圖15的（a）及圖15的（b）對第一變形例的記憶體柱MP的半導體膜91中的雜質的濃度分佈進行說明。圖15的（a）及圖15的（b）是表示實施方式的半導體記憶裝置的記憶體柱的半導體膜中雜質的濃度分佈的概念圖。圖15的（a）是將圖14的虛線所示的區域XV放大後的圖。圖15的（b）是表示圖15的（a）所示的區域中半導體膜91所含的雜質的濃度分佈的圖。

於第一變形例中，摻雜有磷的距離D為較自導電體層30的第二面至導電體層31的第二面為止的距離更近、且較自導電體層30的第二面至導電體層130的第一面為止的距離更遠的距離。即，半導體膜91構成為，於選擇電晶體STS的通道中包括以1×10 ¹⁹atoms/cm ³以上的濃度摻雜磷的電極焊墊PD側的部分、及以低於1×10 ¹⁹atoms/cm ³的濃度摻雜磷的半導體基板70側的部分。

於圖15的（a）及圖15的（b）中，作為例子，示出了摻雜有磷的距離D較自導電體層30的第二面至導電體層131的第二面為止的距離更近、且較自導電體層30的第二面至導電體層131的第一面為止的距離更遠的情況。即，包含於與導電體層130同等的高度中的通道中的磷濃度為1×10 ¹⁹atoms/cm ³以上。又，包含於與導電體層131同等的高度中的通道包括磷濃度為1×10 ¹⁹atoms/cm ³以上的電極焊墊PD側的部分、及磷濃度為低於1×10 ¹⁹atoms/cm ³的濃度的半導體基板70側的部分。又，包含於與導電體層31同等的高度中的通道中的磷濃度低於1×10 ¹⁹atoms/cm ³。

根據此種結構，選擇電晶體STS的通道包括磷濃度為1×10 ¹⁹atoms/cm ³以上的部分。因此，與實施方式同等地，選擇電晶體STS可產生GIDL電流。

又，選擇電晶體STS的通道包括磷濃度低於1×10 ¹⁹atoms/cm ³的部分。藉此，與實施方式同等地，選擇電晶體STS於各種動作中亦作為開關元件發揮功能。

再者，於所述第一變形例中，示出了導電體層30及導電體層31之間所含的導電體層130及導電體層131為選擇閘極線SGS的情況，但並不限於此。導電體層130及導電體層131亦可不用作選擇閘極線SGS。即，記憶體柱MP與導電體層130及導電體層131交叉的部分可不包含於選擇電晶體STS中，亦可不具有作為開關元件的功能及產生GIDL電流的功能。

又，於所述第一變形例中，示出了於導電體層30及導電體層31之間包括兩個導電體層130及131的情況，但並不限於此。亦可於導電體層30及導電體層31之間包括一個或三個以上的導電體層。於此情況下，記憶體柱MP與包含於導電體層30及導電體層31之間的一個或三個以上的導電體層交叉的部分可包含於選擇電晶體STS中，亦可不包含於選擇電晶體STS中。又，於在導電體層30及導電體層31之間包括多個導電體層的情況下，該多個導電體層中的半導體基板70側的一部分導電體層與記憶體柱MP交叉的部分包含於選擇電晶體STS中，該多個導電體層中的電極焊墊PD側的其他導電體層與記憶體柱MP交叉的部分亦可不包含於選擇電晶體STS中。

第一變形例的半導體記憶裝置1的製造方法與實施方式的半導體記憶裝置1的製造方法實質上同等，因此省略其說明。

藉由以上的結構及製造方法，亦起到與實施方式同等的效果。

2.2 第二變形例 於所述實施方式及第一變形例中，示出了導電體層30包含金屬材料的情況，但並不限於此。導電體層30除了包括金屬材料以外，亦包括包含多晶矽的層。於以下的說明中，對於第二變形例的半導體記憶裝置1的結構及製造方法，主要說明與實施方式的半導體記憶裝置1的結構及製造方法的不同點。

使用圖16對第二變形例的半導體記憶裝置1的結構進行說明。圖16是第二變形例的半導體記憶裝置的記憶胞陣列的剖面圖。

於圖16所示的剖面圖中，記憶胞陣列10的導電體層30除了包括導電體層30A及導電體層30B以外，亦包括導電體層30C。導電體層30C積層於導電體層30B的第二面上。於導電體層30C的第二面上積層絕緣體層50。導電體層30C包含n型半導體。n型半導體例如是以1×10 ¹⁹atoms/cm ³以上的濃度包含磷作為雜質的多晶矽。再者，於以下的說明中，說明了導電體層30C包含磷作為雜質的情況，但並不限於此。導電體層30C亦可包含砷來代替磷作為雜質。

繼而，對於第二變形例的半導體記憶裝置1的製造方法，主要說明與實施方式的半導體記憶裝置1的製造方法的不同點。

首先，實施與實施方式的半導體記憶裝置1的製造方法中的S0～S5的步驟同等的步驟。

繼而，如圖17所示，於經平坦化處理的記憶體晶片1-2的第一面上形成多晶矽層130C。多晶矽層130C例如由以1×10 ¹⁹atoms/cm ³以上的濃度包含磷的多晶矽形成。然而並不限於此，多晶矽層130C的磷濃度可低於1×10 ¹⁹atoms/cm ³，或多晶矽層130C亦可為不摻雜磷者。

然後，與實施方式的S6的步驟同等地，執行對半導體膜91的離子注入。更具體而言，形成保護膜PF，以覆蓋多晶矽層130C的第一面、絕緣體層54的第一面、及導電體層38的第一面。然後，如圖18所示，朝向該形成的保護膜PF的第一面進行離子注入。藉由所述步驟，向多晶矽層130C及半導體膜91摻雜磷。藉此，多晶矽層130C成為導電體層30C。

藉由以上的結構及製造方法，亦起到與實施方式及第一變形例同等的效果。

又，根據第二變形例，於由金屬材料形成的導電體層30B的第二面上積層由n型半導體形成的導電體層30C。導電體層30C與半導體膜91的n型半導體的部分接觸。藉此，半導體記憶裝置1可藉由歐姆接觸使導電體層30A及導電體層30B與導電體層30C及通道接觸。因此，可抑制源極線SL與通道之間的電阻的增大。

2.3 第三變形例 於所述實施方式、第一變形例及第二變形例中，示出了芯構件90的第一端位於較導電體層30更靠半導體基板70側的位置，但並不限於此。芯構件90亦可貫通導電體層31～導電體層33、及絕緣體層50～絕緣體層52。於以下的說明中，對於第三變形例的半導體記憶裝置1的結構及製造方法，主要說明與實施方式的半導體記憶裝置1的結構及製造方法及結構的不同點。

使用圖19對第三變形例的半導體記憶裝置1的結構進行說明。圖19是第三變形例的半導體記憶裝置的記憶胞陣列的剖面圖。

於圖19所示的剖面圖中，芯構件90的第一端包含於與半導體膜91的第一端、穿隧絕緣膜92的第一端、電荷蓄積膜93的第一端、及區塊絕緣膜94的第一端同等的高度中，且與導電體層30的第二面相接。即，第三變形例的芯構件90與半導體膜91、穿隧絕緣膜92、電荷蓄積膜93、及區塊絕緣膜94同等地貫通導電體層31～導電體層33、及絕緣體層50～絕緣體層52。

第三變形例的半導體記憶裝置1的製造方法與實施方式的半導體記憶裝置1的製造方法實質上同等，因此省略其說明。

藉由以上的結構及製造方法，亦起到與實施方式、第一變形例及第二變形例同等的效果。

3. 其他實施方式 已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子進行提示，無意限定發明的範圍。該些實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形以與包含於發明的範圍或主旨中同樣的程度包含於申請專利範圍所記載的發明及其均等的範圍內。

1:半導體記憶裝置 1-1:電路晶片 1-2:記憶體晶片 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 30～39、30A、30B、30C、80、81、130、131:導電體層 50～55、150、151:絕緣體層 70、100:半導體基板 90:芯構件 91:半導體膜 92:穿隧絕緣膜 93:電荷蓄積膜 94:區塊絕緣膜 95:半導體部 130C:多晶矽層 ADD:位址資訊 BA:區塊位址 CA:行位址 PA:頁面位址 BL、BL0、BL1…BLm:位元線 BLK、BLK0、BLK1…BLKn:區塊 BP:連接焊墊 CMD:指令 CU:胞單元 D:距離 DAT:讀出資料 FF:平坦化膜 MP:記憶體柱 MT、MT0～MT7:記憶胞電晶體 MZ:記憶體區域 NS:NAND串 PD:電極焊墊 PERI:周邊電路 PF:保護膜 PZ:焊墊區域 S0、S1、S2、S3、S4、S5、S6、S7、S8:步驟 SGD、SGD0～SGD3、SGS:選擇閘極線 SHE:構件 SL:源極線 STD、STS:選擇電晶體 SU、SU0～SU3:串單元 WL、WL0～WL7:字元線 IV、XV:區域

圖1是表示包括實施方式半導體記憶裝置的記憶體系統的結構一例的框圖。 圖2是表示實施方式的半導體記憶裝置所包括的記憶胞陣列的電路結構一例的電路圖。 圖3是實施方式的半導體記憶裝置的記憶胞陣列的剖面圖。 圖4的（a）及圖4的（b）是表示實施方式的半導體記憶裝置的記憶體柱的半導體膜中雜質的濃度分佈的概念圖。 圖5是表示實施方式的半導體記憶裝置的一例的平面佈局。 圖6是沿著圖5的VI-VI線的半導體記憶裝置的剖面圖。 圖7是表示實施方式半導體記憶裝置的製造方法一例的流程圖。 圖8～圖13是用於說明實施方式的半導體記憶裝置所包括的記憶胞陣列的製造方法一例的剖面圖。 圖14是表示第一變形例的半導體記憶裝置的記憶胞陣列的剖面圖。 圖15的（a）及圖15的（b）是表示第一變形例的半導體記憶裝置的記憶體柱的半導體膜中雜質的濃度分佈的概念圖。 圖16是第二變形例的半導體記憶裝置的記憶胞陣列的剖面圖。 圖17是用於說明第二變形例的半導體記憶裝置所包括的記憶胞陣列的製造方法一例的剖面圖。 圖18是用於說明第二變形例的半導體記憶裝置所包括的記憶胞陣列的製造方法一例的剖面圖。 圖19是第三變形例的半導體記憶裝置的記憶胞陣列的剖面圖。

30B、31、32:導電體層

90:芯構件

91:半導體膜

92:穿隧絕緣膜

93:電荷蓄積膜

94:區塊絕緣膜

D:距離

SGS:選擇閘極線

WL0、WL1、WL2:字元線

Claims (7)

1. 一種半導體記憶裝置，包括： 基板、第一導電體層及第二導電體層，於第一方向上依次排列，且相互分離地設置； 第一半導體膜，沿所述第一方向延伸，與所述第一導電體層交叉，且與所述第二導電體層相接；以及 第一電荷蓄積膜，設置於所述第一半導體膜與所述第一導電體層之間，與所述第二導電體層相接， 所述第一半導體膜於與所述第一導電體層同等的高度上包括包含n型半導體的部分。
2. 如請求項1所述的半導體記憶裝置，其中， 所述半導體記憶裝置更包括： 第三導電體層，於沿著所述第一方向的所述基板與所述第一導電體層之間，與所述基板及所述第一導電體層的各者相互分離地設置，且與所述第一半導體膜及所述第一電荷蓄積膜交叉， 與所述第三導電體層同等的高度上的所述第一半導體膜的雜質濃度低於包含所述n型半導體的部分的雜質濃度。
3. 如請求項1所述的半導體記憶裝置，其中， 包含所述n型半導體的部分包括磷作為雜質。
4. 如請求項3所述的半導體記憶裝置，其中， 包含所述n型半導體的部分所含的磷的濃度為1×10 ¹⁹atoms/cm ³以上。
5. 如請求項1所述的半導體記憶裝置，其中， 所述第二導電體層包含金屬材料。
6. 如請求項1所述的半導體記憶裝置，其中， 所述半導體記憶裝置更包括： 第四導電體層，設置於所述第二導電體層的上表面上， 所述第二導電體層包括n型半導體， 所述第四導電體層包含金屬材料。
7. 如請求項1所述的半導體記憶裝置，其中， 所述第二導電體層為源極線。

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