TW202234636A - 封裝結構及其製造方法 - Google Patents
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Abstract
本揭露實施例提供一種封裝結構製造方法,包括形成一重建封裝基板,其包括:放置複數個基板塊在一載體之上;密封所述基板塊在一密封劑中;平坦化密封劑和所述基板塊以露出所述基板塊中的重分佈線路;以及形成與所述基板塊和密封劑重疊的一重分佈結構。所述製造方法還包括在重建封裝基板之上接合一第一封裝部件。
Description
本發明實施例係關於一種半導體製造技術,特別係有關於一種半導體封裝結構及其製造方法。
封裝基板用於積體電路的封裝。一典型的封裝製程可包括將裝置晶粒接合到封裝基板、在模塑料中模製(molding)裝置晶粒、以及在裝置晶粒和模塑料之上形成扇出重分佈結構(fan-out redistribution structure)。
本揭露一些實施例提供一種封裝結構製造方法。所述製造方法包括形成一重建(reconstructed)封裝基板,包括:放置複數個基板塊(substrate blocks)在一載體之上;密封所述基板塊在一密封劑中;平坦化密封劑和所述基板塊以露出所述基板塊中的多個重分佈線路;以及形成與所述基板塊和密封劑重疊的一重分佈結構。所述製造方法還包括在重建封裝基板之上接合一第一封裝部件。
本揭露一些實施例提供一種封裝結構,包括一重建封裝基板以及一第一裝置晶粒,其中重建封裝基板包括複數個基板塊、一密封劑、一重分佈結構以及複數個導電特徵。所述基板塊的每一者中包括複數個第一重分佈線路。密封劑將所述基板塊密封在其中,其中所述基板塊通過密封劑的一些部分彼此隔開。重分佈結構與所述基板塊和密封劑重疊,其中重分佈結構中包括複數個第二重分佈線路。所述導電特徵在重分佈結構下方並通過所述基板塊電性連接到重分佈結構。第一裝置晶粒在重建封裝基板上方並接合到重建封裝基板。
本揭露一些實施例提供一種封裝結構,包括一第一介電層、複數個導電特徵、一密封劑、複數個基板塊、一第二介電層以及複數個重分佈線路。所述導電特徵在第一介電層中。密封劑在第一介電層上方並接觸第一介電層。所述基板塊貫穿密封劑,其中所述基板塊在第一介電層上方並接觸第一介電層。第二介電層在所述基板塊和密封劑之上並接觸所述基板塊和密封劑。所述重分佈線路延伸至第二介電層中,其中所述重分佈線路通過所述基板塊電性連接到所述導電特徵。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的構件及其排列方式的實施例以闡述本揭露。當然,這些實施例僅作為範例,而不該以此限定本揭露的範圍。例如,在說明書中敘述了一第一特徵形成於一第二特徵之上或上方,其可能包含第一特徵與第二特徵是直接接觸的實施例,亦可能包含了有附加特徵形成於第一特徵與第二特徵之間,而使得第一特徵與第二特徵可能未直接接觸的實施例。另外,在本揭露不同範例中可能使用重複的參考符號及/或標記,此重複係為了簡化與清晰的目的,並非用以限定所討論的各個實施例及/或結構之間有特定的關係。
再者,空間相關用語,例如「在…下方」、「下方」、「較低的」、「在…上方」、「較高的」及類似的用語,是為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外,這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位),則在此使用的空間相關詞也可依此相同解釋。
本揭露實施例提供了一種封裝及其形成方法。根據本揭露一些實施例,形成一重建基板。為了形成重建基板,一封裝基板條(strip)被分割成複數個離散的基板塊(substrate blocks),基板塊被密封在密封劑中。扇出重分佈結構(fan-out redistribution structure)形成在密封的基板塊之上以形成重建封裝基板。裝置晶粒被接合在重建封裝基板之上。在此討論的實施例提供了示例以使得能夠製造或使用本揭露的發明標的,且本領域普通技術人員將容易理解到,在不同實施例的預期範圍內可以作出的修改。在各個視圖和說明性實施例中,相同的參考符號用於表示相同的元件。儘管所討論的方法實施例可以特定順序來執行,但其他方法實施例也可以任何邏輯順序來執行。
第1圖至第18圖顯示根據本揭露一些實施例,重建封裝基板的形成及重建封裝基板與其他封裝部件的接合的中間階段的剖面圖。對應的製程也示意性地體現如第37圖所示的製程流程200。
第1圖顯示封裝部件10的剖面圖,其中包括複數個相同的封裝部件12。根據一些實施例,封裝部件10為一封裝基板條,其中包括複數個封裝部件12。封裝部件12可以是包括核心的有核心封裝基板(如第25圖所示),或者可以是其中沒有核心的無核心封裝基板(如第1圖、第24圖及第26圖所示)。示例封裝部件12的詳細結構將在後續段落中討論。根據一些替代實施例,封裝部件10可包括其他類型的封裝部件,例如中介層、印刷電路板等。封裝部件10中不含電晶體和二極體等主動裝置。封裝部件10中也不含(或可包括)電容器、電感器、電阻器等被動裝置。
封裝部件10例如通過鋸切製程被分割,使得複數個封裝部件12彼此分離為離散的封裝部件。相應的製程在第37圖所示的製程流程200中被示為製程202。所述封裝部件12可以彼此相同。根據一些實施例,封裝部件12是封裝基板,因此在下文中也被稱為基板塊12,然而用語”基板塊”也包含封裝基板以外的其他類型的封裝部件。
參照第2圖,提供載體20,且在載體20上塗覆離型膜(release film)22。載體20由透明材料形成,且可以是玻璃載體、陶瓷載體等。離型膜22可由光熱轉換(light-To-Heat Conversion,LTHC)塗層材料形成。根據本揭露一些實施例,光熱轉換塗層材料能夠在光/輻射(例如,雷射光束)的熱量下分解,因此可從其上形成的結構釋放載體20。緩衝層24可形成在離型膜22上。根據一些實施例,緩衝層24包括或由聚合物形成,例如聚醯亞胺(polyimide)、聚苯噁唑(polybenzoxazole,PBO)或苯並環丁烯(benzocyclobutene,BCB)等。根據一些替代實施例,不形成緩衝層24。
第3圖顯示金屬柱26的形成。相應的製程在第37圖所示的製程流程200中被示為製程204。在本文中,金屬柱26可替代地被稱為貫通孔(through-vias)26,因為金屬柱26將貫穿後續形成的密封劑42(參見第7圖)。根據一些實施例,金屬柱26的形成可包括沉積金屬晶種層(例如,通過物理氣相沉積(Physical Vapor Deposition,PVD))、分配和圖案化電鍍遮罩(其可以由光阻劑形成)、將導電材料電鍍到電鍍遮罩的開口中、去除電鍍遮罩、以及蝕刻金屬晶種層的暴露部分。根據一些本揭露實施例,金屬晶種層包括鈦層及在鈦層之上的銅層。電鍍的材料可包括銅或銅合金。
第4圖顯示根據一些實施例,封裝部件28的放置/附接。相應的製程在第37圖所示的製程流程200中被示為製程206。封裝部件28可以是裝置晶粒、橋接晶片(互連晶片)、獨立被動裝置(例如,電容器、電感器或電阻器)、封裝、晶粒堆疊等。晶粒堆疊可以是記憶體晶粒堆疊,其可包括多個記憶體晶粒,例如動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)晶粒、靜態隨機存取記憶體(Static Random Access Memory,SRAM)晶粒、磁阻式隨機存取記憶體(Magneto-resistive Random Access Memory,MRAM)晶粒、電阻式隨機存取記憶體(Resistive Random Access Memory,RRAM)晶粒、或其他類型的記憶體晶粒。記憶體堆疊也可以是高頻寬記憶體(High Bandwidth Memory,HBM)晶粒堆疊。封裝部件28通過晶粒附接膜(Die-Attach Film,DAF)32附接到聚合物緩衝層24上,晶粒附接膜32是在封裝部件28放置在緩衝層24上之前預先附接在封裝部件28上的黏合膜。封裝部件28可包括具有與晶粒附接膜32物理接觸的背面(面朝下的表面)的半導體基板。由於載體20是晶圓形式,雖然僅示出一個封裝部件28,但它代表了放置在離型膜22之上的複數個相同的封裝部件28。封裝部件28可被分配為具有重複的圖案,例如陣列,包括複數個行和複數個列。
根據一些實施例,導電特徵30(例如,銅柱)被預先形成為封裝部件28的表面特徵,且導電特徵30電性耦合到積體電路裝置,例如電晶體(當封裝部件28包括裝置晶粒時)、被動裝置(當封裝部件28包括積體被動裝置(integrated passive device,IPD)時)等。根據本揭露一些實施例,例如聚合物層的介電層(未示出)填充相鄰導電特徵30之間的間隙以形成頂部介電層。根據本揭露一些實施例,聚合物層可由聚苯噁唑或聚醯亞胺形成。
根據一些替代實施例,沒有封裝部件附接到緩衝層24上。因此,在後續形成的密封劑42(參見第7圖)中,可能不存在包括密封在密封劑42中的主動/被動裝置的任何裝置/晶片。
參照第5圖,基板塊12被放置在緩衝層24之上並附接到緩衝層24。相應的製程在第37圖所示的製程流程200中被示為製程208。每個基板塊12可以通過一個晶粒附接膜32附接到緩衝層24上。根據一些實施例,基板塊12包括介電層34、在介電層34之上的核心介電層36、以及在核心介電層36之上的介電層38。介電層34的總數可以等於或大於1。介電層36的總數可以等於或大於2。介電層38的總數可以等於或大於1。介電層34及介電層38可由乾膜形成,例如味之素堆積薄膜(Ajinomoto Build-up Films,ABFs)、聚苯噁唑、聚醯亞胺等,其可以以可流動形式塗覆然後固化。核心介電層36可由環氧樹脂、樹脂、玻璃纖維、預浸料(包括環氧樹脂、樹脂及/或玻璃纖維)、玻璃、模塑料、塑膠、其組合及/或其多層形成。介電層34及介電層38的每一者的厚度可在約7微米(μm)和約9微米之間的範圍內。包括金屬線路/墊(pads)及通孔(vias)的重分佈線路40形成在介電層34、介電層36和介電層38中。重分佈線路40是相互連接以在基板塊12中形成貫通連接(through-connections)。根據一些實施例,如第5圖所示,介電層36中的重分佈線路40主要用於路由(routing)電源和接地,因此可以是電源平面(大金屬板)的形式,而非細的金屬跡線(traces)。基板塊12可以彼此相同,或者可具有彼此不同的結構。舉例來說,不同基板塊12中的層數、尺寸及/或材料可以彼此相同或彼此不同。
接著,如第6圖所示,基板塊12、金屬柱26及封裝部件28被密封在密封劑42中。相應的製程在第37圖所示的製程流程200中被示為製程210。密封劑42可包括模塑料、模製底部填料(molding underfill)、環氧樹脂及/或樹脂。模塑料可包括基底材料(42A,參見第35圖及第36圖),例如聚合物、樹脂、環氧樹脂等,以及在基底材料42A中的填料顆粒42B。填料顆粒可以是SiO
2、Al
2O
3、氧化矽等的介電顆粒,並可以具有球形形狀。另外,球形填料顆粒可以具有相同或不同的直徑。
在後續步驟中,如第7圖所示,執行例如化學機械拋光(Chemical Mechanical Polish,CMP)製程或機械研磨製程的平坦化製程以拋光密封劑42,直到基板塊12、金屬柱26以及封裝部件28的導電特徵30全部暴露出來。相應的製程在第37圖所示的製程流程200中被示為製程212。作為平坦化製程的結果,金屬柱26貫穿密封劑42,因此在下文中可替代地被稱為貫通孔26。由於平坦化製程,貫通孔26和頂部重分佈線路40的頂端與導電特徵30的頂表面基本上齊平(共面),並且與密封劑42的頂表面基本上共面。
第8圖及第9圖顯示前側重分佈結構44的形成。參照第8圖,形成介電層46在基板塊12、金屬柱26、封裝部件28以及密封劑42之上,然後圖案化介電層46。相應的製程在第37圖所示的製程流程200中被示為製程214。在圖案化製程中形成開口48以露出金屬柱26、重分佈線路40和導電特徵30。根據本揭露一些實施例,介電層46包括或由聚合物形成,例如聚苯噁唑、聚醯亞胺或苯並環丁烯等。形成製程可包括以可流動形式塗覆介電層46,然後固化介電層46。根據一些實施例,其中介電層46由例如聚苯噁唑或聚醯亞胺之類的光敏材料形成,開口48的形成可涉及使用微影遮罩(未示出)來曝光介電層46的曝光製程,然後顯影介電層46。根據本揭露一些替代實施例,介電層46由無機介電材料形成,例如氮化矽、氧化矽等。形成製程可包括化學氣相沉積(Chemical Vapor Deposition,CVD)、原子層沉積(Atomic Layer Deposition,ALD)、電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、或其他適用的沉積製程。貫通孔26和導電特徵30通過開口48暴露出來。
重分佈線路50形成且延伸到開口48中。相應的製程在第37圖所示的製程流程200中被示為製程216。根據一些實施例,重分佈線路50的形成可包括例如通過物理氣相沉積來沉積金屬晶種層。金屬晶種層延伸到開口48中且還覆蓋介電層46。然後形成可由光阻劑形成的電鍍遮罩(未示出)。導電材料被電鍍到電鍍遮罩的開口中,然後去除電鍍遮罩,從而暴露金屬晶種層的一些部分。然後蝕刻金屬晶種層的暴露部分,從而形成重分佈線路50。
接著,同樣如第9圖所示,更多的介電層56和重分佈線路58形成在介電層46和重分佈線路50之上。相應的製程在第37圖所示的製程流程200中被示為製程218。形成製程及材料可以分別類似於介電層46和重分佈線路50的製程及材料。應理解的是,雖然示出了兩層重分佈線路58,但是可以形成更多層重分佈線路58,這取決於佈線需求。重分佈線路50和重分佈線路58可以是細線的重分佈線路,其線寬及線距分別小於在下方的基板塊12中的重分佈線路40的線寬及線距。
第9圖進一步顯示電連接件60的形成,其可以通過電鍍來形成,其製程及材料類似於重分佈線路50的相應製程及材料。還可以形成表面修飾(surface finish)層62,其可包括鎳、化學鍍鎳浸金(Electroless Nickel Immersion Gold,ENIG)、化學鍍鎳化學鍍鈀浸金(Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG)及/或類似的材料。根據一些替代實施例,電連接件60的形成可包括形成凸塊下金屬(Under-Bump Metallurgies,UBMs)、放置焊球於凸塊下金屬上、然後回焊焊球。所得的電連接件60因此可包括焊接區域。根據本揭露一些替代實施例,電連接件60的形成包括執行電鍍製程以在凸塊下金屬之上形成焊料層,然後回焊焊料層。在本文中,在緩衝層24之上的結構被稱為重建晶圓64。
第10圖及第11圖顯示載體替換製程。參照第10圖,載體68例如通過黏合膜66黏附到重建晶圓64。相應的製程在第37圖所示的製程流程200中被示為製程220。接著,將第10圖所示的結構翻轉倒置。然後將重建晶圓64從載體20脫離(de-bonded)。相應的製程在第37圖所示的製程流程200中被示為製程222。根據一些實施例,將光束(例如,雷射光束)投射到離型膜22上,使得離型膜22在光束的熱量下分解。在後續製程中,對重建晶圓64執行背側研磨製程,從而去除緩衝層24。貫通孔26及封裝部件28中的重分佈線路被暴露出來。晶粒附接膜32在背側研磨製程中也被去除。所得的重建晶圓64如第11圖所示。
參照第12圖,沉積金屬晶種層71。根據一些實施例,金屬晶種層71包括鈦層及在鈦層之上的銅層。形成製程可包括物理氣相沉積或其他應用製程。然後形成圖案化電鍍遮罩70。相應的製程在第37圖所示的製程流程200中被示為製程224。開口72形成在電鍍遮罩70中,暴露在下方的金屬晶種層71的部分,這些部分直接位於重分佈線路40和貫穿孔26之上。根據一些實施例,電鍍遮罩70包括乾膜,其被層壓(laminated),然後在光微影製程中被圖案化。根據一些替代實施例,電鍍遮罩70包括光阻劑,其可以通過曝光製程和顯影製程形成。導電墊(pads)74通過電鍍製程形成在開口72中。相應的製程在第37圖所示的製程流程200中也被示為製程224。根據一些實施例,導電墊74包括銅或銅合金。
在後續製程中,去除圖案化電鍍遮罩70,暴露在下方的金屬晶種層71。相應的製程在第37圖所示的製程流程200中被示為製程226。接著,使用導電墊74作為蝕刻遮罩來蝕刻金屬晶種層71的暴露部分。金屬晶種層71直接位於電鍍導電墊74下方的剩餘部分也被視為導電墊74的一部分。所得的結構如第13圖所示。
第14圖顯示介電層76的形成,其可作為防焊層。相應的製程在第37圖所示的製程流程200中被示為製程228。根據一些實施例,介電層76的形成包括塗覆或沉積毯式(blanket)介電層,使導電墊74被覆蓋,然後圖案化毯式介電層。或者,介電層76的形成可包括印刷製程或抬升製程(lifting process)。根據一些實施例,介電層76覆蓋導電墊74的邊緣部分,同時暴露每個導電墊74的中心部分。根據一些替代實施例,如第14圖所示,介電層76的邊緣接觸導電墊74的邊緣,且不直接延伸到導電墊74之上。
根據一些實施例,如第14圖所示,在封裝部件28的背側上形成單層的導電墊/線路74。導電墊/線路以及相應的介電層(如果有的話)統稱為背側重分佈結構75。根據一些替代實施例,背側重分佈結構75包括多層的重分佈線路和介電層,它們分別與重分佈線路50、重分佈線路58和介電層46、介電層56具有相似的結構且由相似的材料形成。因此,重建晶圓64包括在其兩側上並通過基板塊12互連的重分佈結構44和重分佈結構75。
第15圖顯示金屬修飾(metal finish)層78的形成,其可包括鎳、化學鍍鎳浸金、化學鍍鎳化學鍍鈀浸金及/或類似的材料。相應的製程在第37圖所示的製程流程200中被示為製程230。金屬修飾層78可以被電鍍(例如,通過化學鍍),並且可包括單層或由不同材料形成的多層。根據一些替代實施例,省略形成金屬修飾層78的製程。
接著,參照第16圖,重建晶圓64被附接到膠帶80上,且膠帶80固定在框架82上。相應的製程在第37圖所示的製程流程200中被示為製程232。介電層76與膠帶80接觸。接著,如第17圖所示,將重建晶圓64翻轉倒置,並從載體68脫離。黏合膜66(參見第16圖)也被去除。所得的結構如第17圖所示。
接著,進一步參照第17圖,執行分割(晶粒鋸切)製程以沿著劃線84分離重建晶圓64,使得重建晶圓64分離成離散的重建封裝基板64’(它們彼此相同)。相應的製程在第37圖所示的製程流程200中也被示為製程232。分割製程可以在膠帶80上執行。分割可以使用刀片執行或使用雷射執行以預刻槽(pre-groove),從而形成凹槽,然後使用刀片切開凹槽。重建封裝基板64’之所以如此命名,是因為它是通過鋸切封裝基板條10(參見第1圖)以形成離散的基板塊12,然後重新模製(molding)基板塊12並形成重分佈結構而形成的。
第18圖顯示封裝96的形成,其包括將重建封裝基板64’接合到封裝部件86。相應的製程在第37圖所示的製程流程200中被示為製程234。接合可以通過焊接區域88執行,雖然也可以使用其他接合製程,例如金屬對金屬直接接合、混合(hybrid)接合等。根據本揭露一些實施例,封裝部件86是印刷電路板、封裝或其類似物。封裝部件90,其可以是裝置晶粒、封裝、積體被動裝置(IPDs)、插座等,例如通過焊接區域92接合到電連接件60。底部填料94也被分配到封裝部件90與下方的重建封裝基板64’之間的間隙中。根據一些實施例,可以形成額外的密封劑97,其可以是模塑料、模製底部填料(molding underfill)、樹脂、環氧樹脂及/或其類似物,以將封裝部件90密封於其中。根據一些替代實施例,沒有形成密封劑97。因此,密封劑97被示為虛線以指示其可能或可能不形成。
在第18圖所示的封裝中,多個基板塊12被密封在密封劑42中並且由密封劑42彼此隔開。扇出重分佈結構44形成在多個基板塊12和對應的密封劑42之上。裝置晶粒可以接合到重建封裝基板。這不同於傳統的結構,其中多個裝置晶粒接合到一封裝基板,且裝置晶粒被密封。因此,原來較大的封裝基板被切開並重建,從而避免了大封裝基板所引起的翹曲。由於翹曲的減少,還可以在不造成良率損失的情況下增加封裝基板的總層數。
在第18圖所示的封裝96中,基板塊12包括多個介電層34、介電層36及介電層38。這些介電層不是從封裝96的左邊緣水平延伸到右邊緣,而是被分離成多個離散的基板塊12,並且通過密封劑42彼此隔開。此外,由於平坦化製程,基板塊12的頂表面和底表面與密封劑42的對應的頂表面和底表面共面。
第19圖及第20圖顯示根據一些實施例,一些示例基板塊12以及在它們上方的重分佈結構44中的重分佈線路50和重分佈線路58的俯視圖。根據一些實施例,重分佈線路50和重分佈線路58除了將基板塊12連接到封裝部件90(參見第18圖),還可以互連基板塊12。基板塊12均被密封劑42包圍。儘管在示例實施例中示出了兩個基板塊12,但是也可以有更多個基板塊12,例如,如第20圖所示,其可以佈置為陣列以獲得更好的可擴展性。改進的可擴展性在例如人工智慧(Artificial Intelligence,AI)模組等高性能運算(High-Performance Computing,HPC)模組中是有用的。
第21圖至第23圖顯示根據一些實施例,基板塊12及封裝部件28的俯視圖。封裝部件28包括主動裝置及/或被動裝置,並且可以是裝置晶粒、積體被動裝置(IPDs)、封裝等。所示的每一個矩形可以代表基板塊12或封裝部件28。根據一些實施例,第21圖和第22圖中的所示矩形都是基板塊12。基板塊12可以彼此相同或彼此不同。舉例來說,如第21圖及第22圖所示,基板塊12的尺寸(和結構)彼此不同。根據一些替代實施例,其中一個矩形(例如大的)是基板塊12,而另一個是封裝部件28。在第23圖中,有複數個基板塊12和封裝部件28。根據一些示例實施例,有四個基板塊12(較大的矩形),而封裝部件28(較小的矩形)分佈在基板塊12之間的空間中。也可以有不同類型的封裝部件28。舉例來說,在第23圖中間的矩形可以代表一裝置晶粒或晶粒堆疊,而最小的矩形可以代表積體被動裝置。
第24圖至第26圖顯示根據本揭露一些替代實施例形成的封裝96。除非另有說明,這些實施例中的部件的材料及形成製程與第1圖至第23圖所示的前述實施例及第27圖至第34圖所示的後續討論的實施例中的相同部件(用相同的參考符號標示)基本上相同。因此,可以在前面實施例的討論中找到關於第24圖至第26圖中所示部件的形成製程及材料的細節。
第24圖顯示根據一些實施例的封裝96。這些實施例類似於第18圖所示的實施例,除了沒有封裝部件28(其包括被動及/或主動裝置)密封在密封劑42中。
第25圖顯示根據一些實施例的封裝96。這些實施例類似於第18圖及第24圖所示的實施例,除了基板塊12包括核心,其包括核心介電層36、貫穿核心介電層36的導電(金屬)管40P、以及由導電管40P包圍的介電填充材料37。根據一些實施例,核心介電層36由選自於環氧樹脂、樹脂、玻璃纖維、預浸料(包括環氧樹脂、樹脂及/或玻璃纖維)、玻璃、模塑料、塑膠、其組合及其多層中的一種或多種材料形成。封裝部件28可以或可以不密封在密封劑42中。
第26圖顯示根據一些實施例的封裝96。這些實施例類似於第18圖所示的實施例,除了基板塊12是無核心的。根據一些實施例,沒有包括被動及/或主動裝置的封裝部件28被密封在密封劑42中。根據一些替代實施例,包括被動及/或主動裝置中的至少一者的封裝部件28(參見第18圖)被密封在密封劑42中。
第27圖及第28圖顯示根據一些實施例,基板塊12的示例佈置。第27圖示出了兩個基板塊12。第28圖示出了四個基板塊12形成一陣列。根據一些實施例,基板塊12的位置彼此靠近,其間沒有貫通孔(例如第18圖所示的26)和封裝部件(例如第18圖所示的28)。根據一些替代實施例,如第18圖及第24圖至第26圖所示,貫通孔26和可能存在的封裝部件28可以位於相鄰的基板塊12之間。
第29圖及第30圖顯示根據一些實施例,一些示例基板塊12和封裝部件90(例如,裝置晶粒)的佈局。根據一些實施例,如第29圖所示,基板塊12與封裝部件90具有一對一的關係,其中一個封裝部件90與一個基板塊12重疊。根據一些替代實施例,如第30圖所示,一個封裝部件90可以重疊並可電性連接到兩個或更多個基板塊12。
第31圖至第34圖顯示根據一些實施例,一些示例基板塊12和封裝部件90(包括90A和90B)的佈局。第31圖顯示封裝部件90包括封裝部件90A和封裝部件90B。根據一些實施例,封裝部件90A是低I/O腳數的裝置晶粒,而封裝部件90B是高I/O腳數的裝置晶粒。
第32圖至第34圖示出了示例基板塊12相對於封裝部件90A和封裝部件90B的位置佈置。如第32圖所示,基板塊12是在封裝部件90B的下方,且具有較低I/O腳數的封裝部件90A在封裝部件90B的兩側。在第33圖中,使用三個基板塊12,其中兩個基板塊12位於兩列封裝部件90A的下方,且其中一個基板塊12位於一列封裝部件90B的下方。在第34圖中,使用四個基板塊12,其中兩個基板塊12位於兩列封裝部件90A的下方,且其中兩個基板塊12各自位於一個封裝部件90B的下方。
第35圖及第36圖分別顯示第18圖中區域102和區域104的放大圖。區域102位於密封劑42的頂表面,而區域104位於密封劑42的底表面。密封劑42包括基底材料42A以及在基底材料42A中的填料顆粒42B。由於在如第7圖所示的平坦化製程期間平坦化製程是在密封劑42的頂表面上執行的,與介電層46接觸的球形填料顆粒42B是被部分拋光的部分顆粒,並具有基本上平坦的頂表面。在第11圖所示的製程期間,與介電層(防焊層)76(或一些金屬墊74)接觸的密封劑42的部分已經被平坦化。因此,在密封劑42底表面處的球形填料顆粒42B也是在平坦化製程期間被部分拋光的部分顆粒,並因此具有基本上平坦的底表面。
在以上說明的實施例中,根據本揭露一些實施例討論了形成三維(three-dimensional,3D)封裝的一些製程和特徵。也可以包括其他特徵和製程。例如,可以包括測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。測試結構可以包括例如形成在重分佈層中或在基板上的測試墊,其允許對3D封裝或3DIC裝置進行測試、探針及/或探針卡的使用等。可以對中間結構以及最終結構執行驗證測試。另外,本文中揭露的結構以及方法可以與包含已知的良品晶粒的中間驗證的測試方法一起使用,從而提高產率並降低成本。
本揭露實施例具有一些有利的特徵。通過將大封裝基板切割成較小的基板塊,並使用離散的基板塊形成重建封裝基板,減少了由大封裝基板引起的嚴重翹曲。由大封裝基板造成的良率損失問題也被減小。
根據本揭露一些實施例,提供一種封裝結構製造方法。所述製造方法包括形成一重建封裝基板,包括:放置複數個基板塊在一載體之上;密封所述基板塊在一密封劑中;平坦化密封劑和所述基板塊以露出所述基板塊中的多個重分佈線路;以及形成與所述基板塊和密封劑重疊的一重分佈結構。所述製造方法還包括在重建封裝基板之上接合一第一封裝部件。
在一些實施例中,所述製造方法更包括將一封裝基板條鋸切成多個離散的基板塊,其中放置在載體之上的所述基板塊的至少一者係所述離散的基板塊中的一者。在一些實施例中,所述基板塊的兩者彼此相同。在一些實施例中,所述基板塊不含主動裝置和被動裝置。在一些實施例中,所述製造方法更包括形成一金屬柱在載體之上,其中金屬柱密封在密封劑中,且所述平坦化更露出金屬柱。在一些實施例中,所述製造方法更包括從所述基板塊和密封劑脫離載體;以及形成一導電特徵在重建封裝基板上,其中導電特徵與重分佈結構通過金屬柱電性互連。在一些實施例中,所述製造方法更包括放置一額外封裝部件在載體之上,其中額外封裝部件密封在密封劑中,且通過所述平坦化露出,且其中額外封裝部件包括一裝置晶粒或一積體被動裝置。在一些實施例中,所述製造方法更包括在重分佈結構之上接合一第二封裝部件,其中第一封裝部件和第二封裝部件分別與所述基板塊的一第一者和一第二者重疊。
根據本揭露另一些實施例,提供一種封裝結構,包括一重建封裝基板以及一第一裝置晶粒,其中重建封裝基板包括複數個基板塊、一密封劑、一重分佈結構以及複數個導電特徵。所述基板塊的每一者中包括複數個第一重分佈線路。密封劑將所述基板塊密封在其中,其中所述基板塊通過密封劑的一些部分彼此隔開。重分佈結構與所述基板塊和密封劑重疊,其中重分佈結構中包括複數個第二重分佈線路。所述導電特徵在重分佈結構下方並通過所述基板塊電性連接到重分佈結構。第一裝置晶粒在重建封裝基板上方並接合到重建封裝基板。
在一些實施例中,所述封裝結構更包括接合到所述導電特徵的一封裝部件,其中封裝部件與所述基板塊的至少兩者重疊。在一些實施例中,所述封裝結構更包括在密封劑中的一貫通孔,其中所述導電特徵的一者通過貫通孔電性連接到重分佈結構。在一些實施例中,所述封裝結構更包括密封在密封劑中的一封裝部件,其中封裝部件選自於一裝置晶粒和一積體被動裝置,且其中封裝部件包括電性連接到重分佈結構的多個額外導電特徵。在一些實施例中,所述封裝結構更包括一介電層,在封裝部件的一第一底表面和密封劑的一第二底表面下方並與第一底表面和第二底表面接觸。在一些實施例中,所述基板塊彼此相同。在一些實施例中,所述基板塊不含主動裝置和被動裝置。在一些實施例中,所述基板塊包括一無核心封裝基板。在一些實施例中,所述基板塊包括一封裝基板,該封裝基板包括一核心。
根據本揭露又另一些實施例,提供一種封裝結構,包括一第一介電層、複數個導電特徵、一密封劑、複數個基板塊、一第二介電層以及複數個重分佈線路。所述導電特徵在第一介電層中。密封劑在第一介電層上方並接觸第一介電層。所述基板塊貫穿密封劑,其中所述基板塊在第一介電層上方並接觸第一介電層。第二介電層在所述基板塊和密封劑之上並接觸所述基板塊和密封劑。所述重分佈線路延伸至第二介電層中,其中所述重分佈線路通過所述基板塊電性連接到所述導電特徵。
在一些實施例中,所述封裝結構更包括貫穿密封劑的一貫通孔,其中貫通孔將所述導電特徵的一者電性連接到所述重分佈線路的一者。在一些實施例中,所述封裝結構更包括貫穿密封劑的一晶粒,其中晶粒電性連接到所述重分佈線路。
前述內文概述了許多實施例的特徵,使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解,且可輕易地以本揭露為基礎來設計或修飾其他製程及結構,並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下,可對本揭露進行各種改變、置換或修改。
10:封裝部件/封裝基板條
12:封裝部件/基板塊
20:載體
22:離型膜
24:緩衝層
26:金屬柱/貫通孔
28:封裝部件
30:導電特徵
32:晶粒附接膜
34:介電層
36:(核心)介電層
37:介電填充材料
38:介電層
40:重分佈線路
40P:導電管
42:密封劑
42A:基底材料
42B:填料顆粒
44:(扇出)重分佈結構
46:介電層
48:開口
50:重分佈線路
56:介電層
58:重分佈線路
60:電連接件
62:表面修飾層
64:重建晶圓
64’:重建封裝基板
66:黏合膜
68:載體
70:電鍍遮罩
71:金屬晶種層
72:開口
74:導電墊/線路
75:(背側)重分佈結構
76:介電層
78:金屬修飾層
80:膠帶
82:框架
84:劃線
86:封裝部件
88:焊接區域
90,90A,90B:封裝部件
92:焊接區域
94:底部填料
96:封裝
97:密封劑
102,104:區域
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:製程
根據以下的詳細說明並配合所附圖式做完整揭露。應被強調的是,根據本產業的一般作業,圖示並未必按照比例繪製。事實上,可能任意的放大或縮小元件的尺寸,以做清楚的說明。
第1圖顯示根據一些實施例,將一封裝部件分割成複數個離散的基板塊。
第2圖至第18圖顯示根據一些實施例,一積體扇出封裝(integrated fan-out package)的形成及其與其他封裝部件的接合的中間階段的剖面圖。
第19圖及第20圖顯示根據一些實施例,一些基板塊及其上方的扇出重分佈線路的俯視圖。
第21圖至第23圖顯示根據一些實施例,被密封的基板塊和封裝部件的俯視圖。
第24圖至第26圖顯示根據一些實施例,具有不同類型的基板塊的封裝的剖面圖。
第27圖及第28圖顯示根據一些實施例,基板塊的示例佈置。
第29圖至第34圖顯示根據一些實施例,基板塊和裝置晶粒的示例佈置。
第35圖及第36圖顯示根據一些實施例,封裝的一些部分的放大圖。
第37圖顯示根據一些實施例,用於形成一封裝的製程流程。
12:封裝部件/基板塊
26:金屬柱/貫通孔
28:封裝部件
30:導電特徵
34:介電層
36:(核心)介電層
38:介電層
40:重分佈線路
42:密封劑
44:(扇出)重分佈結構
46:介電層
50:重分佈線路
56:介電層
58:重分佈線路
60:電連接件
62:表面修飾層
64’:重建封裝基板
74:導電墊/線路
75:(背側)重分佈結構
76:介電層
78:金屬修飾層
86:封裝部件
88:焊接區域
90:封裝部件
92:焊接區域
94:底部填料
96:封裝
97:密封劑
104:區域
Claims (20)
- 一種封裝結構製造方法,包括: 形成一重建封裝基板,包括: 放置複數個基板塊在一載體之上; 密封該些基板塊在一密封劑中; 平坦化該密封劑和該些基板塊以露出該些基板塊中的多個重分佈線路;以及 形成與該些基板塊和該密封劑重疊的一重分佈結構;以及 在該重建封裝基板之上接合一第一封裝部件。
- 如請求項1之封裝結構製造方法,更包括將一封裝基板條鋸切成多個離散的基板塊,其中放置在該載體之上的該些基板塊的至少一者係該些離散的基板塊中的一者。
- 如請求項1之封裝結構製造方法,其中該些基板塊的兩者彼此相同。
- 如請求項1之封裝結構製造方法,其中該些基板塊不含主動裝置和被動裝置。
- 如請求項1之封裝結構製造方法,更包括 形成一金屬柱在該載體之上,其中該金屬柱密封在該密封劑中,且所述平坦化更露出該金屬柱。
- 如請求項5之封裝結構製造方法,更包括: 從該些基板塊和該密封劑脫離該載體;以及 形成一導電特徵在該重建封裝基板上,其中該導電特徵與該重分佈結構通過該金屬柱電性互連。
- 如請求項1之封裝結構製造方法,更包括放置一額外封裝部件在該載體之上,其中該額外封裝部件密封在該密封劑中,且通過所述平坦化露出,且其中該額外封裝部件包括一裝置晶粒或一積體被動裝置。
- 如請求項1之封裝結構製造方法,更包括在該重分佈結構之上接合一第二封裝部件,其中該第一封裝部件和該第二封裝部件分別與該些基板塊的一第一者和一第二者重疊。
- 一種封裝結構,包括: 一重建封裝基板,包括: 複數個基板塊,該些基板塊的每一者中包括複數個第一重分佈線路; 一密封劑,將該些基板塊密封在其中,其中該些基板塊通過該密封劑的一些部分彼此隔開; 一重分佈結構,與該些基板塊和該密封劑重疊,其中該重分佈結構中包括複數個第二重分佈線路;以及 複數個導電特徵,在該重分佈結構下方並通過該些基板塊電性連接到該重分佈結構;以及 一第一裝置晶粒,在該重建封裝基板上方並接合到該重建封裝基板。
- 如請求項9之封裝結構,更包括接合到該些導電特徵的一封裝部件,其中該封裝部件與該些基板塊的至少兩者重疊。
- 如請求項9之封裝結構,更包括在該密封劑中的一貫通孔,其中該些導電特徵的一者通過該貫通孔電性連接到該重分佈結構。
- 如請求項9之封裝結構,更包括密封在該密封劑中的一封裝部件,其中該封裝部件選自於一裝置晶粒和一積體被動裝置,且其中該封裝部件包括電性連接到該重分佈結構的多個額外導電特徵。
- 如請求項12之封裝結構,更包括一介電層,在該封裝部件的一第一底表面和該密封劑的一第二底表面下方並與該第一底表面和該第二底表面接觸。
- 如請求項9之封裝結構,其中該些基板塊彼此相同。
- 如請求項9之封裝結構,其中該些基板塊不含主動裝置和被動裝置。
- 如請求項9之封裝結構,其中該些基板塊包括一無核心封裝基板。
- 如請求項9之封裝結構,其中該些基板塊包括一封裝基板,該封裝基板包括一核心。
- 一種封裝結構,包括: 一第一介電層; 複數個導電特徵,在該第一介電層中; 一密封劑,在該第一介電層上方並接觸該第一介電層; 複數個基板塊,貫穿該密封劑,其中該些基板塊在該第一介電層上方並接觸該第一介電層; 一第二介電層,在該些基板塊和該密封劑之上並接觸該些基板塊和該密封劑;以及 複數個重分佈線路,延伸至該第二介電層中,其中該些重分佈線路通過該些基板塊電性連接到該些導電特徵。
- 如請求項18之封裝結構,更包括貫穿該密封劑的一貫通孔,其中該貫通孔將該些導電特徵的一者電性連接到該些重分佈線路的一者。
- 如請求項18之封裝結構,更包括貫穿該密封劑的一晶粒,其中該晶粒電性連接到該些重分佈線路。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI834336B (zh) * | 2022-10-12 | 2024-03-01 | 欣興電子股份有限公司 | 封裝結構及其製作方法 |
| US12170261B2 (en) | 2022-05-31 | 2024-12-17 | Deca Technologies Usa, Inc. | Molded direct contact interconnect structure without capture pads and method for the same |
| TWI877767B (zh) * | 2022-09-05 | 2025-03-21 | 南韓商Nepes Laweh股份有限公司 | 半導體封裝及其製造方法 |
| TWI880335B (zh) * | 2023-07-14 | 2025-04-11 | 台灣積體電路製造股份有限公司 | 半導體裝置和製造方法 |
| TWI893412B (zh) * | 2022-09-14 | 2025-08-11 | 大陸商珠海越亞半導體股份有限公司 | 一種晶片高密度互連封裝結構及其製作方法 |
| US12424450B2 (en) | 2023-11-22 | 2025-09-23 | Deca Technologies Usa, Inc. | Embedded component interposer or substrate comprising displacement compensation traces (DCTs) and method of making the same |
| US12500198B2 (en) | 2024-03-01 | 2025-12-16 | Deca Technologies Usa, Inc. | Quad flat no-lead (QFN) package with tie bars and direct contact interconnect build-up structure and method for making the same |
| US12500197B2 (en) | 2022-12-23 | 2025-12-16 | Deca Technologies Usa, Inc. | Encapsulant-defined land grid array (LGA) package and method for making the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11842935B2 (en) * | 2021-02-18 | 2023-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a reconstructed package substrate comprising substrates blocks |
| TWI781049B (zh) * | 2022-01-24 | 2022-10-11 | 欣興電子股份有限公司 | 電路板結構及其製作方法 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8178953B2 (en) * | 2008-09-30 | 2012-05-15 | Infineon Technologies Ag | On-chip RF shields with front side redistribution lines |
| US8227904B2 (en) | 2009-06-24 | 2012-07-24 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US8105875B1 (en) * | 2010-10-14 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach for bonding dies onto interposers |
| US8399306B2 (en) * | 2011-03-25 | 2013-03-19 | Stats Chippac Ltd. | Integrated circuit packaging system with transparent encapsulation and method of manufacture thereof |
| TWI476888B (zh) | 2011-10-31 | 2015-03-11 | 欣興電子股份有限公司 | 嵌埋穿孔中介層之封裝基板及其製法 |
| US8643148B2 (en) * | 2011-11-30 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip-on-Wafer structures and methods for forming the same |
| US9111949B2 (en) | 2012-04-09 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus of wafer level package for heterogeneous integration technology |
| TWM455255U (zh) | 2012-06-18 | 2013-06-11 | 欣興電子股份有限公司 | 具中介層之封裝基板及其封裝結構 |
| US9385006B2 (en) * | 2012-06-21 | 2016-07-05 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming an embedded SOP fan-out package |
| US9048222B2 (en) | 2013-03-06 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating interconnect structure for package-on-package devices |
| US10319607B2 (en) * | 2014-08-22 | 2019-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure with organic interposer |
| US9589903B2 (en) | 2015-03-16 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Eliminate sawing-induced peeling through forming trenches |
| US10062648B2 (en) * | 2016-02-26 | 2018-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method of forming the same |
| US10797025B2 (en) * | 2016-05-17 | 2020-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Advanced INFO POP and method of forming thereof |
| US10157807B2 (en) * | 2016-05-26 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Sensor packages and manufacturing mehtods thereof |
| US9837359B1 (en) | 2016-09-30 | 2017-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out package and method of fabricating the same |
| US10163802B2 (en) * | 2016-11-29 | 2018-12-25 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Fan-out package having a main die and a dummy die, and method of forming |
| US10381301B2 (en) * | 2017-02-08 | 2019-08-13 | Micro Technology, Inc. | Semiconductor package and method for fabricating the same |
| US10770405B2 (en) * | 2017-05-31 | 2020-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal interface material having different thicknesses in packages |
| US10784203B2 (en) * | 2017-11-15 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method |
| US10522501B2 (en) * | 2017-11-17 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method of forming the same |
| US10854552B2 (en) | 2018-06-29 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
| US11004803B2 (en) | 2018-07-02 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy dies for reducing warpage in packages |
| US11088124B2 (en) * | 2018-08-14 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package and manufacturing method thereof |
| US10868353B2 (en) * | 2018-09-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electronic device and manufacturing method thereof |
| US11133282B2 (en) * | 2019-05-31 | 2021-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | COWOS structures and methods forming same |
| US11296062B2 (en) * | 2019-06-25 | 2022-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimension large system integration |
| US11018113B2 (en) * | 2019-10-17 | 2021-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory module, semiconductor package including the same, and manufacturing method thereof |
| US11616026B2 (en) * | 2020-01-17 | 2023-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacture |
| US11842935B2 (en) * | 2021-02-18 | 2023-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a reconstructed package substrate comprising substrates blocks |
-
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-
2024
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12170261B2 (en) | 2022-05-31 | 2024-12-17 | Deca Technologies Usa, Inc. | Molded direct contact interconnect structure without capture pads and method for the same |
| TWI877767B (zh) * | 2022-09-05 | 2025-03-21 | 南韓商Nepes Laweh股份有限公司 | 半導體封裝及其製造方法 |
| TWI893412B (zh) * | 2022-09-14 | 2025-08-11 | 大陸商珠海越亞半導體股份有限公司 | 一種晶片高密度互連封裝結構及其製作方法 |
| TWI834336B (zh) * | 2022-10-12 | 2024-03-01 | 欣興電子股份有限公司 | 封裝結構及其製作方法 |
| US12525522B2 (en) | 2022-10-12 | 2026-01-13 | Unimicron Technology Corp. | Package structure and method for manufacturing the same |
| US12500197B2 (en) | 2022-12-23 | 2025-12-16 | Deca Technologies Usa, Inc. | Encapsulant-defined land grid array (LGA) package and method for making the same |
| TWI880335B (zh) * | 2023-07-14 | 2025-04-11 | 台灣積體電路製造股份有限公司 | 半導體裝置和製造方法 |
| US12424450B2 (en) | 2023-11-22 | 2025-09-23 | Deca Technologies Usa, Inc. | Embedded component interposer or substrate comprising displacement compensation traces (DCTs) and method of making the same |
| US12500198B2 (en) | 2024-03-01 | 2025-12-16 | Deca Technologies Usa, Inc. | Quad flat no-lead (QFN) package with tie bars and direct contact interconnect build-up structure and method for making the same |
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