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TW202226554A - 半導體裝置及其製造方法 - Google Patents

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TW202226554A
TW202226554A TW110120650A TW110120650A TW202226554A TW 202226554 A TW202226554 A TW 202226554A TW 110120650 A TW110120650 A TW 110120650A TW 110120650 A TW110120650 A TW 110120650A TW 202226554 A TW202226554 A TW 202226554A
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film
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diffusion
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福本敦之
藤田淳也
有隅修
文帆
伊藤貴之
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種能夠使雜質之擴散範圍穩定之半導體裝置及其製造方法。 一實施方式之半導體裝置具備：基板；配線層，其設置於基板上，且包含第1膜；積層體，其係於配線層上將複數個第1層與複數個第2層交替地積層而成；單元膜，其設置於積層體內；半導體膜，其於積層體內與單元膜對向；及擴散膜，其於配線層內與第1膜相接並且於積層體內與半導體膜相接。擴散膜包含雜質，擴散膜之上端部位於較複數個第1層中最下層之第1層高之位置。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
於具有三維結構之記憶胞陣列之半導體裝置中，設置有包含複數個電極層之積層體及貫通該積層體之通道膜。關於此種半導體裝置之結構，已知有使通道膜之側壁與設置於積層體之下之源極線直接接觸之DSC(Direct Strap Contact，直接帶狀接觸)結構。又，通道膜會藉由閘極感應汲極洩漏(GIDL:Gate-Induced Drain Leakage)來產生通孔(hole)。當通孔充分儲存時，資料會被抹除。
於具有上述DSC結構之半導體裝置中，磷(P)等雜質摻雜於源極線中。當產生上述GIDL時，該雜質擴散至通道膜。
於具有上述DSC結構之半導體裝置中，磷(P)等雜質摻雜於源極線中。當產生上述GIDL時，該雜質擴散至通道膜。此時，可能會產生雜質向通道膜之擴散距離達不到、或雜質之擴散距離不均一之類之事態。如此，若雜質之擴散範圍變得不穩定，則有資料抹除之性能降低之可能性。
本發明欲解決之問題在於提供一種能夠使雜質之擴散範圍穩定之半導體裝置及其製造方法。
一實施方式之半導體裝置具備：基板；配線層，其設置於基板上，且包含第1膜；積層體，其係於配線層上將複數個第1層與複數個第2層交替地積層而成；單元膜，其設置於積層體內；半導體膜，其於積層體內與單元膜對向；及擴散膜，其於配線層內與第1膜相接並且於積層體內與半導體膜相接。擴散膜包含雜質，擴散膜之上端部位於較複數個第1層中較最下層之第1層高之位置。
以下，參照圖式對本發明之實施方式進行說明。本實施方式並不限定本發明。於以下之實施方式中，對具有三維結構之記憶胞陣列之半導體裝置進行說明。該半導體裝置係能夠電氣地自由地進行資料之抹除及寫入，且即便切斷電源亦可保存記憶內容之NAND(Not AND，反及)型非揮發性半導體記憶裝置。
(第1實施方式)
圖1係表示第1實施方式之半導體裝置之主要部分之結構之立體圖。圖1所示之半導體裝置1具備基板10、電路層20、配線層30、積層體40、及複數個柱狀部50。於以下之說明中，將與基板10平行之方向且相互正交之2個方向設為X方向及Y方向。又，將與基板10垂直之方向且相對於X方向及Y方向正交之方向設為Z方向。Z方向亦為積層體40之積層方向。
基板10例如係矽基板。於基板10上設置有電路層20。電路層20具有設置於柱狀部50之記憶胞之周邊電路。於該周邊電路，配置有用於驅動記憶胞之電晶體等。於電路層20上設置有配線層30。配線層30具有與柱狀部50電性連接之源極線。於配線層30上設置有積層體40。
積層體40具有SGD41、單元42、及SGS43。SGD41位於積層體40之上層部，且具有複數個汲極側選擇閘極電極。SGS43位於積層體40之下層部，且具有複數個源極側選擇閘極電極。單元42位於SGD41與SGS43之間，具有複數個字元線。
複數個柱狀部50於X方向及Y方向鋸齒配置。又，各柱狀部50於配線層30內及積層體40內沿著Z方向延伸。
圖2係表示沿著圖1所示之切斷線A-A之剖面之一部分之圖。此處，參照圖2對配線層30、積層體40及柱狀部50之結構進行說明。
首先，對配線層30之結構進行說明。於配線層30中，源極線301形成於絕緣層302與絕緣層303之間。源極線301例如係鎢(W)等金屬、多晶矽、或摻雜有磷等雜質之非晶矽。絕緣層302及絕緣層303例如包含氧化矽(SiO 2)。
接下來，對積層體40之結構進行說明。如圖2所示，於積層體40中，平板狀之複數個導電層401與複數個絕緣層402於Z方向交替地積層。導電層401具有包含鎢等之金屬膜及包含氮化鈦(TiN)等之障壁金屬膜。該障壁金屬膜形成於金屬膜與絕緣層402之間。另一方面，絕緣層402包含氧化矽。藉由絕緣層402而複數個導電層401絕緣分離。
複數個導電層401中形成於SGD41之導電層401係上述汲極側選擇閘極電極。又，形成於單元42之導電層401係上述字元線。進而，形成於SGS43之導電層401係上述源極側選擇閘極電極。
接下來，對柱狀部50之結構進行說明。圖2所示之柱狀部50具有單元膜51、半導體膜52、芯絕緣膜53、及擴散膜54。單元膜51、半導體膜52、及芯絕緣膜53形成於積層體40。擴散膜54形成於配線層30及積層體40。
圖3係將圖2之一部分放大之剖視圖。如圖3所示，單元膜51係包括阻擋絕緣膜511、電荷儲存膜512、及隧道絕緣膜513之積層膜。阻擋絕緣膜511及隧道絕緣膜513例如包含氧化矽。電荷儲存膜512例如包含氮化矽(SiN)。再者，阻擋絕緣膜511、電荷儲存膜512、及隧道絕緣膜513之材料亦可使用高介電常數絕緣膜(High-k)材料。
於本實施方式之半導體裝置1中，單元膜51與各導電層401之交點成為垂直型電晶體。垂直型電晶體中之SGD41之導電層401(汲極側選擇閘極電極)與單元膜51之交點係汲極側選擇電晶體。又，SGS43之導電層401(源極側選擇閘極電極)與單元膜51之交點係源極側選擇電晶體。進而，單元42之導電層401(字元線)與單元膜51之交點係記憶胞。汲極側選擇電晶體、記憶胞、及源極側選擇電晶體串聯連接。
半導體膜52與隧道絕緣膜513對向。半導體膜52包含磷濃度低於擴散膜54之非摻雜非晶矽。半導體膜52係藉由閘極感應汲極洩漏(GIDL:Gate-Induced Drain Leakage)來產生通孔之通道膜。GIDL於對汲極與閘極施加相反方向之電壓時產生。當通孔充分儲存時，儲存於電荷儲存膜512之電荷，即資料會被抹除。
芯絕緣膜53與半導體膜52對向。芯絕緣膜53例如包含氧化矽。
返回至圖2，擴散膜54與源極線301相接並且與半導體膜52相接。於擴散膜54中，磷(P)作為雜質包含於非晶矽中。擴散膜54突出至SGS43為止。即說，擴散膜54之上端部位於較最下層之導電層401高之位置。再者，亦可於擴散膜54中包含成為n－型之雜質或成為P－型之雜質，來代替磷等矽之導電型成為n+型之雜質。
以下，參照圖4A～圖4K，對本實施方式之半導體裝置之製造工序進行說明。
首先，如圖4A所示，於基板10上依次積層電路層20及配線層30a。電路層20及配線層30a由於可利用通常使用之方法來形成，故而省略詳細之說明。再者，於配線層30a中，絕緣膜301a形成於絕緣層302與絕緣層303之間。該絕緣膜301a為包含氮化矽之第1絕緣膜之一例，於下述工序中被置換為源極線301。
接下來，如圖4B所示，於配線層30a上形成積層體40a。積層體40a例如能夠藉由CVD(Chemical Vapor Deposition，化學氣相沈積)或ALD(Atomic Layer Deposition，原子層沈積)來形成。於積層體40a中，複數個絕緣層401a與複數個絕緣層402於Z方向交替地積層。各絕緣層401a為第1絕緣層之一例，例如包含氮化矽。絕緣層401a為第2絕緣層之一例，於下述工序中，被置換為導電層401。
接下來，如圖4C所示，於柱狀部50之配置場所，例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)來形成通孔60。通孔60於Z方向貫通積層體40a、配線層30之絕緣層303及絕緣膜301a，且於絕緣層302處終止。
接下來，如圖4D所示，使單元膜51於通孔60內成膜。具體來說，將圖3所示之阻擋絕緣膜511、電荷儲存膜512、及隧道絕緣膜513按照該次序連續地成膜。
接下來，如圖4E所示，例如藉由CVD，使擴散膜54於單元膜51之內側成膜。擴散膜54使用摻雜有磷之非晶矽來成膜。此時，由於通孔60之底部變細，故而該底部全由擴散膜54嵌埋。
接下來，如圖4F所示，對擴散膜54之一部分共形地進行蝕刻。其結果，於擴散膜54中，嵌埋於通孔60之底部之部分殘留，而其他部分被去除。擴散膜54之蝕刻既可為CDE(Chemical Dry Etching，化學乾式蝕刻)等乾式蝕刻，亦可為濕式蝕刻。
於乾式蝕刻之情形時，例如，可藉由於107 Pa(800 mtorr)之壓力條件下導入包含三氟化氮(NF 3)與氧(O 2)之混合氣體，來蝕刻擴散膜54。另一方面，於濕式蝕刻之情形時，例如，可藉由將(2-羥乙基)三甲基氫氧化銨(TMY)用作化學藥劑，來蝕刻擴散膜54。
又，擴散膜54之蝕刻既可為各向同性蝕刻，亦可為各向異性蝕刻。尤其於各向異性蝕刻之情形時，可控制擴散膜54之蝕刻量，換言之可控制殘留於通孔60之底部之擴散膜54之高度。於本實施方式中，擴散膜54之上端部被控制為較積層體40a之最下層之絕緣層401a高之位置。
接下來，如圖4G所示，使半導體膜52於單元膜51之內側及擴散膜54上成膜。半導體膜52例如係藉由CVD形成之非摻雜非晶矽膜。
接下來，經過數個工序，如圖4H所示，例如藉由RIE來形成狹縫61。狹縫61亦與通孔60同樣地，於Z方向貫通積層體40a、配線層30之絕緣層303及絕緣膜301a，且於絕緣層302處終止。
接下來，如圖4I所示，使用狹縫61選擇性地蝕刻絕緣層401a及絕緣膜301a。該蝕刻例如將磷酸溶液用作化學藥劑。又，於該蝕刻中，將單元膜51中與絕緣膜301a相接之部分去除。其結果，擴散膜54露出。
接下來，如圖4J所示，於絕緣層401a之去除部位形成導電層401，並且於絕緣膜301a之去除部位形成源極線301。藉此，由於源極線301與擴散膜54相接，故而源極線301經由擴散膜54而與半導體膜52電性連接。
接下來，如圖4K所示，於通孔60內嵌埋芯絕緣膜53。又，於狹縫61內嵌埋絕緣膜62。絕緣膜62例如包含氧化矽。最後，將殘留於積層體40之上表面之不需要之膜去除。藉此，完成圖2所示之半導體裝置1。
根據以上所說明之本實施方式，將含磷之擴散膜54嵌埋於通孔60之底部。又，該擴散膜54具有突出至積層體40之SGS43為止之結構。因此，於產生GIDL時，可確保磷之擴散距離，且減少擴散距離之不均一。藉此，由於磷之擴散範圍穩定，故而能夠提高資料抹除之性能。
又，於本實施方式中，藉由形成擴散膜54，而無須向源極線301中摻雜磷等雜質。因此，可由金屬形成源極線301。於該情形時，由於可避免源極線301內殘留矽縫之事態，故而裝置之可靠性提高。
(第2實施方式)
圖5係第2實施方式之半導體裝置之主要部分之剖視圖。對與上述第1實施方式相同之構成要素標註相同之符號，並省略詳細之說明。
圖5所示之半導體裝置2於具備第1芯絕緣膜53a及第2芯絕緣膜53b之方面與第1實施方式不同。第1芯絕緣膜53a與擴散膜54對向。於第1芯絕緣膜53a中包含與擴散膜54相同之濃度之磷作為雜質。
另一方面，第2芯絕緣膜53b與半導體膜52對向。第2芯絕緣膜53b之磷濃度低於第1芯絕緣膜53a之磷濃度。
以下，參照圖6A～圖6E，對本實施方式之半導體裝置之製造工序進行說明。再者，由於直至於通孔60內形成單元膜51為止之工序與第1實施方式相同，故而省略說明。
於單元膜51之成膜後，如圖6A所示，例如藉由CVD，使半導體膜52於單元膜51之內側成膜。半導體膜52例如係非晶矽膜。
接下來，如圖6B所示，例如藉由ALD，使第1芯絕緣膜53a於半導體膜52之內側成膜。第1芯絕緣膜53a使用摻雜有磷之氧化矽來成膜。此時，由於通孔60之底部變細，故而全由第1芯絕緣膜53a嵌埋。
接下來，如圖6C所示，對第1芯絕緣膜53a共形地進行蝕刻。其結果，第1芯絕緣膜53a中嵌埋於通孔60之底部之部分殘留，而其他部分被去除。
第1芯絕緣膜53a之蝕刻既可為CDE等乾式蝕刻，亦可為濕式蝕刻。又，第1芯絕緣膜53a之蝕刻既可為各向同性蝕刻，亦可為各向異性蝕刻。於各向異性蝕刻之情形時，可控制第1芯絕緣膜53a之蝕刻量，換言之可控制殘留於通孔60之底部之第1芯絕緣膜53a之高度。於本實施方式中，第1芯絕緣膜53a之上端部被控制為較積層體40a之最下層之絕緣層401a高之位置。
接下來，例如於高於1000℃之溫度條件下對第1芯絕緣膜53a進行退火。藉此，第1芯絕緣膜53a中所包含之磷之一部分向半導體膜52擴散。其結果，如圖6D所示，半導體膜52中與第1芯絕緣膜53a對向之部分變化為含磷之擴散膜54。
接下來，如圖6E所示，於通孔60嵌埋第2芯絕緣膜53b。第2芯絕緣膜53b包含磷濃度低於第1芯絕緣膜53a之非摻雜之氧化矽。
然後，與第1實施方式同樣地，形成狹縫61(參照圖4J)，使用狹縫61將絕緣層401a置換為導電層401，並且將絕緣膜301a置換為源極線301。又，對與絕緣膜301a對向之單元膜51進行蝕刻而將源極線301與擴散膜54直接連接。藉此，完成圖5所示之半導體裝置2。
根據以上所說明之本實施方式，將含磷之第1芯絕緣膜53a預先嵌埋於通孔60之底部。藉由對該第1芯絕緣膜53a進行退火，而磷擴散至半導體膜52，形成擴散膜54。與第1實施方式同樣地，該擴散膜54亦具有突出至積層體40之SGS43為止之結構。因此，於產生GIDL時，可確保磷之擴散距離且減少擴散距離之不均一。藉此，由於磷之擴散範圍穩定，故而能夠提高資料抹除之性能。
又，於本實施方式中，亦因形成了與源極線301及半導體膜52分別相接之擴散膜54，故而無須向源極線301中摻雜磷等雜質。因此，若由金屬形成源極線301，則可避免矽之縫殘留之類之事態，故而提高裝置之可靠性。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不欲限定發明之範圍。該等實施方式能夠以其他各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍中所記載之發明及與其均等之範圍中。 [相關申請案]
本申請案享有以日本專利申請案2020-151455號(申請日：2020年9月9日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1,2:半導體裝置 10:基板 20:電路層 30:配線層 30a:配線層 40:積層體 40a:積層體 41:SGD 42:單元 43:SGS 50:柱狀部 51:單元膜 52:半導體膜 53:芯絕緣膜 53a:第1芯絕緣膜 53b:第2芯絕緣膜 54:擴散膜 60:通孔 61:狹縫 301:源極線 301a:絕緣膜 302:絕緣層 303:絕緣層 401:導電層 401a:絕緣層 402:絕緣層 511: 阻擋絕緣膜 512:電荷儲存膜 513:隧道絕緣膜
圖1係表示第1實施方式之半導體裝置之主要部分之結構之立體圖。 圖2係表示沿著圖1所示之切斷線A-A之剖面之一部分之圖。 圖3係將圖2之一部分放大之剖視圖。 圖4A係表示於基板上積層電路層及配線層之工序之剖視圖。 圖4B係表示於配線層上形成積層體之工序之剖視圖。 圖4C係表示形成通孔之工序之剖視圖。 圖4D係表示使單元膜於通孔內成膜之工序之剖視圖。 圖4E係表示使擴散膜成膜之工序之剖視圖。 圖4F係表示擴散膜之一部分進行蝕刻之工序之剖視圖。 圖4G係表示使半導體膜成膜之工序之剖視圖。 圖4H係表示形成狹縫之工序之剖視圖。 圖4I係表示選擇性地蝕刻絕緣層之工序之剖視圖。 圖4J係表示形成導電層及源極線之工序之剖視圖。 圖4K係表示於通孔及狹縫嵌埋絕緣膜之工序之剖視圖。 圖5係第2實施方式之半導體裝置之主要部分之剖視圖。 圖6A係表示使半導體膜於單元膜之內側成膜之工序之剖視圖。 圖6B係表示使第1芯絕緣膜於半導體膜之內側成膜之工序之剖視圖。 圖6C係表示蝕刻第1芯絕緣膜之一部分之工序之剖視圖。 圖6D係表示對第1芯絕緣膜進行退火之工序之剖視圖。 圖6E係表示於通孔嵌埋第2芯絕緣膜之工序之剖視圖。
30:配線層
41:SGD
42:單元
43:SGS
51:單元膜
52:半導體膜
53:芯絕緣膜
54:擴散膜
301:源極線
302:絕緣層
303:絕緣層
401:導電層
402:絕緣層

Claims (12)

  1. 一種半導體裝置，其具備： 基板； 配線層，其設置於上述基板上，且包含源極線； 積層體，其係於上述配線層上將複數個導電層與複數個絕緣層交替地積層而成； 單元膜，其設置於上述積層體內； 半導體膜，其於上述積層體內與上述單元膜對向；及 擴散膜，其於上述配線層內與上述源極線相接並且於上述積層體內與上述半導體膜相接； 上述擴散膜包含雜質，上述擴散膜之上端部位於較上述複數個導電層中最下層之導電層高之位置。
  2. 如請求項1之半導體裝置，其中上述源極線包含金屬。
  3. 如請求項1或2之半導體裝置，其中上述半導體膜為包含上述雜質之濃度低於上述擴散膜之非摻雜矽之通道膜。
  4. 如請求項1之半導體裝置，其進而具備： 第1芯絕緣膜，其與上述擴散膜對向，且包含上述雜質；及 第2芯絕緣膜，其於上述第1芯絕緣膜上與上述半導體膜對向，且上述雜質之濃度低於上述第1芯絕緣膜。
  5. 如請求項4之半導體裝置，其中上述第1芯絕緣膜中之上述雜質之濃度與上述擴散膜中之上述雜質之濃度相同。
  6. 一種半導體裝置之製造方法， 於基板上，形成包含第1絕緣膜之配線層， 於上述配線層上，形成將複數個第1絕緣層與複數個第2絕緣層交替地積層而成之積層體， 形成貫通上述第1絕緣膜及上述積層體之通孔， 於上述通孔內形成單元膜， 於上述通孔之底部，嵌埋包含雜質且上端部位於較上述複數個第1絕緣層中最下層之第1絕緣層高之位置之擴散膜， 於上述擴散膜上，形成與上述單元膜對向之半導體膜， 將上述第1絕緣膜置換為與上述擴散膜相接之源極線， 將上述第1絕緣層置換為導電層。
  7. 如請求項6之半導體裝置製造方法，其中由金屬形成上述源極線。
  8. 如請求項6之半導體裝置製造方法，其中形成包含上述雜質之濃度低於上述擴散膜之非摻雜矽之通道膜，作為上述半導體膜。
  9. 一種半導體裝置之製造方法， 於基板上，形成包含第1絕緣膜之配線層， 於上述配線層上，形成將複數個第1絕緣層與複數個第2絕緣層交替地積層而成之積層體， 形成貫通上述第1絕緣膜及上述積層體之通孔， 於上述通孔內形成單元膜， 於上述通孔內形成與上述單元膜對向之半導體膜， 於上述通孔之底部，嵌埋包含雜質且上端部位於較上述複數個第1絕緣層中最下層之第1絕緣層高之位置之第1芯絕緣膜， 藉由將上述雜質從上述第1芯絕緣膜擴散至上述半導體膜之一部分，來形成擴散膜， 於上述第1芯絕緣膜上，形成與上述半導體膜對向之第2芯絕緣膜， 將上述第1絕緣膜置換為與上述擴散膜相接之源極線， 將上述第1絕緣層置換為導電層。
  10. 如請求項9之半導體裝置製造方法，其中由金屬形成上述源極線。
  11. 如請求項9之半導體裝置製造方法，其中形成包含上述雜質之濃度低於上述擴散膜之非摻雜矽之通道膜，作為上述半導體膜。
  12. 如請求項9之半導體裝置製造方法，其中上述第1芯絕緣膜中之上述雜質之濃度與上述擴散膜中之上述雜質之濃度相同。
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