TW202211407A - 具有石墨烯層的半導體元件及其製造方法 - Google Patents

Abstract

本揭露提供一種具有石墨烯層的半導體元件及其製備方法。該半導體元件包括一基底；一第一鈍化層，設置在該基底上；一重佈線層，設置在該第一鈍化層上；一第一調整層，設置在該重佈線層上；一焊墊層，設置在該第一調整層上；以及一第二調整層，設置在該焊墊層以及該第一調整層之間。該第一調整層以及該第二調整層包含石墨烯。

Description

具有石墨烯層的半導體元件及其製造方法

本申請案主張2020年9月1日申請之美國正式申請案第17/008,983號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件及其製備方法。特別是有關於一種具有石墨烯層之半導體元件及其製備方法。

對於許多現代應用，半導體元件是不可以或缺的。舉例而言，半導體元件係廣泛地運用在各種電子應用中，例如個人電腦、行動電話、數位相機以及其他電子設備。再者，隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。然而，隨著半導體元件的按比例縮小，鄰近導電元件之間的間隔係逐漸縮小，其係可以縮減內連接結構的製程裕度(process window)。因此，在半導體元件中製造內連接結構則越來越困難。因此，在提高品質、良率、效能以及可以靠性以及降低複雜性的方面仍持續存在挑戰性。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露提供一種半導體元件，包括一基底，在該基底上設置的一第一鈍化層，在該第一鈍化層上設置的一重佈線層，在該重佈線層上設置的一第一調整層，在該第一調整層上設置的一焊墊層，以及在該焊墊層以及該第一調整層之間設置的一第二調整層。該第一調整層以及該第二調整層包含石墨烯。

在一些實施例中，該焊墊層具有一下部以及一上部，該下部設置在該第一調整層上以及該上部設置在該下部上。

在一些實施例中，該第二調整層設置在該焊墊層的該下部以及該第一調整層之間，設置在該焊墊層的該下部的側壁上，以及設置在該焊墊層的上部的底面上。

在一些實施例中，該半導體元件具有一第二鈍化層，設置在該第一鈍化層上。該重佈線層以及該焊墊層的該下部設置在該第二鈍化層中，以及該焊墊層的該上部設置在該第二鈍化層上。

在一些實施例中，該第二鈍化層具有一下層以及一上層，該下層設置在該第一鈍化層上，該上層設置在該下層上，該重佈線層設置在該第二鈍化層的該下層中，以及該焊墊層的該下部沿著該第二鈍化層的該上層並且延伸到該第二鈍化層的該下層設置。

在一些實施例中，該第二鈍化層的該下層包含氧化矽或磷矽酸鹽玻璃，以及該第二鈍化層的該上層包含氮化矽、氮氧化矽(silicon oxynitride)，或氧化矽氮化物(silicon oxide nitride)。

在一些實施例中，該半導體元件具有一第一阻擋層，設置在該重佈線層以及該第一鈍化層之間。

在一些實施例中，該半導體元件具有一第二阻擋層，設置在該重佈線層以及該第一調整層之間。

在一些實施例中，該半導體元件具有一第三阻擋層，設置在該焊墊層以及該第二調整層之間。

在一些實施例中，該第一阻擋層是鈦、氮化鈦、氮化鈦矽、鉭、氮化鉭、氮化鉭矽，或其組合所形成。

在一些實施例中，該半導體元件具有一最頂部導線以及一導電通孔，該最頂部導線設置在該第一鈍化層中，該導電通孔電連接該重佈線層以及該最頂部導線。

在一些實施例中，該第一鈍化層包括一底層以及一頂層，該底層設置在該基底上，該頂層設置在該底層上，該最頂部導線設置在該第一鈍化層的該底層中，以及該導電通孔沿著該第一鈍化層的該頂層並且延伸到該第一鈍化層的該底層設置。

在一些實施例中，該半導體元件包括一第一間隙子，設置在該第一調整層的側壁上以及該重佈線層的側壁上。

在一些實施例中，該半導體元件包括一凸塊單元，設置在該焊墊層上。

在一些實施例中，該半導體元件包括一凸塊下金屬化層，設置在該凸塊單元以及該焊墊層之間。

在一些實施例中，該半導體元件包括一多孔間隙子，設置在該第一調整層的側壁上以及該重佈線層的側壁上。

在一些實施例中，該多孔間隙子的一孔隙率是大約50％到大約100％的範圍內。

本揭露另提供一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一重佈線層；在該重佈線層上形成一第一調整層；在該第一調整層上形成一第二調整層；以及在該第二調整層上形成一焊墊層。該第一調整層以及該第二調整層包含石墨烯。

在一些實施例中，該半導體元件的製備方法包括步驟：在該第一調整層的側壁上以及該重佈線層的側壁上形成一第一間隙子。

在一些實施例中，該半導體元件的製備方法包括步驟：在該基底上形成一第一阻擋層，其中該重佈線層在該第一阻擋層上形成。

由於本揭露的半導體元件的設計，第一調整層以及第二調整層可以降低焊墊層以及重佈線層之間的電阻。因此，可以降低半導體元件的功耗。換言之，可以提高半導體元件的性能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包括特定特徵、結構或是特性，然而並非每一實施例必須包括該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

應當理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1例示本揭露一些實施例之一種半導體元件1A的剖視示意圖。

參考圖1，半導體元件1A可以包括基底101，最頂部導線103，第一鈍化層105，第二鈍化層107，第三鈍化層109，重佈線層201，焊墊層203，第一調整層301、第二調整層303，第一阻擋層401，第二阻擋層403，第三阻擋層405，第一間隙子407，凸塊下金屬化層409以及凸塊單元411。

參考圖1，在一些實施例中，基底101可以是一塊狀(bulk)半導體基底；該塊狀半導體基底是完全由至少一種半導體材料所構成，且不包含任何介電質、絕緣層或導電特徵的半導體基底。該塊狀半導體基底可以是一元素半導體、一化合物半導體、一非半導體材料、其他適合的材料或其組合材料所形成。該元素半導體可以例如是矽或鍺。該化合物半導體可以例如是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等III-V族化合物半導體或II-VI族化合物半導體。該非半導體材料可以例如是鈉鈣玻璃、熔融石英、熔融石英、氟化鈣。

在一些實施例中，基底101可以包括一絕緣體上(semiconductor-on-insulator，SOI))半導體結構，該SOI半導體結構從下到上是一處理基底、一絕緣體層以及一最頂層半導體材料層所組成。該處理基底以及該最頂層半導體材料層可以是使用該塊狀半導體基底相同的材料形成。該絕緣層可以是一結晶或一非結晶介電材料，例如是氧化物及/或氮化物。該絕緣層可以是有大約10nm到200nm的範圍的厚度。

在一些實施例中，基底101可以包括設置在該塊狀半導體基底或該最頂部半導體材料層上的介電質、絕緣層或導電特徵。該介電質或絕緣層可以包括是：一半導體氧化物，一半導體氮化物，半導體氮氧化物，半導體碳化物，四乙基原矽酸鹽氧化物，磷矽酸鹽玻璃，硼磷矽酸鹽玻璃，氟化二氧化矽玻璃，碳摻雜的氧化矽，乾凝膠，氣凝膠，無定形氟化碳，聚對二甲苯，雙苯並環丁烯，聚酰亞胺，或其組合。該導電特徵可以是導電線，導電通孔，導電觸點，或其類似特徵。該介電質或該絕緣層可以做為一絕緣體，以支撐以及電隔離該導電特徵。

在一些實施例中，元件部件(未示出)可以在基底101中設置。元件部件可以例如是雙載子電晶體、金屬氧化物半導體場效應電晶體、二極體、系統大規模整合、快閃記憶體、動態隨機存取記憶體、靜態隨機存取記憶體、電子式可以抹除程式化唯讀記憶體、影像感測器、微機電系統、主動元件或被動元件。元件部件可以藉由例如淺溝槽隔離的絕緣結構與鄰近的元件部件電隔離。

參考圖1，第一鈍化層105可以設置在基底101上。在一些實施例中，第一鈍化層105可以包括底層105-1以及頂層105-3。第一鈍化層105的底層105-1可以設置在基底101上。第一鈍化層105的頂層105-3可以設置在第一鈍化層105的底層105-1上。第一鈍化層105的底層105-1可以例如是下列材料所形成：氧化矽或磷矽玻璃。第一鈍化層105的頂層105-3可以例如是下列材料所形成：氮化矽，氮氧化矽，或氧化矽氮化物。第一鈍化層105的底層105-1可以做為第一鈍化層105的頂層105-3以及基底101之間的應力緩衝。第一鈍化層105的頂層105-3可以做為高蒸氣阻擋層，防止水分從上方進入。

在一些實施例中，第一鈍化層105可以例如是下列材料所形成：氧化矽，氮化矽，氮氧化矽，氧化矽氮化物，聚酰亞胺，聚苯並噁唑，磷矽酸鹽玻璃，未摻雜的二氧化矽玻璃，或氟矽酸鹽玻璃。

應當理解，在本揭露描述中，氮氧化矽(silicon oxynitride，SiON)是指含有矽，氮，以及氧的物質，且其中氧的比例大於氮的比例。氮化矽氧化物(Silicon nitride oxide)是指包含矽，氧，以及氮的物質，且其中氮的比例大於氧的比例。

參考圖1，在一些實施例中，最頂部導線103可以設置在第一鈍化層105中。在一些實施例中，最頂部導線103可以設置在第一鈍化層105的底層105-1中以及設置在基底101上。最頂部導線103可以例如是下列材料所形成：銅，鋁，鈦，鎢，類似材料或其組合材料。

參考圖1，第二鈍化層107可以設置在第一鈍化層105上。在一些實施例中，第二鈍化層107可以包括下層107-1以及上層107-3。第二鈍化層107的下層107-1可以設置在第一鈍化層105的頂層105-3上。第二鈍化層107的上層107-3可以設置在第二鈍化層107的下層107-1上。第二鈍化層107的下層107-1可以例如是下列材料所形成：氧化矽或磷矽玻璃。第二鈍化層107的上層107-3可以例如是下列材料所形成：氮化矽，氮氧化矽，或氧化矽氮化物。第二鈍化層107的上層107-3可以做為高蒸氣阻擋層，防止水分從上方進入。

在一些實施例中，第二鈍化層107可以例如是下列材料所形成：氧化矽，氮化矽，氮氧化矽，氧化矽氮化物，聚酰亞胺，聚苯並噁唑，磷矽酸鹽玻璃，未摻雜的二氧化矽玻璃，或氟矽酸鹽玻璃。

參考圖1，在一些實施例中，重佈線層201可以設置在第二鈍化層107中。在一些實施例中，重佈線層201可以設置在第二鈍化層107的下層107-1中以及設置在第一鈍化層105的頂層105-3上。

重佈線層201可以例如是下列材料所形成：鎢，鈦，錫，鎳，銅，金，鋁，鉑，鈷，或其組合材料。重佈線層201可以電耦合最頂部導線103。重佈線層201可以重新佈線最頂部的導線103而獲得更多的佈線空間，以及防止最頂部的導線103受到佈線或凸塊的應力的影響。

參考圖1，在一些實施例中，導電通孔205可以設置在重佈線層201以及最頂部的導線103之間。在一些實施例中，導電通孔205可以沿著頂層105-3的頂層105-3並且延伸到第一鈍化層105的底層105-1設置。在一些實施例中，導電通孔205的側壁205SW可以是有一傾斜的剖視輪廓。在一些實施例中，導電通孔205的寬度可以沿著Z方向由下到上逐漸變寬。在一些實施例中，導電通孔205整體可以是有一均勻的斜率。

導電通孔205可以電連接重佈線層201以及最頂部的導線103。導電通孔205可以例如是下列材料所形成：鎢，鈦，錫，鎳，銅，金，鋁，鉑，鈷，或其組合材料。

參考圖1，在一些實施例中，第一阻擋層401可以設置在導電通孔205以及第一鈍化層105之間，導電通孔205以及最頂部導線103之間，重佈線層201以及第一鈍化層105之間。在一些實施例中，第一阻擋層401可以設置在導電通孔205的側壁205SW上，導電通孔205的底面205BS上，以及重佈線層201的底面201BS上。在一些實施例中，第一阻擋層401的厚度可以是大約10埃到大約15埃的範圍內。在一些實施例中，第一阻擋層401的厚度可以是大約11埃到大約13埃的範圍內。

舉例來說，第一阻擋層401可以是下列材料所形成：鈦，氮化鈦，氮化鈦矽，鉭，氮化鉭，氮化鉭矽，或其組合材料。第一阻擋層401可以做為導電通孔205以及最頂部導線103之間的接合層。第一阻擋層401還可以防止導電通孔205或重佈線層201的金屬離子擴散到第一鈍化層105中。

應當理解，在本揭露的描述中，沿Z方向設置在最高垂直高度的部件(或特徵)的表面稱為該元件(或特徵)的頂面。沿Z方向設置在最低垂直高度的部件(或特徵)的表面被稱為元件(或特徵)的底面。

參考圖1，第一調整層301可以設置在重佈線層201上以及設置在第二鈍化層107的下層107-1中。在一些實施例中，第一調整層301可以例如包括是sp2混成碳原子的材料所形成。在一些實施例中，第一調整層301可以例如包括是有六方晶體結構的碳的材料所形成。在一些實施例中，第一調整層301可以例如是石墨烯，石墨，或其類似材料所形成。在一些實施例中，第一調整層301可以例如包含石墨烯。由石墨烯形成的第一調整層301是有優良的導電性，因此可以降低重佈線層201以及後述的焊墊層203之間的電阻。因此，可以降低半導體元件1A的功耗。

參考圖1，在一些實施例中，第二阻擋層403可以設置在第一調整層301以及重佈線層201之間。在一些實施例中，第二阻擋層403可以設置在重佈線層201上以及第一調整層301可以設置在第二阻擋層403上。第二阻擋層403可以是有大約10埃到大約15埃的範圍內的厚度；具體地，是大約11埃到大約13埃的範圍內。

舉例來說，第二阻擋層403可以例如是下列材料所形成：鈦，氮化鈦，氮化鈦矽，鉭，氮化鉭，氮化鉭矽，或其組合的材料。第二阻擋層403可以做為第一調節層301以及重佈線層201之間的接合層。第二阻擋層403還可以防止重佈線層201的金屬離子擴散到第二鈍化層107或第一調整層301中。

參考圖1，第一間隙子407可以設置在第一調整層301的側壁301SW上，設置第二阻擋層403的側壁403SW上，設置在重佈線層201的側壁201SW上，以及設置第一阻擋層401的側壁401SW上。第一間隙子407可以設置在第二鈍化層107的下層107-1中。

第一間隙子407可以例如是下列材料所形成：氧化矽，氮化矽，氮化碳矽，氧化矽氮化物，或氮氧化矽。第一間隙子407可以將第一調整層301，第二阻擋層403，重佈線層201，以及第一阻擋層401電隔離鄰近重佈線層201的兩側設置的鄰近導電特徵。

參考圖1，第三鈍化層109可以設置在第二鈍化層107的上層107-3上。舉例來說，第三鈍化層109可以例如是下列材料所形成：氮化矽，氮氧化矽，氧化矽氮化物，聚酰亞胺，聚苯並噁唑，或其組合材料。第三鈍化層109可以密封以及保護在第三鈍化層109內以及在第三鈍化層109下方設置的部件免受損壞以及污染。

參考圖1，在一些實施例中，焊墊層203可以設置在第一調整層301上。在一些實施例中，焊墊層203可以包括下部203-1以及上部203-3。焊墊層203的下部203-1可以沿著第二鈍化層107的上層107-3並且延伸到第二鈍化層107的下層107-1設置。焊墊層203的下部203-1的底面203-1BS可以設置在第一調節層301上。焊墊層203的上部203-3可以設置在焊墊層203的下部203-1上以及設置在第三鈍化層109中。

在一些實施例中，焊墊層203可以例如是下列材料所形成：鋁，銅，鋁銅合金，鋁合金，或銅合金。在一些實施例中，焊墊層203的上部203-3可以包括是一底膜以及一頂膜的一堆疊結構。該底膜可以包括鎳。該頂膜可以包括鈀，鈷，或其組合。

參考圖1，在一些實施例中，第二調整層303可以設置在第一調整層301以及焊墊層203之間以及第二鈍化層107以及焊墊層203之間。在一些實施例中，第二調整層303可以設置在焊墊層203的下部203-1的底面203-1BS上以及在焊墊層203的下部203-1的側壁203-1SW上及在焊墊層203的上部203-3的底面203-3BS上。在一些實施例中，第二調整層303可以是有第一調整層301相同的厚度。在一些實施例中，第一調整層301以及第二調整層303可以是有不同的厚度。

在一些實施例中，第二調整層303可以例如包括是sp2混成碳原子的材料所形成。在一些實施例中，第二調整層303可以例如包括是有六方晶體結構的碳的材料所形成。在一些實施例中，第二調整層303可以例如是石墨烯，石墨，或其類似材料所形成。在一些實施例中，第二調整層303可以例如包含石墨烯。由石墨烯所形成的第二調整層303是有優良的導電性，因此第二調整層303可以進一步降低重佈線層201以及焊墊層203之間的電阻。因此，可以進一步降低半導體元件1A的功耗。

參考圖1，第三阻擋層405可以設置在第二調整層303以及焊墊層203之間。第三阻擋層405可以例如是下列材料所形成：鈦，氮化鈦，鉭，氮化鉭，或鈦/氮化鈦雙層。第三阻擋層405可以做為第二調整層303以及焊墊層203之間的接合層。第三阻擋層405還可以防止焊墊層203的金屬離子擴散到第二鈍化層107或第二調整層303中。

參考圖1，凸塊單元411可以設置在焊墊層203上。凸塊單元411的下部可以設置在第三鈍化層109中以及設置在焊墊層203的上部203-3上。凸塊單元411的上部可以設置在第三鈍化層109上。凸塊單元411，可以例如是具有下列物質的材料所形成：錫，銀，銅，金，合金，或其組合的材料。

參考圖1，凸塊下金屬化層409可以設置在凸塊單元411以及焊墊層203的上部203-3之間。凸塊下金屬化層409可以是一單層結構或一多層的堆疊結構。舉例來說，凸塊下金屬化層409可以包括是順序堆疊的一第一導電層，一第二導電層以及一第三導電層。該第一導電層可以做為將凸塊單元411穩定地接合到焊墊層203以及第三鈍化層109的接合層。舉例來說，該第一導電層可以包括鈦，鈦鎢，鉻，以及鋁中的至少一種。該第二導電層可以做為阻擋層，防止包含在凸塊下金屬化層409中的導電材料擴散到焊墊層203或第三鈍化層109中。該第二導電層可以包括銅，鎳，鉻銅，以及鎳釩中的至少一種。第三導電層可以做為形成凸塊單元411的一種子層，或做為改善凸塊單元411的潤濕特性的一潤濕層。第三導電層可以包括鎳，銅，以及鋁中的至少一種。

圖2到圖4例示本揭露一些實施例之一種半導體元件1B，1C以及1D的剖視示意圖。

參考圖2，半導體元件1B可以是有類似於圖1例示之半導體元件1A的結構。圖2中與圖1中相同或相似的元件，已經用類似的參考數字標記並且省略了重複的描述。

參考圖2，半導體元件1B可以包括第二間隙子413。第二間隙子413可以設置在焊墊層203的上部203-3的側壁上以及第三阻擋層405的側壁上以及第二調整層303的側壁上。

第二間隙子413，可以例如是下列材料所形成：氧化矽，氮化矽，氮化碳矽，氧化矽氮化物，或氮氧化矽。第二間隙子413可以將焊墊層203的上部203-3以及第三阻擋層405及第二調整層303電隔離鄰近焊墊層203的上部203-3的兩側設置的鄰近導電特徵。

參考圖3，半導體元件1C可以是有類似於圖1例示之半導體元件1A的結構。圖3中與圖1中相同或相似的元件，已經用類似的參考數字標記並且省略了重複的描述。

參考圖3，多孔間隙子415可以設置在第一調整層301的側壁301SW上，第二阻擋層403的側壁403SW上，重佈線層201的側壁201SW上，以及第一阻擋層401的側壁401SW上。多孔間隙子415可以是設置在第二鈍化層107的下層107-1中。

多孔間隙子415可以是一能量可去除材料所形成。多孔間隙子415可以包括是一骨架以及多個空間，該多個空間設置在該骨架之間。多個空間可以彼此連接以及可以充滿空氣。該骨架可以例如包括是下列材料：氧化矽，低介電材料，或甲基倍半矽氧烷。在一些實施例中，多孔間隙子415可以是有大約50%到大約100%的範圍內的一孔隙率。在一些實施例中，多孔間隙子415的該孔隙率可以是大約60%到大約90%的範圍內。多孔間隙子415的多個空間可以填充空氣。結果，多孔間隙子415的介電常數，可以顯著低於例如是氧化矽所形成的層。因此，多孔間隙子415可以顯著降低重佈線層201的寄生電容。也就是說，多孔間隙子415可以顯著地減輕感應或施加到重新分佈層201的電訊號之間的干擾效應。

應當理解，多孔間隙子415的孔隙率可以是100%，意即，多孔間隙子415僅包括空間，以及多孔間隙子415可以被視為氣隙。

該能量可去除材料可以例如包括是一熱可分解材料，一光子可分解材料，一電子束可分解材料，或其組合的材料。舉例來說，該能量可去除材料可以包括一基礎材料以及一可分解致孔材料，該可分解致孔材料在曝露於能量源時被犧牲地去除。

應當理解，本揭露的術語"大約”改變本揭露的成分、組成或反應物的量是指例如藉由用於製作濃縮物或溶液的典型測量以及處理程序可以能發生的數值變化。此外，測量程序中的無意錯誤，製備過程、來源或組合物的製作成分的純度或其執行方法的差異之類都可能導致變異。一方面，術語“大約”是指在報告的數值的10％範圍內。另一方面，術語“大約”是指在報告的數值的5%範圍內。在又另一方面，術語“大約”是指在報告的數值10，9，8，7，6，5，4，3，2或1%範圍內。

參考圖4，半導體元件1C可以是有類似於圖1例示之半導體元件1A的結構。圖4中與圖1中相同或相似的元件，已經用類似的參考數字標記並且省略了重複的描述。

參考圖4，半導體元件1D可以包括應力釋放層417。應力釋放層417可以設置在第一鈍化層105的底層105-1中。應力釋放層417可以直接設置在焊墊層203下方。應力釋放層417可以做為吸收以及重新分佈集中在下層上的應力，該應力由來自熱膨脹失配的剪切應力以及由於佈線製程引起的正應力而產生。應力釋放層417可以例如是熱膨脹係數小於大約20ppm/°C以及楊氏模數(Young’s Modulus)小於大約15GPa的材料所形成。具體地，應力釋放層417可以包括是聚酰亞胺，或環氧基底料的材料所形成。應力釋放層417的厚度可以是有大約5,000埃到約100,000的範圍內。優選地，應力釋放層417的厚度可以是大約10,000埃到約50,000埃的範圍內。應力釋放層417可以起到緩衝作用，以減少凸塊製程或佈線製程的應力；因此，可以減少第三鈍化層109以及第二鈍化層107及第一鈍化層105的層分離。

應當注意，術語“以形成”、“所形成”以及“形成”可以表示以及包括任何建立，建構，圖案化，植入或沉積一部件，一摻雜劑或一材料的方法。形成方法的實例可以包括但不限於原子層沉積，化學氣相沉積，物理氣相沉積，濺鍍，共濺鍍，旋塗，擴散，沉積，生長，植入，微影，乾式蝕刻以及濕式蝕刻。

應當理解，所提到的功能或步驟可以按照與圖中標註的順序不同的順序發生。例如，依據所涉及的功能或步驟，連續顯示的兩個圖實質上可以被同時執行或者有時可以被相反的順序執行。

圖5例示本揭露一些實施例之一種半導體元件1A的製備方法10的流程示意圖。圖6到圖18例示本揭露一些實施例之製備該半導體元件1A的流程的剖視示意圖。

參考圖5以及圖6，可以提供基底101，在基底101上可以形成第一鈍化層105，以及在第一鈍化層105中可以形成第一開口501。對應的步驟係繪示在如圖5所示之方法10中的步驟S11。

參考圖6，在基底101上可以形成最頂部的導線103。第一鈍化層105可以包括底層105-1以及頂層105-3。第一鈍化層105的底層105-1可以形成以覆蓋基底101以及最頂部的導線103。第一鈍化層105的頂層105-3可以形成在第一鈍化層105的底層105-1上。第一鈍化層105的底層105-1以及頂層105-3可以是一沉積製程所形成，例如化學氣相沉積製程，電漿增強化學氣相沉積製程，蒸鍍製程，或旋塗製程。在沉積第一鈍化層105的底層105-1之後，可以執行一平坦化製程(例如化學機械拋光)以提供後續製程步驟一實質上平坦的表面。

參考圖6，第一開口501可以是一微影製程以及隨後的非等向性蝕刻製程所形成。最頂部導線103的頂面103TS的一部分可以由第一開口501曝露。在一些實施例中，第一開口501的側壁可以是錐形。第一開口501的側壁以及第一開口501的底面之間的角度α可以是大約90度到大約110度的範圍內。

參考圖5以及圖7到圖9，可以在第一開口501中形成導電通孔205，在導電通孔205上形成重佈線層201，在重佈線層201上形成第一調整層301。對應的步驟係繪示在如圖5所示之方法10中的步驟S13。

參考圖7，第一導電材料503層可以共形地形成在第一開口501中以及第一鈍化層105的頂層105-3的頂面上。第一導電材料503，可以例如是下列材料：鈦，氮化鈦，氮化鈦矽，鉭，氮化鉭，氮化鉭矽，或其組合。第一導電材料503層可以是化學氣相沉積製程，物理氣相沉積製程，蒸鍍製程，或濺鍍製程所形成。

在一些實施例中，可以在沉積第一導電材料503層之前對第一開口501執行一清潔製程以及一鈍化製程。該清潔製程可以從最頂部的導線103的頂面去除氧化物(源於空氣中的氧氣氧化)而不損壞最頂部的導線103。該清潔製程可以包括是將氫以及氬的混合物做為遠程電漿源而施加到第一開口501上。該清潔製程的製程溫度可以是大約250℃到大約350℃的的範圍內。該清潔製程的製程壓力可以是大約1托到大約10的範圍內。一偏置能量可以施加到該清潔製程的執行設備。該偏置能量可以是大約0W到200W的範圍內。

該鈍化製程可以包括用一前趨物浸泡該中間半導體元件，該前趨物可以例如是二甲氨基三甲基矽烷，四甲基矽烷，或類似物，且該鈍化製程的製程溫度大約200℃到大約400℃的範圍內。可以使用一紫外線輻射以促進該鈍化製程。鈍化製程可以藉由密封其表面孔隙來鈍化被第一開口501曝露的第二鈍化層107的側壁。該鈍化製程可以減少不期望的側壁生長，以免影響半導體元件1A的電特性。結果，可以提高半導體元件1A的性能以及可以靠性。

參考圖7，可以在第一導電材料503層上形成第二導電材料505層。第二導電材料505可以完全填充第一開口501以及覆蓋第一導電材料503層。填充在第一開口501中的第二導電材料505可以被稱為導電通孔205。可以執行一平坦化製程(例如化學機械拋光製程)以提供後續製程步驟一實質上平坦的表面。導電通孔505可以例如是下列材料所形成：鎢，鈦，錫，鎳，銅，金，鋁，鉑，鈷，或其組合。第二導電材料505層可以是化學氣相沉積製程，物理氣相沉積製程，蒸鍍製程，或濺鍍製程所形成。

參考圖7，在第二導電材料505層上可以形成第三導電材料507層。第三導電材料507可以例如是下列材料：鈦，氮化鈦，氮化鈦矽，鉭，氮化鉭，氮化鉭矽，或其組合。第三導電材料507層可以是化學氣相沉積製程，物理氣相沉積製程，蒸鍍製程，或濺鍍製程所形成。

參考圖8，在第三導電材料507層上可以形成第四導電材料509層。在一些實施例中，第四導電材料509可以例如是石墨烯，石墨，或類似材料。

在一些實施例中，第四導電材料509層可以形成在一催化劑基底上，然後轉移到圖7例示之該中間半導體元件上。該催化劑基底可以包括是：鎳，銅，鈷，鉑，銀，釕，銥，鈀，鐵鎳合金，銅鎳合金，鎳鉬合金，金鎳合金，以及鈷銅合金。

在一些實施例中，一催化導電層(為清楚起見未示出)可以共形地形成在第三導電材料507層上。第四導電材料509層可以形成在該催化導電層上。該催化導電層可以包括是：鎳，銅，鈷，鉑，銀，釕，銥，鈀，鐵鎳合金，銅鎳合金，鎳鉬合金，金鎳合金，以及鈷銅合金。

在一些實施例中，第四導電材料509層可以在一催化劑的輔助下形成。該催化劑可以是單晶金屬或多晶金屬，二元合金，或液態金屬。單晶金屬或多晶金屬可以例如是：鎳，銅，鈷，鉑，銀，釕，銥，或鈀。二元合金可以例如是：鐵鎳合金，銅鎳合金，鎳鉬合金，金鎳合金，以及鈷銅合金。液態金屬可以例如是：液態鎵，液態銦，或液態銅。

參考圖9，可以執行一微影製程以定義重佈線層201的圖案。可以執行一隨後的蝕刻製程以去除第四導電材料509層，第三導電材料507層，第二導電材料505層以及第一導電材料503層的一部分以及同時形成第一調整層301，第二阻擋層403，重佈線層201以及第一阻擋層401。該隨後的蝕刻製程可以是一非等向性乾蝕刻製程。

參考圖5以及圖10及圖11，在第一調整層301的側壁上以及重佈線層201的側壁上可以形成第一間隙子407。對應的步驟係繪示在如圖5所示之方法10中的步驟S15。

參考圖10，在圖10例示之該中間半導體元件上可以形成第一絕緣材料511層。第一絕緣材料511可以例如是：氧化矽，氮化矽，氮化碳矽，氮化矽氧化物，或氮氧化矽。第一絕緣材料511層可以是化學氣相沉積製程，電漿增強化學氣相沉積製程，或原子層沉積製程所形成。

參考圖11，可以執行一蝕刻製程(例如反應離子蝕刻)以去除第一絕緣材料511層的一部分以及同時形成第一間隙子407。

參考圖5以及圖12及圖13，在第一鈍化層105上可以形成第二鈍化層107，以及在第二鈍化層107中可以形成第二開口513。對應的步驟係繪示在如圖5所示之方法10中的步驟S17。

參考圖12，第二鈍化層107可以包括下層107-1以及上層107-3。第二鈍化層107的下層107-1可以形成以覆蓋第一調整層301以及第一間隙子407。第二鈍化層107的上層107-3可以形成在第二鈍化層107的下層107-1上。第二鈍化層107的下層107-1以及上層107-3可以是沉積製程(例如化學氣相沉積製程，電漿增強化學氣相沉積製程，蒸鍍製程或旋塗製程)所形成。在沉積第二鈍化層107的下層107-1之後，可以執行一平坦化製程(例如化學機械拋光製程)以提供後續製程步驟一實質上平坦的表面。

參考圖13，第二開口513可以是一微影製程以及一隨後的非等向性蝕刻製程所形成。藉由第二開口513可以曝露第一調整層301的頂面301TS的一部分。在一些實施例中，第二開口513的側壁可以是錐形。第二開口513的側壁與第二開口513的底面之間的角度β可以是大約90度到大約110度的範圍內。

參考圖5以及圖14到圖16，在第二開口513中以及第二鈍化層107上可以共形地形成第二調整層303，以及在第二調整層303上可以形成焊墊層203。對應的步驟係繪示在如圖5所示之方法10中的步驟S19。

參考圖14，第五導電材料515層可以在第二開口513中以及第二鈍化層107的上層107-3的頂面107-3TS上共形地形成。第五導電材料515可以是第四導電材料509相同的材料。第五導電材料515層可以是類似於圖5例示之第四導電材料509層的程序所形成。

在一些實施例中，在第五導電材料515層沉積之前，可以是類似於圖5例示之程序在第二開口513上執行一清潔製程以及一鈍化製程。應的理解，該清洗製程以及該鈍化製程可以是選擇性的。

參考圖15，第六導電材料517層可以在第五導電材料515層上共形地形成。第六導電材料517可以例如是：鈦，氮化鈦，氮化鈦矽，鉭，氮化鉭，氮化鉭矽，或其組合。第六導電材料517層可以是化學氣相沉積製程，物理氣相沉積製程，蒸鍍製程，或濺鍍製程所形成。

參考圖15，第七導電材料519層可以在第六導電材料517層上形成。第七導電材料519可以完全填充第二開口513以及覆蓋第六導電材料517層。可以執行一平坦化製程(例如化學機械拋光製程)以提供後續製程步驟一實質上平坦的表面。第七導電材料519可以例如是：鋁，銅，鋁銅合金，鋁合金，或銅合金。第七導電材料519層可以是化學氣相沉積製程，物理氣相沉積製程，蒸鍍製程，濺鍍製程，或電鍍製程所形成。

參考圖16，可以執行一微影製程以定義重佈線層203的圖案。可以執行一隨後的蝕刻製程以去除第七導電材料519層，第六導電材料517層，以及第五導電材料515層的一部分以及同時形成焊墊層203，第三阻擋層405以及第二調整層303。該隨後的蝕刻製程可以是一非等向性乾蝕刻製程。

參考圖5以及圖17及18，凸塊單元411可以在焊墊層203上形成。對應的步驟係繪示在如圖5所示之方法10中的步驟S21。

參考圖17，可以形成第三鈍化層109以覆蓋焊墊層203以及第三阻擋層405及第二調整層303。可以執行一平坦化製程(例如化學機械拋光製程)以提供後續製程步驟一實質上平坦的表面。第三鈍化層109可以是化學氣相沉積製程，電漿增強化學氣相沉積製程，蒸鍍製程，或旋塗製程所形成。

參考圖17，第三開口521可以是一微影製程以及一隨後的非等向性蝕刻製程所形成。第三開口521可以曝露焊墊層203的頂面的一部分。

參考圖18，凸塊下金屬化層409可以在第三開口521中共形地形成。凸塊下金屬化層409可以例如是物理氣相沉積製程，濺鍍製程，電鍍製程，或其他適合的沉積製程所形成。凸塊單元411可以在凸塊下金屬化層409上形成。

圖19到圖22例示本揭露另一些實施例之製備半導體元件1C的流程的剖視示意圖。

參考圖19，一中間半導體元件可以是類似於圖6到圖8例示之程序所製備。能量可去除層523可以共形地形成在該中間半導體元件上。在一些實施中，能量可去除層523可以包括材料例如是：一熱分解材料，一光子分解材料，一電子束分解材料，或其組合的材料。

舉例來說，能量可去除層523可以包括是一基礎材料以及一可分解致孔材料，該可分解致孔材料曝露在一能量源時被犧牲地去除。該基礎材料可以包括是基於甲基倍半矽氧烷(methylsilsesquioxane，MSQ)的一種材料，低介電材料，或氧化矽。該可分解致孔材料可以包括是一致孔有機化合物，該致孔有機化合物該為該能量可去除材料的該基礎材料提供孔隙率。

參考圖20，執行一蝕刻製程以去除能量可去除層523的一部分以及同時形成犧牲間隙子525，該蝕刻製程可以例如是一非等向性乾蝕刻製程。

參考圖21，各個部件可以是類似於圖12到圖18例示之一種程序所形成。

參考圖22，可以是施加一能量源在圖21例示之該中間半導體元件上而執行一能量處理程序。該能量源可以包括是熱，光，或其組合。當熱做為能量源時，能量處理的溫度可以是約800℃到約900℃的範圍內。當光做為能量源時，可以是應用一紫外光源。該能量處理程序可以去除犧牲間隙子525的該可分解致孔材料以產生空間(孔)，而該基礎材料保留在原位。在該能量處理程序之後，犧牲間隙子525可以變成是多孔間隙子415。

本揭露提供一種半導體元件，包括一基底，在該基底上設置的一第一鈍化層，在該第一鈍化層上設置的一重佈線層，在該重佈線層上設置的一第一調整層，在該第一調整層上設置的一焊墊層，以及在該焊墊層以及該第一調整層之間設置的一第二調整層。該第一調整層以及該第二調整層包含石墨烯。

本揭露另提供一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一重佈線層；在該重佈線層上形成一第一調整層；在該第一調整層上形成一第二調整層；以及在該第二調整層上形成一焊墊層。該第一調整層以及該第二調整層包含石墨烯。

由於本揭露的半導體元件的設計，第一調整層301以及第二調整層303可以降低焊墊層203以及重佈線層201之間的電阻。因此，可以減小半導體元件1A的功耗。換言之，可以提高半導體元件1A的性能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 10:製備方法 101:基底 103:最頂部導線 103TS:頂面 105:第一鈍化層 105-1:底層 105-3:頂層 107:第二鈍化層 107-1:下層 107-3:上層 107-3TS:頂面 109:第三鈍化層 201:重佈線層 201BS:底面 201SW:側壁 203:焊墊層 203-1:下部 203-1BS:底面 203-3:上部 203-3BS:底面 203-3SW:底面 205:導電通孔 205BS:底面 205SW:側壁 301:第一調整層 301SW:側壁 301TS:頂面 303:第二調整層 401:第一阻擋層 401SW:側壁 403:第二阻擋層 403SW:側壁 405:第三阻擋層 405SW:側壁 407:第一間隙子 409:凸塊下金屬化層 411:凸塊單元 413:第二間隙子 415:多孔間隙子 417:應力釋放層 501:第一開口 503:第一導電材料 505:第二導電材料 507:第三導電材料 509:第四導電材料 511:第一絕緣材料 513:第二開口 515:第五導電材料 517:第六導電材料 519:第六導電材料 521:第三開口 523:能量可去除層 525:犧牲間隙子 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 Z:方向 α:角度 β:角度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1例示本揭露一些實施例之一半導體元件的剖視示意圖。 圖2到圖4例示本揭露一些實施例之一種半導體元件的剖視示意圖。 圖5例示本揭露一些實施例之一種半導體元件的製備方法的流程示意圖。 圖6到圖18例示本揭露一些實施例之製備該半導體元件的流程的剖視示意圖。 圖19到圖22例示本揭露另一些實施例之製備該半導體元件的流程的剖視示意圖。

1A:半導體元件

101:基底

103:最頂部導線

105:第一鈍化層

105-1:底層

105-3:頂層

107:第二鈍化層

107-1:下層

107-3:上層

109:第三鈍化層

201:重佈線層

201BS:底面

201SW:側壁

203:焊墊層

203-1:下部

203-1BS:底面

203-3:上部

203-3BS:底面

205:導電通孔

205BS:底面

205SW:側壁

301:第一調整層

303:第二調整層

401:第一阻擋層

401SW:側壁

403:第二阻擋層

405:第三阻擋層

407:第一間隙子

409:凸塊下金屬化層

411:凸塊單元

Claims (20)

1. 一種半導體元件，包括： 一基底； 一第一鈍化層，設置在該基底上； 一重佈線層，設置在該第一鈍化層上； 一第一調整層，設置在該重佈線層上； 一焊墊層，設置在該第一調整層上；以及 一第二調整層，設置在該焊墊層以及該第一調整層之間； 其中該第一調整層以及該第二調整層包含石墨烯。
2. 如請求項1所述之半導體元件，其中該焊墊層包括一下部以及一上部，該下部設置在該第一調整層上以及該上部設置在下部上。
3. 如請求項2所述之半導體元件，其中該第二調整層設置在該焊墊層的該下部以及該第一調整層之間，設置在該焊墊層的該下部的側壁上，以及設置在該焊墊層的上部的底面上。
4. 如請求項3所述之半導體元件，還包括一第二鈍化層，設置在該第一鈍化層上，其中該重佈線層以及該焊墊層的該下部設置在該第二鈍化層中，以及該焊墊層的該上部設置在該第二鈍化層上。
5. 如請求項4所述之半導體元件，其中該第二鈍化層包括一下層以及一上層，該下層設置在該第一鈍化層上，該上層設置在該下層上；該重佈線層設置在該第二鈍化層的該下層中，以及該焊墊層的該下部沿著該第二鈍化層的該上層並且延伸到該第二鈍化層的該下層設置。
6. 如請求項5所述之半導體元件，其中該第二鈍化層的該下層包含氧化矽或磷矽酸鹽玻璃，以及該第二鈍化層的該上層包含氮化矽、氮氧化矽(silicon oxynitride)，或氧化矽氮化物(silicon oxide nitride)。
7. 如請求項6所述之半導體元件，還包括一第一阻擋層，設置在該重佈線層以及該第一鈍化層之間。
8. 如請求項7所述之半導體元件，還包括一第二阻擋層，設置在該重佈線層以及該第一調整層之間。
9. 如請求項8所述之半導體元件，還包括一第三阻擋層，設置在該焊墊層以及該第二調整層之間。
10. 如請求項9所述之半導體元件，其中該第一阻擋層包含鈦，氮化鈦，氮化鈦矽，鉭，氮化鉭，氮化鉭矽，或其組合。
11. 如請求項10所述之半導體元件，還包括一最頂部導線以及一導電通孔，該最頂部導線設置在該第一鈍化層中，該導電通孔電連接該重佈線層以及該最頂部導線。
12. 如請求項11所述之半導體元件，其中該第一鈍化層包括一底層以及一頂層，該底層設置在該基底上，該頂層設置在該底層上，該最頂部導線設置在該第一鈍化層的該底層中，以及該導電通孔沿著該第一鈍化層的該頂層並且延伸到該第一鈍化層的該底層設置。
13. 如請求項12所述之半導體元件，還包括一第一間隙子，設置在該第一調整層的側壁上以及該重佈線層的側壁上。
14. 如請求項13所述之半導體元件，還包括一凸塊單元，設置在該焊墊層上。
15. 如請求項14所述之半導體元件，還包括一凸塊下金屬化層，設置在該凸塊單元以及該焊墊層之間。
16. 如請求項12所述之半導體元件，還包括一多孔間隙子，設置在該第一調整層的側壁上以及該重佈線層的側壁上。
17. 如請求項16所述之半導體元件，其中該多孔間隙子的一孔隙率是大約50％到大約100％的範圍內。
18. 一種半導體元件的製備方法，包括： 提供一基底； 在該基底上形成一重佈線層； 在該重佈線層上形成一第一調整層； 在該第一調整層上形成一第二調整層；以及 在該第二調整層上形成一焊墊層； 其中該第一調整層以及該第二調整層包含石墨烯。
19. 如請求項18所述之半導體元件的製備方法，還包括一步驟：在該第一調整層的側壁上以及該重佈線層的側壁形成一第一間隙子。
20. 如請求項19所述之半導體元件的製備方法，還包括一步驟：在該基底上形成一第一阻擋層，其中該重佈線層形成在該第一阻擋層上。

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