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TWI741668B - 半導體元件及其製備方法 - Google Patents

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TWI741668B
TWI741668B TW109122286A TW109122286A TWI741668B TW I741668 B TWI741668 B TW I741668B TW 109122286 A TW109122286 A TW 109122286A TW 109122286 A TW109122286 A TW 109122286A TW I741668 B TWI741668 B TW I741668B
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黃則堯
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南亞科技股份有限公司
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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一基底、一本質導電墊、一應力釋放結構以及一外部接合結構；該本質導電墊位在該基底上；該壓力釋放結構位在該基底上，並遠離該本質導電墊設置；該外部接合結構直接位在該壓力釋放結構上。

Description

半導體元件及其製備方法
本申請案主張2019年10月28日申請之美國正式申請案第16/665,813號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有一應力釋放結構的半導體元件，以及具有該應力釋放結構的該半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且影響到最終電子特性、品質以及良率。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括：一基底；一本質導電墊，位在該基底上；一應力釋放結構，位在該基底上，並遠離該本質導電墊設置；以及一外部接合結構，直接位在該應力釋放結構上。
在本揭露的一些實施例中，該應力釋放結構包括一導電架以及複數個隔離區段，該複數個隔離區段位在該導電架內。
在本揭露的一些實施例中，每一隔離區段具有一正方形形狀，且該等隔離區段相互間隔設置。
在本揭露的一些實施例中，該半導體元件還包括複數個字元線，位在該基底中並沿一第一方向延伸，其中每一隔離區段具有一矩形形狀，並沿一第二方向延伸，該第二方向垂直於該第一方向。
在本揭露的一些實施例中，該半導體元件還包括複數個字元線，位在該基底中並沿一第一方向延伸，其中每一隔離區段具有一矩形形狀，並沿一第二方向延伸，該第二方向相對於該第一方向成對角線。
在本揭露的一些實施例中，該半導體元件還包括一重分布導電層，位在該應力釋放結構與該本質導電墊上。
在本揭露的一些實施例中，該半導體元件還包括一應力緩衝層，位在該外部接合結構下，其中該應力緩衝層由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量，該熱膨脹係數小於約20ppm/℃，而該楊氏模量小於約15GPa。
在本揭露的一些實施例中，該外部接合結構包括一下接合層以及一上接合層，該下接合層直接位在該壓力釋放結構上，該上接合層位在該下接合層上。
在本揭露的一些實施例中，該外部接合結構包括一下接合 層、一中間接合層以及一上接合層，該下接合層直接位在該壓力釋放結構上，該中間接合層位在該下接合層上，而該上接合層位在該中間接合層上。
在本揭露的一些實施例中，該外部接合結構的一寬度小於該壓力釋放結構的一寬度。
在本揭露的一些實施例中，該半導體元件還包括一導線層(wiring layer)，位在該外部接合結構上。
在本揭露的一些實施例中，該導線層的一寬度小於該外部接合結構的一寬度。
在本揭露的一些實施例中，該半導體元件還包括二間隙子，鄰近該外部接合結構的兩側設置。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；形成一本質導電墊在該基底上；以及形成一應力釋放結構在該基底上，並遠離該本質導電墊設置。
在本揭露的一些實施例中，形成該應力釋放結構在該基底上，並遠離該本質導電墊設置的步驟，包括：形成一導電架在該基底上；以及形成複數個隔離區段在該導電架內。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：形成一重分布導電層在該本質導電墊與該應力釋放結構上。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：形成複數個鈍化層在該重分布導電層上，以及形成一第一墊開口在該複數個鈍化層中。
在本揭露的一些實施例中，該半導體元件的製備方法還包 括：執行一鈍化製程，包括以一前驅物浸漬該第一墊開口，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)或四甲基矽烷(tetramethylsilane)。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：執行一清洗製程，其中該清洗製程包括塗敷一遠端電漿到該第一墊開口。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：形成一外部接合結構在該重分布導電層上；其中該外部接合結構包括一下接合層以及一上接合層，該下接合層形成在該重分布導電層上，該上接合層形成在該下接合層上。
由於本揭露該半導體元件的設計，該應力釋放結構可分佈導線(wiring)的應力；因此，可降低該複數個隔離膜的分層(delamination)。結果，可改善該半導體元件的良率。此外，一鈍化製程可減少該複數個鈍化層之非預期的側壁生長(undesirable sidewall growth)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100A:半導體元件
100B:半導體元件
100C:半導體元件
100D:半導體元件
100E:半導體元件
100F:半導體元件
100G:半導體元件
101:基底
103:絕緣層
105:主動區
107:第一摻雜區
109:第二摻雜區
111:第一接觸點
113:第二接觸點
115:位元線接觸點
117:位元線
119:電容栓塞
121:第一導電通孔
123:第一導電層
125:本質導電墊
127:重分布導電通孔
129:重分布導電層
131:應力緩衝層
201:字元線
203:字元線隔離層
205:字元線導電層
207:字元線蓋層
209:字元線溝槽
301:電容結構
303:電容底電極
305:電容隔離層
307:電容頂電極
309:電容溝槽
401:應力釋放結構
403:導電架
405:隔離區段
501:第一鈍化層
503:第二鈍化層
505:第三鈍化層
507:第一墊開口
509:第二墊開口
601:外部接合結構
603:下接合層
605:上接合層
607:導線層
609:間隙子
611:中間接合層
613:間隙子層
701:第一隔離膜
703:第二隔離膜
705:第三隔離膜
707:第四隔離膜
709:第五隔離膜
711:第六隔離膜
713:第七隔離膜
715:第八隔離膜
717:第九隔離膜
801:清洗製程
803:鈍化製程
W1:寬度
W2:寬度
W3:寬度
W:方向
X:方向
Y:方向
10:製備方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
S27:步驟
S29:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。
圖2為依據本揭露圖1中該半導體元件的頂視示意圖。
圖3至圖5為依據本揭露一些實施例中半導體元件的頂視示意圖。
圖6至圖8為依據本揭露一些實施例中半導體元件的剖視示意圖。
圖9為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。
圖10為依據本揭露一實施例中一種半導體元件的頂視示意圖。
圖11為依據本揭露圖10沿剖線A-A’中製備該半導體元件流程之某部分的剖視示意圖。
圖12及圖15為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖16為依據本揭露一實施例中一種半導體元件的頂視示意圖。
圖17為依據本揭露圖16沿剖線A-A’中製備該半導體元件流程之某部分的剖視示意圖。
圖18至圖21為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖22為依據本揭露一實施例中一種半導體元件的頂視示意圖。
圖23為依據本揭露圖22沿剖線A-A’中製備該半導體元件流程之某部分的剖視示意圖。
圖24及圖30為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
圖31及圖35為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來 描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均 包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例中一種半導體元件100A的剖視示意圖。圖2為依據本揭露圖1中該半導體元件100A的頂視示意圖。圖3至圖5為依據本揭露一些實施例中半導體元件100B、100C、100D的頂視示意圖。為了清楚表示，本揭露之半導體元件的一些部件並未顯示在圖2至圖5中。
請參考圖1及圖2，在所述的實施例中，半導體元件100A可包括一基底101、一絕緣層103、複數個摻雜區、複數個隔離膜、複數個接觸點、複數個位元線接觸點115、複數個位元線117、複數個電容栓塞119、一第一導電通孔121、一第一導電層123、一本質導電墊125、一重分布導電通孔127、一重分布導電層129、複數個字元線201、複數個電容結構301、一應力釋放結構401、複數個鈍化層、一外部接合結構，以及一導線層(wiring layer)607。
請參考圖1及圖2，在所述的實施例中，舉例來說，基底101可由下列材料所形成：矽、鍺、矽鍺(silicon germanium)、碳化矽(silicon carbon)、碳化鍺矽(silicon germanium carbon)、鎵、砷化鎵(gallium arsenide)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料。或者是，在其他實施例中，基底101可包含一有機半導體或一層式半導體(layered semiconductor)，例如矽/矽鍺、絕緣層上覆矽(silicon-on-insulator)或絕 緣層上覆矽鍺(silicon germanium-on-insulator)。當基底101由絕緣層上覆矽所製時，基底101可包含由矽所製的一上半導體層與一下半導體層，以及一埋入隔離層，而埋入隔離層可將上半導體層與下半導體層分隔開。舉例來說，埋入隔離層可包含一多晶矽或非晶矽氧化物、氮化物或其組合。
請參考圖1及圖2，在所述的實施例中，絕緣層103可設置在基底101的一上部中。(在圖1的剖視圖中顯示二絕緣層103，但其他數量的絕緣層可使用在其他實施例中。)舉例來說，絕緣層103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟摻雜矽(fluoride-doped silicate)。絕緣層103可界定出基底101的複數個主動區105。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
請參考圖1及圖2，在所述的實施例中，複數個字元線201可設置在基底101的上部中，且相互間隔設置。每一主動區105可貫穿其中二字元線201。複數個字元線201可包括複數個字元線隔離層203、複數個字元線導電層205以及複數個字元線蓋層207。
請參考圖1及圖2，在所述的實施例中，複數個字元線隔離層203可分別地對應朝內設置在基底101的上部中。複數個字元線隔離層203的一厚度可約為0.5nm到10nm。複數個字元線隔離層203的底部可為平坦的。複數個字元線隔離層203可由一隔離材料所製，該隔離材料具有 一介電常數，該介電常數約4.0或更大。(除非另有說明，否則所有在文中所提及的所有介電常數是相對於一真空。)具有約4.0或更大之介電常數的該隔離材料，可為氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、氧化鑭(lanthanum oxide)、鍶酸鈦(strontium titanate)、鋁酸鑭(lanthanum aluminate)、氧化釔(yttrium oxide)、三氧化鍺(gallium(III)trioxide)、釓鎵氧化物(gadolinium gallium oxide)、鋯鈦酸鉛(lead zirconium titanate)、鍶鈦酸鋇(barium strontium titanate)或其混合物。或者是，隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽，或其類似物。
請參考圖1及圖2，在所述的實施例中，複數個字元線導電層205可分別地對應設置在複數個字元線隔離層203上。舉例來說，複數個字元線電極可由一導電材料所製，例如摻雜多晶矽、矽鍺、金屬、金屬合金、矽化金屬、氮化金屬、碳化金屬或含有多層的其組合。金屬可為鋁、銅、鎢或鈷。矽化金屬可為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢或其類似物。複數個字元線導電層205的厚度可在50nm到500nm之間。
請參考圖1及圖2，在所述的實施例中，複數個字元線蓋層207可分別地對應設置在複數個字元線導電層205上。複數個字元線蓋層207的頂表面可與基底101的一頂表面齊平。舉例來說，複數個字元線蓋層207可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約為4.0或更大。
請參考圖1及圖2，在所述的實施例中，複數個摻雜區可設置在基底101的一上部中。複數個摻雜區可摻雜有一摻雜物(dopant)，例 如磷、砷或銻(antimony)。複數個摻雜區可包括一第一摻雜區107與二第二摻雜區109。第一摻雜區107可設置在其中二字元線201之間。二第二摻雜區109可分別對應設置在複數個字元線201與絕緣層103之間。
請參考圖1及圖2，在所述的實施例中，複數個隔離膜可設置在基底101上。舉例來說，複數個隔離膜可由下列材料所製：氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、東燃矽氮烷(tonen tilazen)、未經摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、電漿增強四乙氧基矽烷(plasma enhanced tetra ethyl orthosilicate)、矽氟玻璃(fluoride silicate glass)、碳摻雜氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、多孔聚合材料(porous polymeric material)或其組合，但並不以此為限。複數個隔離膜均可由相同材料所製，但並不以此為限。複數個隔離膜可包括一第一隔離膜701、一第二隔離膜703、一第三隔離膜705、一第四隔離膜707、一第五隔離膜709、一第六隔離膜711、一第七隔離膜713、一第八隔離膜715以及一第九隔離膜717。
參考圖1及圖2，在所述的實施例中，第一隔離膜701可設置在基底101上。複數個接觸點可設置在第一隔離膜701中。對於每一主動區105，複數個接觸點可包括一第一接觸點111以及二第二接觸點113。第一接觸點1111可設置在第一摻雜區107上並電性連接到第一摻雜區107。該二第二接觸點113可分別對應設置在該等第二摻雜區109上並電性 連接到該等第二摻雜區109。第一接觸點111與該二第二接觸點113可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。
請參考圖1及圖2，在所述的實施例中，第二隔離膜703可設置在第一隔離膜701上。複數個位元線接觸點115可設置在第二隔離膜703中以及設置在複數個主動區105中。(圖1的剖視圖中僅顯示一個位元線接觸點115。)對於每一主動區105，位元線接觸點115可設置在第一接觸點111上並電性連接到第一接觸點111。複數個位元線接觸點115可由與第一接觸點111相同的材料所製，但並不以此為限。
請參考圖1及圖2，在所述的實施例中，第三隔離膜705可設置在第二隔離膜703上。複數個位元線117可設置在第三隔離膜705中。(圖1的剖視圖中僅顯示一個位元線117。)對於每一主動區105，位元線117可設置在相對應的位元線接觸點115上並電性連接到相對應的位元線接觸點115。複數個位元線117可由一導電材料所製，例如鎢、鋁、鎳或鈷。
請參考圖1及圖2，在所述的實施例中，第四隔離膜707可設置在第三隔離膜705上。可設置複數個電容栓塞119以穿經第四隔離膜707、第三隔離膜705以及第二隔離膜703。對於每一主動區105，其中二電容栓塞119可分別對應設置在該二第二接觸點113上並電性連接到該二第二接觸點113。複數個電容栓塞119可由以下材料所製：摻雜多晶矽，鈦、氮化鈦、鉭、氮化鉭、鎢、銅、鋁或鋁合金。
請參考圖1及圖2，在所述的實施例中，第五隔離膜709可設置在第四隔離膜707上。複數個電容栓塞119可設置在第五隔離膜709中並分別對應設置在複數個電容栓塞119上。複數個電容結構301可電性連接到複數個電容栓塞119。複數個電容結構301可包括複數個電容底電極 303、一電容隔離層305以及一電容頂電極307。複數個電容底電極303可朝內設置在第五隔離膜709上。複數個電容底電極303的底部可直接接觸複數個電容栓塞119的頂表面。複數個電容底電極303可由摻雜多晶矽、金屬或矽化金屬所製。
請參考圖1及圖2，在所述的實施例中，電容隔離層305可設置在複數個電容底電極303上。電容隔離層305可由一單一層所形成，該單一層含有一隔離材料，該隔離材料具有一介電常數，該介電常數約為4.0或更大。電容隔離層305的一厚度可在1Å到100Å之間。或者是，在另一實施例中，電容隔離層305可由一堆疊層所形成，該堆疊層由氧化矽、氮化矽以及氧化矽所組成。電容頂電極307可設置在電容隔離層305上。電容頂電極307可由摻雜多晶矽或金屬所製。
請參考圖1及圖2，在所述的實施例中，第六隔離膜711可設置在電容頂電極307上。第七隔離膜713可設置在第六隔離膜711上。第八隔離膜715可設置在第七隔離膜713上。第九隔離膜717可設置在第八隔離膜715上。第一導電通孔121可設置在第六隔離膜711中，並位在電容頂電極307上。第一導電通孔121可電性連接到電容頂電極307。舉例來說，第一導電通孔121可由金屬、金屬合金、矽酸鹽、矽化物、多晶矽、非晶矽(amorphous silicon)或其他半導體相容導電材料所製。第一導電層123可設置在第七隔離膜713中，並位在第一導電通孔121上。第一導電層123可電性連接到第一導電通孔121。舉例來說，第一導電層123可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。
請參考圖1及圖2，在所述的實施例中，一本質導電墊(intrinsically conductive pad)125可設置在第八隔離膜715中，並位在第 一導電層123上。本質導電墊125可電性連接到第一導電層123，並電性耦接到複數個電容結構301。舉例來說，本質導電墊125可由鋁或銅所製。或者是，在其他實施例中，本質導電墊125可由一堆疊層所形成，該堆疊層由金、鎳或銅所組成。
應當理解，在實施例中的第一導電通孔121與第一導電層123僅表示用於圖例說明為目的，並不以此為限。導電通孔與導線可為其他數量，例如一第二導電通孔或一第二導線，設置在其他數量的多個隔離膜之間，以電性耦接到本質導電墊125，而亦有可能是其他數量的電容結構301。
請參考圖1及圖2，在所述的實施例中，應力釋放結構(stress relief structure)401可設置在第八隔離膜715中，並遠離本質導電墊125設置。應力釋放結構401可包括一導電架(conductive frame)403以及複數個隔離區段(insulating segments)405。導電架403可設置在遠離本質導電墊125處，並可具有一網形(mesh shape)。意即，導電架403的組件可相互連接。舉例來說，導電架403可由一導電材料所製，例如金屬、氮化金屬，或矽化金屬。複數個隔離區段405可設置在導電架403內，並可具有一正方形形狀。複數個隔離區段405可由與第八隔離膜715相同材料所製，但並不以此為限。或者是，在其他實施例中，複數個隔離區段405可由一材料所製，該材料包含聚醯亞胺(polyimide)或環氧基(epoxy-based)材料。
請參考圖1及圖2，在所述的實施例中，重分布導電通孔(redistribution conductive via)127可設置在第九隔離膜717中，並位在本質導電墊125上。重分布導電通孔127可電性連接到本質導電墊125。重分 布導電通孔127可由與第一導電通孔121相同材料所製，但並不以此為限。重分布導電層(redistribution conductive layer)129可設置在第九隔離膜717上。重分布導電層129可設置在本質導電墊125與應力釋放結構401上。舉例來說，重分布導電層129可由錫、鎳、銅、金、鋁或其合金所製。重分布導電層129可電性連接到重分布導電通孔127，並電性耦接到本質導電墊125。
請參考圖1及圖2，在所述的實施例中，複數個鈍化層可設置在重分布導電層129上以及第九隔離膜717上。複數個鈍化層可包括一第一鈍化層501、一第二鈍化層503以及一第三鈍化層505。第一鈍化層501可設置在第九隔離膜717與重分布導電層129上。舉例來說，第一鈍化層501可由氧化矽或磷矽玻璃所製。第二鈍化層503可設置在第一鈍化層501上，舉例來說，可由氮化矽、氮氧化矽或氮化氧化矽所製。第一鈍化層501可當作是在第二鈍化層503與第九隔離膜717之間的一應力緩衝(stress buffer)。為了避免濕氣從上進入，則第二鈍化層503可當作是一高氣相阻障(high vapor barrier)。第三鈍化層505可設置在第二鈍化層503上，舉例來說，可由聚醯亞胺(polyimide)或聚酰胺(polyamide)所製。第三鈍化層505可保護位在第三鈍化層505下的各層，避免機械刮傷(mechanical scratch)或背景輻射(background radiation)。
請參考圖1及圖2，在所述的實施例中，外部接合結構601可設置在第二鈍化層503與第一鈍化層501中。外部接合結構601可設置在重分布導電層129上。外部接合結構601設置在應力釋放結構401上方，並高於本質導電墊125。外部接合結構601可電性連接到重分布導電層129，並電性耦接到本質導電墊125。外部接合結構601可包括一下接合層603以 及一上接合層605。
請參考圖1及圖2，在所述的實施例中，下接合層603可設置在第一鈍化層501中，並位在重分布導電層129上。下接合層603可電性連接到重分布導電層129。下接合層603的一厚度可小於第一鈍化層501的一厚度。下接合層603可包含鎳。上接合層605可設置在第一鈍化層501與第二鈍化層503中。上接合層605可設置在下接合層603上，並電性連接到下接合層603。上接合層605的一頂表面可與第二鈍化層503的一頂表面齊平。上接合層605可包含鈀(palladium)、鈷或其組合。應力釋放結構401的一寬度W1可大於外部接合結構601的一寬度W2。
請參考圖1及圖2，在所述的實施例中，一導線層(wiring layer)607可設置在第三鈍化層505中，並位在上接合層605上。舉例來說，導線層607可由金、銅、鋁或其合金所製。導線層607的一寬度可小於外部接合結構601的寬度W2。一導線(wire)或焊料凸塊(solder bump)(圖未示)可設置在導線層607上，並可將半導體元件電性連接到一外部電路。
在一佈線製程(wiring process)或形成一錫料凸塊之一製程期間，會施加一應力(stress)在半導體元件，且該應力可造成複數個隔離膜的分層(delamination)。為了降低導線應力的影響，重分布導線層129可將應力從本質導電墊125重新導向到導線層607。應力釋放結構401直接位在導線層607下，而外部接合結構601可當作一減震墊(cushion)，以降低導線的應力，並避免在應力釋放結構401下的多層被分層(delaminating)。此外，導電架403的各組件相互連接，並可分佈應力遍及整個導電架403；因此，相較於一獨立的抗應力結構(standalone anti-stress structure) 而言，導電架403可提供一較佳的應力緩衝(stress-buffering)能力。再者，由包含聚醯亞胺或環氧基材料所製的複數個隔離區段405，可能夠吸收與分佈應力以進一步改善應力釋放結構401的應力緩衝能力。
請參考圖3，導電架403可具有一矩形形狀，該矩形形狀具有平行及水平的橫樑(crossmembers)。複數個隔離區段405可具有一矩形形狀，並可相互間隔設置。複數個隔離區段405可沿著一方向Y延伸。請參考圖4，導電架403可具有一矩形形狀，該矩形形狀具有平行及垂直的橫樑(crossmembers)。複數個隔離區段405可具有一矩形形狀，並可相互間隔設置。複數個隔離區段405可沿著一方向X延伸，方向X垂直於方向Y。請參考圖5，導電架403可具有一矩形形狀，該矩形形狀具有平行及對角線的橫樑(crossmembers)。複數個隔離區段405可具有一矩形形狀，並可相互間隔設置。複數個隔離區段405可沿著一方向W延伸，方向W相對於方向X與方向Y傾斜(或成對角線)。
圖6至圖8為依據本揭露一些實施例中半導體元件100E、100F、100G的剖視示意圖。
請參考圖6，多個間隙子609可貼合到外部接合結構601的兩側。換言之，二間隙子609可設置在外部接合結構601與第一鈍化層501及第二鈍化層503之間。舉例來說，該二間隙子609可由氧化矽所製。
如圖7所示，外部接合結構601可包括下接合層603、一中間接合層611以及上接合層605。中間接合層611可設置在下接合層603上。上接合層605可設置在中間接合層611上。舉例來說，下接合層603可由金所製。舉例來說，中間接合層611可由鎳所製。舉例來說，上接合層605可由銅所製。
請參考圖8，一應力緩衝(stress-buffering)層131可設置在第九隔離膜717中，並位在重分布導電層129與應力釋放結構401之間。應力緩衝層131可直接設置在外部接合結構601下。應力緩衝層131可用於吸收及分佈從下層來的應力集中(stress concentration)，其係由剪應力(shear stresses)所產生，而剪應力是由於佈線製程的熱膨脹不匹配(thermal expansion mismatch)以及一般應力而來。舉例來說，應力緩衝層131可由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量(Young’s Modulus)，而膨脹係數小於約20ppm/℃，而楊氏模量小於約15GPa。特別是，應力緩衝層131可由一材料所製，該材料包含聚醯亞胺(polyimide)或環氧基(epoxy-based)材料。應力緩衝層131可具有一厚度，約在5,000Å及10,0000Å之間。較佳者，應力緩衝層131的厚度可在10,000Å與50,000Å之間。
圖9為依據本揭露一實施例中一種半導體元件100A之製備方法10的流程示意圖。圖10為依據本揭露一實施例中一種半導體元件100A的頂視示意圖。圖11為依據本揭露圖10沿剖線A-A’中製備該半導體元件100A流程之某部分的剖視示意圖。為了清楚表示，本揭露之半導體元件的一些部件並未顯示在圖10中。
請參考圖9至圖11，在步驟S11，在所述的實施例中，可提供一基底101，且一絕緣層103、複數個字元線溝槽209以及複數個摻雜區可形成在基底101中。絕緣層103可界定出複數個主動區105。複數個主動區105可相互間隔設置，並沿在一頂視圖中的一方向W延伸。複數個字元線溝槽209可朝內形成在基底101中。複數個字元線溝槽209可沿一方向X延伸，而方向X相對於方向W傾斜(或成對角線)。每一主動區105可貫穿其 中二複數個字元線溝槽209。複數個摻雜區可包括一第一摻雜區107以及二第二摻雜區109。第一摻雜區107可形成在複數個複數個字元線溝槽209之間。該二第二摻雜區109可形成在絕緣層103與複數個複數個字元線溝槽209之間。
圖12及圖15為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖16為依據本揭露一實施例中一種半導體元件的頂視示意圖。圖17為依據本揭露圖16沿剖線A-A’中製備該半導體元件流程之某部分的剖視示意圖。為了清楚表示，本揭露之半導體元件的一些部件並未顯示在圖16中。
請參考圖9以及圖12至圖14，在步驟S13，在所述的實施例中，複數個字元線201可形成在基底101中。複數個字元線201可包括複數個字元線隔離層203、複數個字元線導電層205以及複數個字元線蓋層207。請參考圖12，複數個字元線隔離層203可形成在複數個字元線溝槽209中。請參考圖13，複數個字元線導電層205可分別對應形成在複數個字元線隔離層203上。請參考圖14，複數個字元線蓋層207可形成在複數個字元線導電層205上。可執行例如化學機械研磨的一平坦化製程，已提供一大致平坦表面給接下來的處理步驟。
請參考圖9以及圖15至圖17，在步驟S15，在所述的實施例中，複數個位元線117可形成在基底101上。請參考圖15，一第一隔離膜701可形成在基底101上。對於每一主動區105而言，一第一接觸點111以及二第二接觸點113可形成在第一隔離膜701中。第一接觸點111可形成在第一摻雜區107上。該二第二接觸點113可分別對應形成在該二第二摻雜區109上。
請參考圖16及圖17，一第二隔離膜703可形成在第一隔離膜701上。一第三隔離膜705可形成在第二隔離膜703上。複數個位元線接觸點115可形成在第二隔離膜703中。複數個位元線接觸點115可分別對應設置在複數個第一接觸點111上。複數個位元線117可形成在第三隔離膜705中。複數個位元線117可沿一方向Y延伸，而方向Y相對於方向W傾斜(或成對角線)，並垂直於方向X。複數個位元線117可以波形線(wavy lines)實施。複數個位元線117可相互間隔設置。在頂視圖中，每一位元線117可貫穿其中一主動區105。複數個位元線117可電性連接到複數個位元線接觸點115。
圖18及圖20為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。圖22為依據本揭露一實施例中一種半導體元件的頂視示意圖。圖23為依據本揭露圖22沿剖線A-A’中製備該半導體元件流程之某部分的剖視示意圖。為了清楚表示，本揭露之半導體元件的一些部件並未顯示在圖23中。
請參考圖9以及圖18至圖21，在步驟S17，在所述的實施例中，複數個電容結構301可形成在基底101上。複數個電容結構301可包括複數個電容底電極303、一電容隔離層305以及一電容頂電極307。請參考圖18，一第四隔離膜707可形成在第三隔離膜705上。可形成複數個電容栓塞119以延伸經過第四隔離膜707、第三隔離膜705以及第二隔離膜703。對於每一主動區105而言，複數個電容栓塞119可分別對應設置在該二第二接觸點113上。
請參考圖19，一第五隔離膜709可形成在第四隔離膜707上。複數個電容溝槽309可朝內形成在第五隔離膜709中。複數個電容底 電極303可分別對應形成在複數個電容溝槽309中。請參考圖20，電容隔離層305可形成在複數個電容底電極303上。請參考圖21，一電容頂電極307可形成在電容隔離層305上，並可充填複數個電容溝槽309。
請參考圖9、圖22以及圖23，在步驟S19，在所述的實施例中，一本質導電墊125與一應力釋放結構401可形成在基底101上。應力釋放結構401可包括一導電架403以及複數個隔離區段405。請參考圖22及圖23，一第六隔離膜700以及一第七隔離膜713可依序形成在電容頂電極307上。一第一導電通孔121可形成在第六隔離膜711中，並位在電容頂電極307上。一第一導電層123可形成在第七隔離膜713中，並位在第一導電通孔121上。本質導電墊125與應力釋放結構401可同時形成在第八隔離膜715中，但並不以此為限。
請參考圖22及圖23，在所述的實施例中，一導電層可藉由一第一沉積製程而形成在第七隔離膜713上，而第一沉積製程係例如化學氣相沉積、物理氣相沉積、濺鍍(sputtering)沉積、電鍍、無電電鍍。可執行一微影製程，以界定出本質導電墊125以及導電架403的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成本質導電墊125與導電架403在第七隔離膜713上。接下來，可執行一第二沉積製程，以沉積一隔離層在第七隔離膜713上，並覆蓋本質導電墊125與應力釋放結構401。在第二沉積製程之後，可執行一平坦化製程，例如化學機械研磨，直到本質導電墊125與導電架403的頂表面暴露，並同時形成第八隔離膜715與複數個隔離區段405在導電架403內。
圖24及圖30為依據本揭露一實施例中製備半導體元件100A流程之某部分的剖視示意圖。
請參考圖9及圖24，在步驟S21，在所述實施例中，一重分布導電層129可形成在本質導電墊125與應力釋放結構401上。一第九隔離膜717可形成在第八隔離膜715上。一重分布導電通孔127可形成在第九隔離膜717中，並位在本質導電墊125上。一導電層可藉由一沉積製程而形成在第九隔離膜717上，而沉積製程係例如化學氣相沉積、物理氣相沉積、濺鍍沉積、電鍍或無電電鍍。可執行一微影製程以界定出重分布導電層129的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成重分布導電層129。
請參考圖9以及圖25，在步驟S23，在所述實施例中，一第一鈍化層501以及一第二鈍化層503可依序形成在第九隔離膜717與重分布導電層129上，而可形成一第一墊開口507以穿經第一鈍化層501與第二鈍化層503，並可在第二鈍化層503與第一墊開口507上執行一清洗製程。第一鈍化層501可藉由一沉積製程而形成在第九隔離膜717以及重分布導電層129上。可執行一平坦化製程，例如化學機械研磨，以提供一平坦表面給接下來的處理步驟。第二鈍化層503可形成在第一鈍化層501上。可執行一微影製程以界定出第一墊開口507的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成第一墊開口507。重分布導電層129之頂表面的一部分可經由第一墊開口507而暴露。
請參考圖25，在蝕刻製程之後可執行清洗製程801。清洗製程801包括把氫與氬的一混合物當作一遠距離電漿(remote plasma)，在製程溫度介於250℃至350℃之間，一製程壓力介於1Torr至10T之間，以及供應給設備執行清洗製程801的一偏壓能量(bias energy)的存在條件下。偏壓能量可介於0W至200W之間。清洗製程801可移除在重分布導電 層129之頂表面上的氧化物，而不會損害到重分布導電層129的導電效能，而該氧化物係始源於在空氣中之氧氣的氧化。
請參考圖9以及圖26，在步驟S25，在所述的實施例中，可在第二鈍化層503與第一墊開口507上執行一鈍化製程(passivation process)803。鈍化製程803可包括浸漬半導體元件在一前驅物中，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)、四甲基矽烷(tetramethylsilane)，或其類似物，係在一製程溫度介於200℃至400℃之間。可使用一紫外線能量以促進鈍化製程803。鈍化製程803可鈍化第二鈍化層503以及第一鈍化層501經由第一墊開口507暴露的各側壁，其係藉由密封其表面毛孔以降低不合適的側壁生長，其係在接下來的處理步驟期間，可影響半導體元件的電子效能。因此，可提升半導體元件的效能與可靠度。
請參考圖9、圖27及圖28，在步驟S27，在所述的實施例中，一外部接合結構601可形成在第一墊開口507中。外部接合結構601可包括一下接合層603以及一上接合層605。請參考圖27，下接合層603可藉由電鍍或無電電鍍而形成位在第一墊開口507中之重分布導電層129上。下接合層603可包含鎳，並可當成在由銅所製的重分布導電層129與上接合層605之間的一阻障(barrier)。請參考圖28，上接合層605可藉由電鍍或無電電鍍而形成位在第一墊開口507中之下接合層603上。上接合層605可由鈀、鈷或其組合所製。上接合層605的一頂表面可包括多個非均質成核部分(heterogeneous nucleation sites)，例如形貌特徵(topographical features)、晶格不連續/定向(lattice discontinuities/orientations)、表面缺陷(surface defects)、紋理(textures)或其他表面特徵。在上接合層605 之頂表面上的複數個非均質成核部分可促進接下來的一佈線/接合(wiring/bonding)製程。
請參考圖9、圖29以及圖30，在步驟S29，在所述實施例中，一第三鈍化層505與一導線層607可形成在第二鈍化層503上。請參考圖29，第三鈍化層505可形成在第二鈍化層503上。第三鈍化層505可包含聚醯亞胺(polyimide)或聚酰胺(polyamide)。可執行一微影製程以界定出導線層607在第三鈍化層505中的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成一第二墊開口509。上接合層605之頂表面的一部分可經由第二墊開口509而暴露。請參考圖30，導線層607可形成在第二墊開口509中，並位在上接合層605上。
圖31及圖35為依據本揭露一實施例中製備半導體元件100E流程之某部分的剖視示意圖。
請參考圖31，一間隙子層613可形成在第二鈍化層503的一頂表面上，並位在第一墊開口507中。舉例來說，間隙子層613可由氧化矽所製。請參考圖32，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除間隙子層613形成在第二鈍化層503之頂表面上與第一墊開口507之一底部上的部份，且同時形成貼合到第一墊開口507之各側壁的二間隙子609。請參考圖33及圖34，外部接合結構601可藉由一程序(procedure)所形成，該程序類似於圖27與圖28所圖例繪示者。下接合層603可形成在重分布導電層129上，並位在二間隙子609之間。上接合層605可形成在下接合層603上，並位在二間隙子609之間。請參考圖35，第三鈍化層505與導線層607可藉由一程序(procedure)所形成，該程序類似於圖29與圖30所圖例繪示者。
由於本揭露該半導體元件的設計，應力釋放結構401可分佈導線(wiring)的應力；因此，可降低該複數個隔離膜的分層(delamination)。結果，可改善該半導體元件的良率。此外，一鈍化製程可減少該複數個鈍化層之非預期的側壁生長。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100A:半導體元件
101:基底
103:絕緣層
105:主動區
107:第一摻雜區
109:第二摻雜區
111:第一接觸點
113:第二接觸點
115:位元線接觸點
117:位元線
119:電容栓塞
121:第一導電通孔
123:第一導電層
125:本質導電墊
127:重分布導電通孔
129:重分布導電層
201:字元線
203:字元線隔離層
205:字元線導電層
207:字元線蓋層
301:電容結構
303:電容底電極
305:電容隔離層
307:電容頂電極
401:應力釋放結構
501:第一鈍化層
503:第二鈍化層
505:第三鈍化層
601:外部接合結構
603:下接合層
605:上接合層
607:導線層
701:第一隔離膜
703:第二隔離膜
705:第三隔離膜
707:第四隔離膜
709:第五隔離膜
711:第六隔離膜
713:第七隔離膜
715:第八隔離膜
717:第九隔離膜
W1:寬度
W2:寬度
W3:寬度

Claims (18)

  1. 一種半導體元件，包括：一基底；一本質導電墊，位在該基底上；一應力釋放結構，位在該基底上，並遠離該本質導電墊設置；以及一外部接合結構，位在該應力釋放結構上方；其中該應力釋放結構包括一導電架以及複數個隔離區段，該複數個隔離區段位在該導電架內。
  2. 如請求項1所述之半導體元件，其中每一隔離區段具有一正方形形狀，且該等隔離區段相互間隔設置。
  3. 如請求項1所述之半導體元件，還包括複數個字元線，位在該基底中並沿一第一方向延伸，其中每一隔離區段具有一矩形形狀，並沿一第二方向延伸，該第二方向垂直於該第一方向。
  4. 如請求項1所述之半導體元件，還包括複數個字元線，位在該基底中並沿一第一方向延伸，其中每一隔離區段具有一矩形形狀，並沿一第二方向延伸，該第二方向相對於該第一方向成對角線。
  5. 如請求項1所述之半導體元件，還包括一重分布導電層，位在該應力 釋放結構與該本質導電墊上。
  6. 如請求項5所述之半導體元件，還包括一應力緩衝層，位在該外部接合結構下，其中該應力緩衝層由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量，該熱膨脹係數小於約20ppm/℃，而該楊氏模量小於約15GPa。
  7. 如請求項1所述之半導體元件，其中該外部接合結構包括一下接合層以及一上接合層，該下接合層直接位在該壓力釋放結構上，該上接合層位在該下接合層上。
  8. 如請求項1所述之半導體元件，其中該外部接合結構包括一下接合層、一中間接合層以及一上接合層，該下接合層直接位在該壓力釋放結構上，該中間接合層位在該下接合層上，而該上接合層位在該中間接合層上。
  9. 如請求項7所述之半導體元件，其中該外部接合結構的一寬度小於該壓力釋放結構的一寬度。
  10. 如請求項7所述之半導體元件，還包括一導線層，位在該外部接合結構上。
  11. 如請求項10所述之半導體元件，其中該導線層的一寬度小於該外部 接合結構的一寬度。
  12. 如請求項7所述之半導體元件，還包括二間隙子，鄰近該外部接合結構的兩側設置。
  13. 一種半導體元件的製備方法，包括：提供一基底；形成一本質導電墊在該基底上；以及形成一應力釋放結構在該基底上，並遠離該本質導電墊設置；其中形成該應力釋放結構在該基底上，並遠離該本質導電墊設置的步驟，包括：形成一導電架在該基底上；以及形成複數個隔離區段在該導電架內。
  14. 如請求項13所述之半導體元件的製備方法，還包括：形成一重分布導電層在該本質導電墊與該應力釋放結構上。
  15. 如請求項14所述之半導體元件的製備方法，還包括：形成複數個鈍化層在該重分布導電層上，以及形成一第一墊開口在該複數個鈍化層中。
  16. 如請求項15所述之半導體元件的製備方法，還包括：執行一鈍化製程，包括以一前驅物浸漬該第一墊開口，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)或四甲基矽烷(tetramethylsilane)。
  17. 如請求項15所述之半導體元件的製備方法，還包括：執行一清洗製程，其中該清洗製程包括塗敷一遠端電漿到該第一墊開口。
  18. 如請求項16所述之半導體元件的製備方法，還包括：形成一外部接合結構在該重分布導電層上；其中該外部接合結構包括一下接合層以及一上接合層，該下接合層形成在該重分布導電層上，該上接合層形成在該下接合層上。
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