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TW202145564A - 具有高磷摻雜物濃度的源極和汲極 - Google Patents

具有高磷摻雜物濃度的源極和汲極 Download PDF

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TW202145564A
TW202145564A TW109145290A TW109145290A TW202145564A TW 202145564 A TW202145564 A TW 202145564A TW 109145290 A TW109145290 A TW 109145290A TW 109145290 A TW109145290 A TW 109145290A TW 202145564 A TW202145564 A TW 202145564A
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提摩太 珍
亞歷山大 巴德馬夫
夏德爾 西吉
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Abstract

描述了具有高磷摻雜物濃度的積體電路結構。在一示例中，積體電路結構包含具有下鰭部分和上鰭部分的鰭。閘極堆疊在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構。第二源極或汲極結構包含在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構。第一和第二源極或汲極結構的每個磊晶結構包含矽和磷，該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。

Description

具有高磷摻雜物濃度的源極和汲極
本揭露的實施方式是在先進積體電路結構製造領域中，尤其是在具有高磷摻雜物濃度的源極或汲極結構的積體電路結構中。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致使在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的驅動並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
傳統及現知的製造製程的變異性會限制它們更往前進展為10奈米節點或次10奈米節點範圍的可能性。因此，在未來技術節點需要的功能組件的製造會需要導入新方法或整合新技術於目前的製造製程或取代目前的製造製程。
及
描述了具有帶有高磷摻雜物濃度的源極或汲極結構的積體電路結構，以及製造帶有高磷摻雜物濃度的源極或汲極結構的方法。於之後的敘述，提出了許多細節，例如特定的整合及材料方案，以提供對於本揭露的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本揭露的實施方式可被實現而無這些特定的細節。於其它例子，眾所皆知的特徵，例如積體電路設計布局，不以細節的方式敘述，以避免非必要地使本揭露的實施方式晦澀難懂。再者，可以理解的是，於圖式所示的多樣的實施方式僅為說明性表示而非必需為按比例繪製。
之後的詳細敘述本質上僅為說明性的且無意限制標的或應用的實施方式及此實施方式的使用。如於此所用的，字詞「範例」表示「作為例子、示例或說明」。於此所述的作為範例的任意實施例不需要被解釋為較佳的或比其它實施例有利。此外，無意由在前述的技術領域、先前技術、概要或後述的詳細說明中展現的任意明示或暗示的理論約束。
本說明書包含參照「一實施方式」或「實施方式」。「一實施方式」或「實施方式」的詞組的出現不需要參照相同的實施方式。特定的特徵、結構、或特性可以任意適合的並與本揭露相符的方式組合。
用語。以下的段落提供對於於本揭露中(包含所附的申請專利範圍中)出現的用語的定義或脈絡：
「包括」。此用語是開放式的。若用於所附的申請專利範圍，此用語不排除額外的結構或操作。
「組態用以」。多樣的單元或組件可被敘述或主張為「組態用以」執行一或多個工作。於此脈絡，「組態用以」用以表示結構為：表示單元或組件包含在操作時執行這些工作或多工作的結構。如此，單元或組件可被稱為是組態用以執行工作，即使當特定的單元或組件現在沒有在操作中(例如，不被開啟或活動)。描述單元或電路或組件「組態用以」執行一或更多個工作明確地無意使此單元或組件援引美國專利法第112條第六段。
「第一」、「第二」等。如於此所用的，這些用語用作名詞之前的標籤，且無意暗示任意類型的順序(例如，空間的、時間的、邏輯的等)。
「耦接」。之後的敘述表示元件或節點或特徵被「耦接」在一起。如於此所用的，除非明示敘述，否則「耦接」意指一元件或節點或特徵直接或非直接的接合於(或直接或非直接的通訊於(communicate with))另一元件或節點或特徵，且不需要是機械的。
此外，特定的用語亦可用於以下的敘述，僅為了參照的目的，且因此無意為限制性的。例如，用語例如「上(或較上)」、「下(或較下)」、「之上」及「之下」表示所參照之圖式中的方向。用語例如「前」、「背」、「後」、「側」、「外側」及「內側」敘述組件的部分的定向或位置或兩者，其於一致但任意的參照的框架中，其由參照文字及敘述討論的組件的關聯的圖式而成為清楚的。此用語可包含於上特別提及的字詞、其衍生物、及相似重要性的字詞。
「抑制」。如於此所用的，抑制用以描述減少或極小化效應。當組件或特徵被敘述為抑制動作、移動、或條件，它可能完全的防止成果或結果或未來狀態。此外，「抑制」亦可表示減少或減緩結果、表現或效應，若不是如此它們可能會發生。據此，當組件、元件或特徵被稱為抑制成果或狀態，不需要完全防止或消滅成果或狀態。
此處所述的實施方式可為對於產線前端(FEOL)半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)於半導體基板或層中被圖案化。FEOL一般涵蓋到(但不包含)金屬互連體層的沉積為止的所有事情。在最後FEOL操作後，所成的為典型的有隔離的電晶體的晶圓(例如，沒有任何導線)。
此處所述的實施方式可為對於後段製程(BEOL)半導體處理及結構。BEOL為IC製造的第二部分，其中個別裝置(例如，電晶體、電容器、電阻器等)以導線互連於晶圓上，例如，金屬化層(或多層)。BEOL包含接點、絕緣層(介電質)、金屬級、及接合處，用於晶片對封裝的連接。於製造階段的BEOL部分中，形成接點(墊)、互連體導線、通孔、及介電質結構。對於現代IC製程，BEOL中可以添加10個以上的金屬層。
於下所述的實施方式可應用於FEOL處理及結構、BEOL處理及結構、或FEOL及BEOL處理及結構的兩者。特別是，雖然範例處理方案可使用FEOL處理場景描述，此方式亦可應用於BEOL處理。相似地，雖然範例處理方案可使用BEOL處理場景描述，此方式亦可應用於FEOL處理。
根據本揭露的一或多個實施方式，描述了用於極度縮小的電晶體的原位高磷摻雜的磊晶源極或汲極結構。
為了提供脈絡，在低溫和高生長速率下進行化學氣相沉積(CVD)磊晶是具有挑戰性的。發明人已經發現，使用氮取代氫作為載體氣體可以提供在較低溫度、更高的生長速率和極高的摻雜級(例如，大於5E21 /cm3 )下獲得高品質膜的途徑，其以前尚未被報導過。在沉積用於nMOS源極或汲極(S/D)的選擇性摻雜磷的矽(Si：P)的情況下，可以實現使用氮氣流取代氫氣流以降低接觸電阻並允許FinFET縮小至10nm以下。此外，現代電晶體的外部電阻和短通道效應是裝置性能和效率的主要限制因素。降低體積和接觸電阻可以改善驅動特性，但是必須在保持源極或汲極尖端處陡峭的磊晶界面的同時實現適當的洩漏和短通道特性。
解決上述問題的先前解決方案包含低溫沉積製程、或在磊晶沉積之後植入、或使用非晶化和退火製程。這種方法的缺點包含觀察到的是，植入的源極/汲極尖端可能無法與摻雜的磊晶源極/汲極獲得實現陡峭摻雜物輪廓，並且也不適用於深閘極底切層(在極度縮小的裝置中很有用)。
根據本揭露的實施方式，描述了選擇性的磊晶摻雜磷的矽(Si)源極或汲極層的使用。實施方式可以包含使用選擇性低溫化學物質以氮氣(N2 )載體氣體取代氫(H2 )以高生長速率磊晶生長陡峭的、高導電性的磊晶摻雜的源極/汲極接點。施行本文描述的實施方式的優點可包含克服先前的障礙，例如較早的觀察，即在極度縮小的電晶體上的裝置性能在很大程度上受到源極/汲極磊晶接點的外部電阻的限制。由於接觸面積的縮小(可以與電晶體的縮小有關)，並且由於接觸寬度通常小於通道寬度的三維(3D)裝置結構(例如FinFET)，外部電阻(Rext)迅速降低。降低這種電阻可以在先進的CMOS技術開發中發揮越來越重要的作用。例如，原位摻雜可以藉由在磊晶期間引入更多的摻雜物來有效地降低Rext。在一實施方式中，本文所述實施方式的實施方案可提供降低的缺陷濃度，以限制用於摻雜物擴散的驅動力，同時實現高導電性的磊晶源極或汲極結構。在一個這樣的實施方式中，結果是由於增加的短通道控制，而使陡峭的、高導電性的尖端和S/D區具有改善的裝置性能。
為了提供進一步的背景，在現代電晶體技術中，隨著閘極長度(LG )的縮小，歸因於通道的總裝置電阻所佔的比例繼續縮小。因此，外部電阻(Rext)已成為裝置電阻的主要來源，並且在限制裝置性能方面起著重要作用。為了滿足這種需求，在本文描述的實施方式中，可以針對及/或可以受益於在形成摻雜磷的磊晶S/D膜的同時使用氮氣流代替氫氣流之高效性。
作為示例性比較製程流程，圖1A繪示表示在半導體鰭中具有源極或汲極結構的積體電路結構的各種示例的斜角截面圖，根據本揭露的實施方式。特別地，圖1A是使用氮氣流對於氫氣流的原位P摻雜Si源極汲極區的摻雜物擴散示意描繪差異。
參照圖1A，結構100包含鰭102、閘極結構104、在磊晶生長期間的源極或汲極結構106。
結構110包含鰭112、閘極結構114、以及使用氫氣流形成的原位P摻雜的源極或汲極結構116。結構110是結構100的完整形式，其中P的擴散發生在通道區中，如以下描述的圖1B的相關曲線圖150的曲線152所示。
結構120包含鰭122、閘極結構124、以及使用氮氣流形成的原位P摻雜的源極或汲極結構126。結構120是結構100的完整形式，其中P的可忽略的擴散發生在通道區中，如以下描述的圖1B的相關曲線圖150的曲線154所示。
本文描述的實施方式可以被檢測為積體電路結構中的最終結構特徵。例如，閘極切口(多切口)TEM影像可以揭示在鰭區內共形且以完美或基本上完美的磊晶生長摻雜磷的S/D的磊晶生長。同樣，標準的磊晶源極/汲極製程流程可以用於摻雜磷的薄膜生長，其中氮氣流摻雜操作取代了氫氣流摻雜操作。可以在對基線製程流程進行最小程度的修改的情況下在平面、三閘極、FinFET、奈米線、或奈米帶結構上或內部生長例如本文所述的摻雜磷的矽膜或層。在一個實施方式中，源極或汲極結構的整個磊晶結構是摻雜磷的，下面結合圖2G’描述其示例。然而，應了解，取決於所得源極或汲極結構中的所需摻雜物輪廓，僅在尖端中或僅在下部結構部分中，在其上形成的磊晶填充及/或蓋帽，可替代地使用摻雜磷的材料，下面結合圖2G和2G”描述其示例。
關於本文所述的實施方式，橫截面穿透式電子顯微鏡(TEM)中的元素分析可揭示高化學磷(P)濃度。同樣，原位摻雜可以有效降低磊晶(Epi)電阻(Rext)，並可以在磊晶期間引入相對更多的摻雜物，作為Rext改進的主要推動力。圖1B包含磷濃度(atoms/cm3 )對深度(奈米)的函數的曲線圖150，根據本揭露的實施方式。參照圖1B的曲線圖150，示出了對於現有技術的Si：P S/D製程，在NFET的Si：P S/D內部的P的SIMS輪廓152，其中氫(H2 )被用作載體氣體。根據本揭露的實施方式，示出了NFET的Si：P S/D內部的P的SIMS輪廓154，用於Si：P S/D製程，其中氮(N2 )用作載體氣體。在N2 製程Si：P Epi中觀察到原位摻雜級增加了約40%，導致圖案化晶圓上選擇性NMOS S/D磊晶的摻雜物濃度高達6E21 atoms/cm3 (例如，參見圖1C和圖1D，如下所述)。摻雜級提高40%會導致Rext降低10%以上，並且增加nMOS FinFET電晶體的比例電晶體驅動增益(例如，參見下面描述的圖1E)。
再次參考圖1B，用在相同的成核層以相似的生長速率使用H2 載體氣體與N2 載體氣體的製程，經由覆蓋Si：P膜的厚度證明了化學摻雜物的濃度。在N2 載體氣體製程中，可以使摻雜物濃度增加40%。在一個實施方式中，藉由使用二氯矽烷、膦和氮的組合的選擇性化學氣相沉積(CVD)形成源極或汲極磊晶結構，以提供摻雜磷的矽結構。觀察到載體氣體從氮到氫的有效轉換可提高高溫下的生長速率。
圖1C繪示積體電路結構的橫截面視圖，根據本揭露實施方式。特別地，圖1C顯示了磊晶S/D區的閘極切口，並在FinFET電晶體結構示意圖中顯示了摻雜物濃度陰影圖。
參照圖1C，積體電路結構160包含具有下鰭部分161和上鰭部分162的鰭。閘極堆疊164在該鰭的該上鰭部分162上方，該閘極堆疊具有在第二側對向的第一側。第一源極或汲極結構(左166)包含嵌入在閘極堆疊164的第一側的鰭中的磊晶結構(虛線內的區)。第二源極或汲極結構(右166)包含嵌入在閘極堆疊164的第二側的鰭中的磊晶結構(虛線166A內的區)。在一個實施方式中，第一和第二源極或汲極結構166的每個磊晶結構包含矽和磷。在一實施方式中，該磷在該矽的核心區166C中具有的原子濃度大於在該矽的周邊區166B中的原子濃度。該矽的該核心區166C橫向在該矽的該周邊區166B內和之上。在一實施方式中，在該第一和第二源極或汲極結構166的每個該磊晶結構的頂部處暴露出該矽的該核心區166C，如圖所示。
在一實施方式中，矽的核心區166C中磷的原子濃度大於5E21 atoms/cm3 。在一實施方式中，矽的周邊區166B中磷的原子濃度小於4E21 atoms/cm3 。在一個實施方式中，在每個該磊晶結構的該頂部處的該核心區166C的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
圖1D包含磷濃度(atoms/cm3 )對沿著圖1C的箭頭168方向距表面的距離的函數的曲線圖170，根據本揭露的實施方式。參照圖1D的曲線圖170，沿著圖1C的箭頭168藉由原子探針斷層掃描法(APT)測量的摻雜物輪廓顯示出在圖1C的源極或汲極結構166的核心區166C中化學摻雜物濃度大於5E21 atoms/cm3 。
應當理解，對於由高摻雜的Si：P所構成的源極/汲極，一個問題是該裝置可能會受到明顯的摻雜物擴散到通道區的影響，從而引起洩漏和其他短通道效應。但是，觀察到，即使在6E21 cm-3 的化學摻雜級下，[P]擴散也是最小的，並且在活化摻雜物所需的熱退火過程中是可控的。磊晶結構或磊晶層可以在平面、三閘極、FinFET、奈米線、和奈米帶結構上生長，而對現有製程流程的修改最少。
圖1E包含相對接觸電阻對氣流化學變化的函數的曲線圖180，根據本揭露的實施方式。參照圖1E的曲線圖180，與習用的H2 流動氣體方法相比，對於具有5+E21 [P]摻雜製程(N2 流動氣體)的nMOS FinFET電晶體，觀察到約10%或更大的Rext降低。
本文描述的一或多個實施方式針對包含其上生長有摻雜磷的矽蓋帽的摻雜磷的矽源極或汲極結構的製造製程和結構，結合圖2A至圖2G來描述其示例。本文描述的一或多個實施方式針對包含不具有封蓋層的摻雜磷的矽源極或汲極結構的製造製程和結構，結合圖1A、圖2A至圖2D、和圖2G’來描述其示例。本文描述的一或多個實施方式針對包含其上生長有摻雜磷的矽蓋帽的摻雜磷的矽源極或汲極結構的製造製程和結構，該蓋帽在接點開口期間製造，結合圖2A至圖2D、和圖2G”來描述其示例。
作為示例性處理流程，圖2A至圖2G繪示表示製造具有含高磷摻雜物濃度的源極或汲極結構的積體電路結構的方法中的各種操作的橫截面視圖，根據本揭露的實施方式。圖2G’繪示具有含高磷摻雜物濃度的源極或汲極結構的另一積體電路結構的橫截面視圖，根據本揭露的另一實施方式。圖2G”繪示具有含高磷摻雜物濃度的源極或汲極結構的另一積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
參照圖2A，可選地，在諸如矽基板的基板202上生長通道材料204。在一個實施方式中，通道材料204包含矽。在一個實施方式中，通道材料204包含矽和鍺。在一個實施方式中，通道材料204包含鍺。在一個實施方式中，通道材料204是III-V族材料。在其他實施方式中，不形成獨特的通道材料204，並且在基板202的表面上執行以下描述的製程操作。
參照圖2B，通道材料204被圖案化為鰭206。如圖所示，圖案化可以在基板202中形成凹槽208。
參照圖2C，鰭206之間的溝槽填充有淺溝槽隔離材料，然後將其拋光並凹陷以形成隔離結構210。該製程可以進一步包含介電質隔離障壁的沉積、圖案化和凹陷。該製程繼續進行閘極氧化物材料和閘極電極材料(可以是虛置閘極氧化物材料和虛置閘極電極材料)的沉積和圖案化，以及形成閘極間隔物以形成閘極堆疊212和閘極間隔物214。
參照圖2D，在位置218處與閘極堆疊212的相鄰側蝕刻鰭206。該蝕刻在閘極堆疊212下面留下通道區216。
參照圖2E，源極或汲極結構的形成涉及下源極或汲極材料220的生長以及封蓋半導體層222(其可以原位生長)。或者，不生長封蓋半導體層222，結合圖2G’描述其示例性的所得結構。在任一情況下，在一個實施方式中，源極或汲極結構均包含磊晶結構。如結合圖1C所例示的，每個磊晶結構包含矽和磷。該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。該矽的該核心區橫向在該矽的該周邊區內和之上，以及在該第一和第二源極或汲極結構的每個該磊晶結構的頂部處暴露該矽的該核心區。在一個這樣的實施方式中，將膦和二氯矽烷用作與氮一起流動的前驅物，以在原位摻雜磷的矽磊晶沉積製程中提供磷摻雜物。
參照圖2F，在圖2E的源極或汲極結構上形成隔離材料。然後，對隔離材料進行圖案化並使其凹陷，以暴露出源極或汲極結構，並形成第二間隔物226和溝槽228。在一個實施方式中，使用蝕刻製程來執行隔離材料的凹陷，該蝕刻製程在封蓋半導體層222上或部分到封蓋半導體層222中停止，在後者的情況下，形成圖案化的源極或汲極封蓋半導體層222’。在另一實施方式中，在不實施封蓋半導體層222的情況下，蝕刻製程在源極或汲極材料220上或部分到源極或汲極材料220中停止。
參照圖2G，執行源極或汲極接點材料的沉積和圖案化以形成導電接點230。在實施方式中，導電接點230在該第一和第二源極或汲極結構的該封蓋半導體層222或222’上。在一個這樣的實施方式中，第一和第二導電接點230部分凹陷在該第一和第二源極或汲極結構的該封蓋半導體層222’中。應當理解，儘管未示出，但是然後可以在圖2G的結構上執行後端處理。
再次參考圖2G，根據本揭露的實施方式，一種積體電路結構具有鰭(216和基板202的圖案化部分)。鰭具有下鰭部分(216的部分和202的圖案化部分在隔離結構210的頂表面之下)和上鰭部分(216的部分在隔離結構210的頂表面之上)。閘極堆疊212在該鰭的該上鰭部分上方，該閘極堆疊212具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊的該第一側處(例如，閘極堆疊212的左手側)嵌入該鰭中的磊晶結構。第二源極或汲極結構包含在該閘極堆疊的該第二側處(例如，閘極堆疊212的右手側)嵌入該鰭中的磊晶結構。第一和第二源極或汲極結構的磊晶結構包含下半導體層220和在下半導體層220上的封蓋半導體層222’(或在沒有凹陷的情況下為圖2E的222)。在一實施方式中，第一和第二源極或汲極結構的每個磊晶結構的下半導體層220包含矽和磷。該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。該矽的該核心區橫向在該矽的該周邊區內和之上。在該第一和第二源極或汲極結構的每個該磊晶結構的該半導體層的頂部處暴露出該矽的該核心區。在一實施方式中，第一和第二源極或汲極結構的每個磊晶結構的封蓋半導體層222’或222基本上由矽和磷組成。
關於圖2G，在實施方式中，矽的核心區中磷的原子濃度大於5E21 atoms/cm3 。在實施方式中，矽的周邊區中磷的原子濃度小於4E21 atoms/cm3 。在實施方式中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
關於圖2G，在一個實施方式中，第一和第二源極或汲極結構具有小於大約0.4 mOhm･cm的電阻率。在一個實施方式中，氮流動氣體的使用實質上限制或完全阻止了磷從源極或汲極結構擴散到上鰭部分(隔離結構210的頂表面之上的216部分)，即實質上限制或完全阻止了磷擴散到積體電路結構的通道區中。在一個這樣的實施方式中，磷從源極或汲極結構擴散到通道區中的程度小於1奈米，並且在一些實施方式中在0至0.5奈米之間。
與圖2G相反，在圖2G’中，示出了不使用封蓋半導體層的實施方式。特別地，源極或汲極結構僅包含單源極或汲極材料220’。導電接點230在第一和第二源極或汲極結構的單源極或汲極材料220’上。在一個這樣的實施方式中，儘管未示出，但是第一和第二導電接點在第一和第二源極或汲極結構的單源極或汲極材料220’中的部分凹槽中。應當理解，儘管未示出，但是然後可以在圖2G’的結構上執行後端處理。
再次參考圖2G’，根據本揭露的實施方式，積體電路結構包含鰭(216和基板202的圖案化部分)，該鰭具有下鰭部分(隔離結構210的頂表面之下的216的部分和202的圖案化部分)和上鰭部分(隔離結構210的頂表面之上的216的部分)。閘極堆疊212在該鰭的該上鰭部分上方，該閘極堆疊212具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊212的該第一側處嵌入該鰭中的磊晶結構(左手的220’)。第二源極或汲極結構包含在該閘極堆疊212的該第二側處嵌入該鰭中的磊晶結構(右手的220’)。在一個實施方式中，如結合上述圖1C所舉例說明的，每個磊晶結構包含矽和磷。該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。該矽的該核心區橫向在該矽的該周邊區內和之上，以及在每個該磊晶結構的頂部處暴露該矽的該核心區。
關於圖2G’，在實施方式中，矽的核心區中磷的原子濃度大於5E21 atoms/cm3 。在實施方式中，矽的周邊區中磷的原子濃度小於4E21 atoms/cm3 。在實施方式中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
關於圖2G’，在一個實施方式中，第一和第二源極或汲極結構具有小於大約0.4 mOhm･cm的電阻率。在一個實施方式中，氮流動氣體的使用實質上限制或完全阻止了磷從源極或汲極結構擴散到上鰭部分(隔離結構210的頂表面之上的216部分)，即實質上限制或完全阻止了磷擴散到積體電路結構的通道區中。在一個這樣的實施方式中，磷從源極或汲極結構擴散到通道區中的程度小於1奈米，並且在一些實施方式中在0至0.5奈米之間。
與圖2G和圖2G’相反，在圖2G”中，描繪了一個實施方式，其中在形成第二間隔物226之後形成封蓋半導體層。特別地，第一和第二源極或汲極結構的磊晶結構各自包含在下半導體層220”上的封蓋半導體層225。導電接點230在該第一和第二源極或汲極結構的該封蓋半導體層225上。應當理解，儘管未示出，但是然後可以在圖2G”的結構上執行後端處理。
再次參考圖2G”，根據本揭露的實施方式，積體電路結構包含鰭(216和基板202的圖案化部分)，該鰭具有下鰭部分(隔離結構210的頂表面之下的216的部分和202的圖案化部分)和上鰭部分(隔離結構210的頂表面之上的216的部分)。閘極堆疊212在該鰭的該上鰭部分上方，該閘極堆疊212具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構，該磊晶結構具有下半導體層(左手的220”)和封蓋半導體層(左手的225)。第二源極或汲極結構包含在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構，該磊晶結構具有下半導體層(右手的225)和封蓋半導體層(右手的220”)。第二源極或汲極結構包含在該閘極堆疊212的該第二側處嵌入該鰭中的下磊晶源極或汲極結構(右手的220”)。第一和第二源極或汲極結構包含限制在導電接點230的介電質間隔物226之間的封蓋半導體層225。在一個實施方式中，第一和第二源極或汲極結構包含矽和磷，並且在特定實施方式中，使用氮氣流製程形成。
在一個實施方式中，再次參考圖2G”，第一導電接點(左手的230)在第一源極或汲極結構的封蓋半導體層(左手的225)上。第二導電接點(右手的230)在第二源極或汲極結構的封蓋半導體層(右手的225)上。第一介電質間隔物(左手的226)沿著第一導電接點(左手的230)的側壁，並且第一源極或汲極結構的封蓋半導體層(左手的225)被限制在第一介電質間隔物之間(左手的226)。第二介電質間隔物(右手的226)沿著第二導電接點(右手的230)的側壁，並且第二源極或汲極結構的封蓋半導體層(右手的225)被限制在第二介電質間隔物之間(右手的226)。在未示出的一個實施方式中，封蓋半導體層225在第一和第二下半導體層220”中的部分凹槽中。在另一個實施方式中，如圖所示，第一和第二下半導體層220”不凹陷。
關於圖2G”，在一個實施方式中，在一個實施方式中，矽的核心區中磷的原子濃度大於5E21 atoms/ cm3 。在實施方式中，矽的周邊區中磷的原子濃度小於4E21 atoms/cm3 。在實施方式中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/ cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
關於圖2G”，在一個實施方式中，第一和第二源極或汲極結構具有小於大約0.4 mOhm･cm的電阻率。在一個實施方式中，氮流動氣體的使用實質上限制或完全阻止了磷從源極或汲極結構擴散到上鰭部分(隔離結構210的頂表面之上的216部分)，即實質上限制或完全阻止了磷擴散到積體電路結構的通道區中。在一個這樣的實施方式中，磷從源極或汲極結構擴散到通道區中的程度小於1奈米，並且在一些實施方式中在0至0.5奈米之間。
在另一態樣中，圖3A繪示在一對半導體鰭上方的複數閘極線的平面圖，根據本揭露的另一實施方式。
參照圖3A，複數主動閘極線304形成於複數半導體鰭300上方。虛置閘極線306於複數半導體鰭300的端部。在閘極線304/306之間的間隔308在溝槽接點可位於的位置，以提供導電接點於源極或汲極區，例如，源極或汲極區351、352、353及354。於實施方式，複數閘極線304/306的圖案或複數半導體鰭300的圖案敘述為柵結構。於一實施方式，類似柵的圖案包含複數閘極線304/306及/或複數半導體鰭300的圖案，以固定間距間隔開且具有固定寬度、或兩者。
圖3B繪示沿著圖3A的a-a’軸的橫截面視圖，根據本揭露的實施方式。
參照圖3B，複數主動閘極線364形成於半導體鰭362上方，半導體鰭362形成於基板360之上。虛置閘極線366於半導體鰭362的端部。介電質層370在虛置閘極線366外。溝槽接點材料397位於主動閘極線364之間以及虛置閘極線366和主動閘極線364之間。嵌入式下源極或汲極結構368和對應的封蓋半導體層369位於主動閘極線364之間以及虛置閘極線366和主動閘極線364之間的半導體鰭362中。嵌入式下源極或汲極結構368以及對應的源極或汲極封蓋半導體層369可以如結合圖2G的源極或汲極結構所描述的。可替代地，可以使用諸如結合圖2G’和2G”所描述的源極或汲極結構。
主動閘極線364包含閘極介電質結構398/ 399、功函數閘極電極部分374和填充閘極電極部分376、以及介電質封蓋層378。介電質間隔物380沿著主動閘極線364及虛置閘極線366的側壁。
於另一態樣，溝槽接點結構(例如，對源極或汲極區)被敘述。於例子中，圖4繪示對於NMOS裝置的具有溝槽接點的積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
參照圖4，積體電路結構450包含鰭452，例如矽鍺鰭。閘極介電質層454在鰭452上方。閘極電極456在閘極介電質層454上方。在一個實施方式中，閘極電極456包含共形導電層458和導電填充物460。於實施方式，介電質蓋帽462在閘極電極456上方且在閘極介電質層454上方。閘極電極具有第一側456A及對向於第一側456A的第二側456B。介電質間隔物463沿著閘極電極456的側壁。在一實施方式中，閘極介電質層454還位於介電質間隔物463的第一與閘極電極456的第一側456A之間，以及位於介電質間隔物463的第二與閘極電極456的第二側456B之間，如圖所示。於實施方式中，雖然未示出，薄氧化物層，例如，熱或化學氧化矽或二氧化矽層在鰭452及閘極介電質層454之間。
第一半導體源極或汲極區464及第二半導體源極或汲極區466分別相鄰閘極電極456的第一側456A及第二側456B。在一個實施方式中，第一半導體源極或汲極區464及第二半導體源極或汲極區466包含嵌入式磊晶下區和對應的源極或汲極封蓋半導體層495或497，並且分別形成在鰭452的凹槽465和467中，如被描繪。嵌入式下源極或汲極結構以及對應的封蓋半導體層495或497可以如結合圖2G的源極或汲極結構所描述的。可替代地，可以使用諸如結合圖2G’和2G”所描述的源極或汲極結構。
第一溝槽接點結構468及第二溝槽接點結構470在第一半導體源極或汲極區464及第二半導體源極或汲極區466上方，第一半導體源極或汲極區464及第二半導體源極或汲極區466分別相鄰閘極電極456的第一側456A及第二側456B。第一溝槽接點結構468及第二溝槽接點結構470皆包含U形金屬層472及在U形金屬層472的整個上及上方的T形金屬層474。於一實施方式中，U形金屬層472與T形金屬層474的成分不同。於一此實施方式中，U形金屬層472包含鈦，且T形金屬層474包含鈷。於一實施方式中，第一溝槽接點結構468及第二溝槽接點結構470皆更包含第三金屬層476在T形金屬層474上。於一此實施方式中，第三金屬層476與U形金屬層472具有相同成分。於特定實施方式中，第三金屬層476及U形金屬層472包含鈦，且T形金屬層474包含鈷。
第一溝槽接點通孔478電連接到第一溝槽接點468。於特定實施方式中，第一溝槽接點通孔478在第一溝槽接點468的第三金屬層476上且與其耦接。第一溝槽接點通孔478更在介電質間隔物463的一者的部分上方且與其接觸，且在介電質蓋帽462的部分上方且與其接觸。第二溝槽接點通孔480電連接到第二溝槽接點470。於特定實施方式中，第二溝槽接點通孔480在第二溝槽接點470的第三金屬層476上且與其耦接。第二溝槽接點通孔480更在介電質間隔物463的另一者的部分上方且與其接觸，且在介電質蓋帽462的另一部分上方且與其接觸。
在一個實施方式中，金屬矽化物層482分別直接在第一溝槽接點結構468和第二溝槽接點結構470與第一半導體源極或汲極區464和第二半導體源極或汲極區466之間。於一實施方式中，金屬矽化物層482包含鈦及矽。於特定此實施方式中，第一半導體源極或汲極區464及第二半導體源極或汲極區466為第一及第二N型半導體源極或汲極區。在一實施方式中，金屬矽化物層482還包含磷或砷、或磷和砷兩者。
於此所述的一或更多個實施方式係針對對於環繞周圍半導體接點的金屬化學氣相沉積的使用。實施方式可應用於或包含化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、導電接點製造、或薄膜的一或更多者。特定實施方式可包含鈦或類似的金屬層的製造，使用接點金屬的低溫(例如，小於攝氏500度，或在攝氏400至500度的範圍)化學氣相沉積以提供共形的源極或汲極接點。此共形的源極或汲極接點的實施方案可改進三維(3D)電晶體互補式金屬氧化物半導體(CMOS)表現。
為了提供脈絡，金屬到半導體的接點層可使用濺射沉積。濺射為瞄準線製程，且不能良好適用於3D電晶體製造。已知的濺射方案在裝置接觸表面上具有差的或不完整的金屬-半導體接面，與沉積的入射成一個角度。根據本揭露的一或更多個實施方式，對於製造接點金屬施行低溫化學氣相沉積製程以提供在三維中的共形且極大化金屬半導體接面接觸面積。所成的較大的接觸面積可減少接面的電阻。實施方式可包含沉積於具有非平的拓樸的半導體表面上，其中區域的拓樸表示表面形狀及特徵本身，且非平的拓樸包含表面形狀及特徵或表面形狀及特徵的部分，其為非平的，即，表面形狀及特徵不是完整平的。在一個實施方式中，沉積在具有相對高的鍺含量的源極或汲極結構的半導體表面上。
於此所述的實施方式可包含環繞周圍接點結構的製造。於一此實施方式中，敘述了使用純金屬共形地沉積於電晶體源極-汲極接點上，由化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或電漿增強原子層沉積。此共形沉積可用以增加金屬半導體接點的可用面積且降低電阻，改進電晶體裝置的表現。於實施方式中，沉積的相對低溫導致每單位面積的接面的極小化的電阻。
可以理解的是，多樣的積體電路結構可使用整合方案製造，涉及金屬層沉積製程，如於此所述的。根據本揭露的實施方式中，積體電路結構的製造方法包含提供基板於具有RF源的化學氣相沉積(CVD)室中，基板具有特徵於其上。方法亦包含反應四氯化鈦(TiCl4 )及氫(H2 )以形成鈦(Ti)層於基板的特徵上。於實施方式中，鈦層具有的總原子成分包含98%或更大的鈦及0.5至2%的氯。於替代的實施方式中，相似的製程用以製造鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)或釩(V)的高純度金屬層。
根據本揭露的實施方式中，基板的特徵為暴露半導體源極或汲極結構的源極或汲極接點溝槽。鈦層(或其它高純度金屬層)為對於半導體源極或汲極結構的導電接點層。此實施方案的範例實施方式於下關聯圖5敘述。
圖5繪示在升起的源極或汲極區域上具有導電接點的積體電路結構的橫截面視圖，根據本揭露的實施方式。
參照圖5，半導體結構550包含閘極結構552在基板554之上。閘極結構552包含閘極介電質層552A、功函數層552B、及閘極填充物552C。源極區558及汲極區560在閘極結構552的對向側上。源極或汲極接點562電連接到源極區558和汲極區560，並且藉由層間介電質層564或閘極介電質間隔物566之一或兩者與閘極結構552間隔開。源極區558和汲極區560包含形成在基板554的蝕刻出的區中的磊晶或嵌入式下材料區，以及對應的源極或汲極封蓋半導體層502。嵌入式下源極或汲極結構以及對應的封蓋半導體層502可以如結合圖2G的源極或汲極結構所描述的。可替代地，可以使用諸如結合圖2G’和2G”所描述的源極或汲極結構。
於實施方式中，源極或汲極接點562包含高純度金屬層562A，例如於上所述的，及導電溝槽填充材料562B。於一實施方式中，高純度金屬層562A具有的總原子成分包含98%或更大的鈦。於一此實施方式中，高純度金屬層562A的總原子成分更包含0.5至2%的氯。於實施方式中，高純度金屬層562A具有30%或更小的厚度變化。於實施方式中，導電溝槽填充材料562B由導電材料組成，例如但不限於，Cu、Al、W、Co或其合金。
於另一態樣中，敘述主動閘極上方接點(COAG)結構及製程。本揭露的一或更多個實施方式係針對半導體結構或裝置，其具有一或更多個接點結構(例如，如閘極接點通孔)設置於半導體結構或裝置的閘極電極的主動部分上方。本揭露的一或更多個實施方式係針對製造半導體結構或裝置的方法，其具有一或更多個閘極接點結構形成於半導體結構或裝置的閘極電極的主動部分上方。藉由致能閘極接點形成在主動閘極區上方，於此所述的方式可用以減少標準單元面積。於一或更多個實施方式中，被製造以接觸閘極電極的閘極接點結構為自對準通孔結構。
於實施方式中，積體電路結構、半導體結構或裝置為非平面裝置，諸如但不限於，鰭場效電晶體(fin-FET)或三閘極裝置。在此實施方式中，對應的半導體通道區由三維本體所構成或形成於三維本體中。在一此實施方式中，閘極線的閘極電極堆疊至少圍繞三維本體的頂表面及一對側壁。於另一實施方式中，至少通道區被作成離散的三維本體，例如，於閘極全環繞裝置。在一個這樣的實施方式中，複數閘極線的每個閘極電極堆疊完全圍繞通道區。
更一般地，一或更多個實施方式係針對用於直接著陸閘極接點通孔於主動電晶體閘極上的方式及從其形成的結構。此方式可消除對於為了接觸的目的而在隔離區上的閘極線的延伸的需求。此方式亦可消除對於用以從閘極線或結構傳導信號的分開的閘極接點(GCN)層的需求。於實施方式中，消除上述特徵係藉由凹陷接點金屬於溝槽接點(TCN)中及導入額外的介電質材料於製程流程中(例如，TILA)來達成。額外介電質材料被包含作為溝槽接點介電質蓋帽層，有與已用於在閘極對準接點製程(GAP)的處理方案(例如，GILA)中的溝槽接點對準的閘極介電質材料蓋帽層不同的蝕刻特性。
於實施方式中，提供積體電路結構涉及接點圖案的形成，其基本上完美對準於存在的閘極圖案，同時消除有非常緊密的對準預算的微影操作的使用。在一此種實施方式中，此方法致能使用本質上高度選擇性的濕蝕刻(例如，對於乾或電漿蝕刻)以產生接點開口。於實施方式中，接點圖案使用存在的閘極圖案與接點插塞微影操作的組合形成。在一此種實施方式中，該方法致能消除對其他方面關鍵的微影操作以產生接點圖案之需要，如其他方法中所使用。在實施方式中，溝槽接點柵格不是分開地圖案化，而是形成於多晶(閘極)線之間。例如，在一此實施方式中，溝槽接點柵格在閘極柵圖案化之後形成，但在閘極柵切割之前。
再者，閘極堆疊結構可藉由取代閘極製程加以製造。在此方案中，虛置閘極材料，例如多晶矽或氮化矽柱材料，可被移除且以永久閘極電極材料取代。在一此實施方式中，永久閘極介電質層亦於此製程形成，而不是於更早的處理進行。在實施方式中，虛置閘極由乾蝕刻或濕蝕刻製程移除。在一實施方式中，虛置閘極由多晶體矽或非晶矽所構成且以乾蝕刻製程移除，包含SF6 。在另一實施方式中，虛置閘極由多晶體矽或非晶矽所構成，且以濕蝕刻製程移除，包含含水的NH4 OH或氫氧化四甲銨。在一實施方式中，虛置閘極由氮化矽所構成且以包含含水的磷酸的濕蝕刻移除。
於實施方式中，一或更多個此處所述的方式基本上考量虛置及取代閘極製程與虛置及取代接點製程的結合，以到達積體電路結構。在一此實施方式中，在取代閘極製程後執行取代接點製程，允許永久閘極堆疊的至少部分的高溫退火。例如，在特定的此實施方式中，永久閘極結構的至少部分的退火例如，在形成閘極介電質層後，於大於約攝氏600度的溫度執行。在永久接點的形成之前執行退火。
可以理解的是，絕緣閘極蓋帽層與絕緣溝槽接點蓋帽層之間的不同的結構關係可被製造。作為示例，圖6A和圖6B繪示各種積體電路結構的橫截面視圖，各具有包含上覆絕緣蓋帽層的溝槽接點及具有包含上覆絕緣蓋帽層的閘極堆疊，根據本揭露的實施方式。
參照圖6A和6B，積體電路結構600A和600B分別包含鰭602，例如矽鍺鰭。雖然所示的是橫截面視圖，可以理解的是，鰭602具有頂部602A及側壁(入及出所示的透視圖的紙面)。第一閘極介電質層604及第二閘極介電質層606在鰭602的頂部602A上方且橫向相鄰鰭602的側壁。第一閘極電極608及第二閘極電極610分別在第一閘極介電質層604及第二閘極介電質層606上方，在鰭602的頂部602A上方且橫向相鄰鰭602的側壁。第一閘極電極608及第二閘極電極610各包含共形導電層609A，例如功函數設定層，及在共形導電層609A之上的導電填充材料609B。第一閘極電極608及第二閘極電極610皆具有第一側612及對向於第一側612的第二側614。第一閘極電極608及第二閘極電極610亦皆具有絕緣蓋帽616，絕緣蓋帽616具有頂表面618。
第一介電質間隔物620與第一閘極電極608的第一側612相鄰。第二介電質間隔物622相鄰第二閘極電極610的第二側614。半導體源極或汲極區624相鄰第一介電質間隔物620及第二介電質間隔物622。溝槽接點結構626在半導體源極或汲極區624上方，半導體源極或汲極區624相鄰第一介電質間隔物620及第二介電質間隔物622。在實施方式中，半導體源極或汲極區624具有諸如以上結合圖2G、2G’、2G”、以及本文所述的其他實施方式所描述的結構。
溝槽接點結構626包含在導電結構630上的絕緣蓋帽628。溝槽接點結構626的絕緣蓋帽628具有與第一閘極電極608和第二閘極電極610的絕緣蓋帽616的頂表面618實質上共面的頂表面629。在一個實施方式中，溝槽接點結構626的絕緣蓋帽628橫向延伸到第一介電質間隔物620和第二介電質間隔物622中的凹槽632中。在這樣的實施方式中，溝槽接點結構626的絕緣蓋帽628伸出溝槽接點結構626的導電結構630。然而，在其他實施方式中，溝槽接點結構626的絕緣蓋帽628不橫向延伸到第一介電質間隔物620和第二介電質間隔物622中的凹槽632中，因此，不伸出溝槽接點結構626的導電結構630。
可以理解的是，溝槽接點結構626的導電結構630可為非長方形，如圖6A和6B所示。例如，溝槽接點結構626的導電結構630可具有的橫截面構形相似於或相同於圖6A的投影中所繪示的導電結構630A的構形。
於實施方式中，溝槽接點結構626的絕緣蓋帽628具有的成分與第一閘極電極608及第二閘極電極610的絕緣蓋帽616的成分不同。於一此實施方式中，溝槽接點結構626的絕緣蓋帽628包含碳化物材料，例如碳化矽材料。第一閘極電極608及第二閘極電極610的絕緣蓋帽616包含氮化物材料，例如氮化矽材料。
於實施方式中，第一閘極電極608及第二閘極電極610的絕緣蓋帽616都具有在溝槽接點結構626的絕緣蓋帽628的底表面628A之下的底表面617A，如圖6A所示。於另一實施方式中，第一閘極電極608及第二閘極電極610的絕緣蓋帽616都具有底表面617B，底表面617B與溝槽接點結構626的絕緣蓋帽628的底表面628B實質上共平面，如圖6B所示。在另一個實施方式中，儘管未示出，但第一閘極電極608及第二閘極電極610的絕緣蓋帽616都具有底表面在溝槽接點結構626的絕緣蓋帽628的底表面之上。
在一個實施方式中，溝槽接點結構626的導電結構630包含U形金屬層634，在整個U形金屬層634上和上方的T形金屬層636、以及在T形金屬層636上的第三金屬層638。溝槽接點結構626的絕緣蓋帽628在第三金屬層638上。於一此實施方式中，第三金屬層638及U形金屬層634包含鈦，且T形金屬層636包含鈷。於特定的此實施方式中，T形金屬層636更包含碳。
在一個實施方式中，金屬矽化物層640直接在溝槽接點結構626的導電結構630與半導體源極或汲極區624之間。於一此實施方式中，金屬矽化物層640包含鈦及矽。於特定此實施方式中，半導體源極或汲極區624為N型半導體源極或汲極區。
如整份說明書所述的，基板可由半導體材料所構成，其可耐受製造製程且其中電荷可遷移。於實施方式中，於此所述的基板為塊狀基板，其由以下所構成：結晶矽、矽/鍺或鍺層，其以帶電載子摻雜，例如但不限於磷、砷、硼或其組合，以形成主動區。於一實施方式中，於此塊狀基板中的矽原子的濃度大於97%。於另一實施方式中，塊狀基板由生長於不同晶體基板頂上的磊晶層所構成，例如，生長於硼摻雜的塊狀矽單結晶基板上的矽磊晶層。塊狀基板可替代地由III-V族材料所構成。於實施方式中，塊狀基板由III-V族材料所構成，例如但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。於一實施方式中，塊狀基板由III-V族材料所構成且電荷載子摻雜物雜質原子為，例如但不限於，碳、矽、鍺、氧、硫、硒或碲。
如於整份說明書所述的，隔離區(例如，淺溝槽隔離區或子鰭隔離區)可由適合最終電隔離的材料所構成，或對永久閘極結構的部分與下伏的塊狀矽基板的隔離有貢獻，或隔離形成於下伏的塊狀基板內的主動區，例如隔離鰭主動區。例如，於一實施方式中，隔離區由介電質材料的一或更多個層所構成，例如但不限於，二氧化矽、氧氮化矽、氮化矽、碳摻雜的氮化矽或其組合。
如於整份說明書所述的，閘極線或閘極結構可由閘極電極堆疊所構成，包含閘極介電質層及閘極電極層。於實施方式中，閘極電極堆疊的閘極電極由金屬閘極所構成，且閘極介電質層由高k值材料所構成。例如，於一實施方式中，閘極介電質層由，諸如但不限於，氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合之材料所構成。再者，閘極介電質層的部分可包含從半導體基板的頂部數層形成的原生氧化物的層。在實施方式中，閘極介電質層由頂部高k值部分及由半導體材料的氧化物所構成的下部分所構成。在一實施方式中，閘極介電質層由氧化鉿的頂部分及二氧化矽或氧氮化矽的底部部分所構成。於某些實施方案中，閘極介電質的部分為「U」型結構，其包含實質上平行於基板的表面的底部部分及實質垂直於基板的頂表面的二側壁部分。
在一實施方式中，該閘極電極由金屬層所構成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定的實施方式中，閘極電極由形成於金屬功函數設定層之上的非功函數設定填充材料所構成。閘極電極層可由P型功函數金屬或N型功函數金屬組成，依其電晶體要作為PMOS或NMOS電晶體而定。在某些實施方案中，閘極電極可由二或更多金屬層的堆疊組成，其中一或更多個金屬層為功函數金屬層且至少一金屬層為導電填充層。對於PMOS電晶體，可用於閘極電極的金屬，包含但不限於，釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如，氧化釕。P型金屬層會致能PMOS閘極電極形成有約4.9 eV及約5.2 eV之間的功函數。對於NMOS電晶體，可用於作為閘極電極的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層會致能NMOS閘極電極形成有約3.9 eV及約4.2 eV之間的功函數。在某些實施方案中，閘極電極可由「U」型結構所組成，其包含實質上平行於基板的表面的底部部分及實質垂直於基板的頂表面的二側壁部分。在另一實施方案中，形成閘極電極的金屬層的至少一者可簡單的為平面層，其實質上平行於基板的頂表面且不包含實質上垂直於基板的頂表面的側壁部分。於本揭露的進一步實施方案中，閘極電極可由U形結構及平面、非U形結構的組合組成。例如，閘極電極可由形成於一或更多個平面、非U形層頂上的一或更多個U形金屬層組成。
如於整份說明書所述的，關聯於閘極線或電極堆疊的間隔物可由適用於最終電隔離的材料所構成，或對永久閘極結構與相鄰的導電接點(例如，自對準接點)的隔離有貢獻。例如，於一實施方式，間隔物由介電質材料所構成，諸如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
於實施方式，於此所述的方式可涉及接點圖案的形成，其非常好地對準於存在的閘極圖案，同時消除有非常緊密的對準預算的微影操作的使用。在一此種實施方式中，此方法致能使用本質上高度選擇性的濕蝕刻(例如，對於乾或電漿蝕刻)以產生接點開口。於實施方式中，接點圖案使用存在的閘極圖案與接點插塞微影操作的組合形成。在一此種實施方式中，該方法致能消除對其他方面關鍵的微影操作以產生接點圖案之需要，如其他方法中所使用。在實施方式中，溝槽接點柵格不是分開地圖案化，而是形成於多晶(閘極)線之間。例如，在一此實施方式中，溝槽接點柵格在閘極柵圖案化之後形成，但在閘極柵切割之前。
間距分割處理及圖案化方案可被施行以致能於此處所述的實施方式或可被包含作為於此所述的實施方式的部分。間距分割圖案化典型表示間距二分之一化、間距四分之一化等。間距分割方案可應用於FEOL處理、BEOL處理或FEOL(裝置)及BEOL(金屬化)處理的兩者。根據於此處所述的一或更多個實施方式，光學微影首先被施行以印出單方向線(例如，嚴格單方向或主要單方向)於預定義的間距中。間距分割處理之後被施行作為用以增加線密度的技術。
在實施方式中，對於鰭、閘極線、金屬線、ILD線或硬遮罩線的用語「柵結構」於此處用於表示緊密間距柵結構。在一此實施方式中，緊密間距無法由選擇的微影直接得到。例如，基於選擇的微影的圖案可首先形成，但間距可由使用於所屬技術領域中可知的間隔物遮罩圖案化而減半。更甚者，原始間距可由第二回合的間隔物遮罩圖案化而成為四分之一。據此，於此處所述的類似柵的圖案可具有以實質上一致間距間隔開且具有實質一致寬度的金屬線、ILD線或硬遮罩線。例如，在某些實施方式中，間距變化會在百分之十內且寬度變化會在百分之十內，且在某些實施方式中，間距變化會在百分之五內且寬度變化會在百分之五內。圖案可由間距二分之一化或間距四分之一化或其它間距分割方式而製造。在實施方式中，柵不需要為單間距。
在實施方式中，如於整份本說明書中所使用的，層間介電質(ILD)材料由介電質或絕緣材料的層所構成或包含介電質或絕緣材料的層。適合的介電質材料的例子，包含但不限於，矽的氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽的氧化物、氟化的矽的氧化物、碳摻雜的矽的氧化物、所屬技術領域中可知的多樣的低介電常數(low-k)介電質材料、及其組合。層間介電質材料可由技術形成，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)或其它沉積技術。
在實施方式中，如亦用於整份本說明書的，金屬線或互連體線材料(及通孔材料)由一或更多個金屬或其它導電結構所構成。一般實施例為銅線及結構的使用，其可有或沒有包含障壁層於銅及圍繞的ILD材料之間。如於此所用的，用語「金屬」包含合金、堆疊及複數金屬的其它組合。例如，金屬互連體線可包含障壁層(例如，包含Ta、TaN、Ti或TiN的一或更多者的層)、不同金屬或合金的堆疊等。因此，互連體線可為單材料層、或可從許多層形成，包含導電襯墊層及填充層。任意適合的沉積製程，例如電鍍、化學氣相沉積、或物理氣相沉積，可用以形成互連體線。在實施方式中，互連體線由導電材料所構成，例如但不限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連體線亦有時於所屬技術領域稱為跡線、導線、線、金屬或單純稱為互連體。
在實施方式中，如亦用於整份本說明書的，硬遮罩材料由與層間介電質材料不同的介電質材料所構成。於一實施方式，不同硬遮罩材料可用於不同區，以提供對於彼此及對於下伏的介電質及金屬層的不同的生長或蝕刻選擇性。在某些實施方式中，硬遮罩層包含矽的氮化物(例如，氮化矽)的層或矽的氧化物的層、或兩者、或其組合。其它適合的材料可包含基於碳的材料。在另一實施方式中，硬遮罩材料包含金屬物種。例如，硬遮罩或其它上覆材料可包含鈦的氮化物或另一金屬(例如，氮化鈦)的層。潛在的少量其他材料，例如氧，可被包含於這些層的一或更多個中。或是，可使用其它於所屬技術領域中可知的其它硬遮罩層，依特定的實施方案而定。硬遮罩層可由CVD、PVD或由其它沉積方法形成。
於實施方式，如亦用於整份本揭露的，微影操作使用以下執行：193 nm浸漬微影(i193)、極紫外光(EUV)微影或電子束直寫(EBDW)微影，或類似。可使用正調或負調阻。在一個實施方式中，微影遮罩是由地形掩蔽部分、抗反射塗佈(ARC)層以及光阻層所構成的三層遮罩。於此特定的實施方式，拓樸的遮罩部分為碳硬遮罩(CHM)層且抗反射塗佈層為矽ARC層。
可以理解的是，不是於上所述的製程的所有態樣都需要被實現才落入本揭露的實施方式的精神及範疇中。例如，在一實施方式中，虛置閘極不需要在閘極堆疊的主動部分上方製造閘極接點之前而曾經被形成。當初始形成時，上述的閘極堆疊可實際上為永久閘極堆疊。又，此處所述的製程可用於製造一或複數半導體裝置。半導體裝置可為電晶體或類似的裝置。例如，在實施方式中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。又，在實施方式中，半導體裝置具有三維架構，例如三閘極裝置、獨立接取的雙閘極裝置、FIN-FET、奈米線裝置、或奈米帶裝置。一或更多個實施方式可對於製造於10奈米(10 nm)的技術節點或次10奈米(10 nm)的技術節點的半導體裝置特別地有用。
對於FEOL層或結構製造的額外或中介的操作可包含標準微電子製造製程，例如微影、蝕刻、薄膜沉積、平坦化(例如，化學機械研磨(CMP))、擴散、度量、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用或任何其他與微電子組件製造相關的動作。又，可以理解的是，對於先前的製程流程的製程操作的敘述可以不同的順序實現，不是所有操作必須被執行或額外的製程操作可被執行或兼具兩者。
可以理解的是，於上的範例FEOL實施方式，於實施方式，10奈米或次10奈米節點製程可直接對製程方案施行，且所得結構作為技術驅動者。於其它實施方式中，FEOL的考量可由BEOL 10奈米或次10奈米製程需求而驅使。例如，對於FEOL層及裝置的材料選擇及布局，可能需要適配BEOL製程。於一此實施方式中，材料選擇及閘極堆疊架構被選擇以適配BEOL層的高密度金屬化物，例如，減少形成於FEOL層中的電晶體結構的邊緣電容器，但由BEOL層的高密度金屬化物耦接在一起。
此處所揭露的實施方式可用於製造廣泛變化的不同類型積體電路或微電子裝置。此積體電路的實施例包含，但不限於，處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器及類似。在其它實施方式中，半導體記憶體可被製造。此外，積體電路或其它微電子裝置可用於廣泛多樣的所屬技術領域可知的電子裝置。例如，在電腦系統(例如，桌上電腦、膝上電腦、伺服器)中、行動電話、個人電子器件等。積體電路可耦接到匯流排及系統中的其它組件。例如，處理器可由一或更多個匯流排耦接到記憶體、晶片組等。處理器、記憶體及晶片組的各者，可能使用於此處所揭露的方式製造。
圖7繪示根據本揭露的一實施方案的計算裝置700。計算裝置700容納板材702。板材702可以包括多個組件，包含但不限於處理器704和至少一個通訊晶片706。處理器704實體地和電耦接至板材702。於某些實施方案中，至少一通訊晶片706亦實體且電耦接至板材702。在進一步的實施方案中，通訊晶片706是處理器704的一部分。
取決於其應用而定，計算裝置700可包含其它的組件，這些組件可以或可以不與板材702實體及電耦接。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片706致能用於從且至計算裝置700的資料的傳輸的無線通訊。用語「無線」及其衍伸詞可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可經由使用經由非固體介質的調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不含有任何導線，儘管在某些實施方式中它們可能沒有。通訊晶片706可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G及更新者的無線協定。計算裝置700可包含複數通訊晶片706。舉例而言，第一通訊晶片706專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片706專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程無線通訊。
計算裝置700的處理器704包含封裝於處理器704中的積體電路晶粒。於本揭露的實施方案的一些實施方式，處理器的積體電路晶粒包含一或更多個結構，例如根據本揭露的實施方案建構的積體電路結構。用語「處理器」可意指處理來自暫存器或記憶體或兩者的電子資料以將該電子資料轉換成可儲存在暫存器或記憶體或兩者中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片706亦包含積體電路晶粒，封裝在通訊晶片706中。根據本揭露的另一實施方案，通訊晶片的積體電路晶粒根據本揭露的實施方案建構。
在更多實施方案中，裝載於計算裝置700內的另一組件可含有根據本揭露的實施方式的實施方案建構的積體電路晶粒。
在多樣的實施方式中，計算裝置700可為膝上電腦、小筆電、筆記型電腦、超極筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。在更多實施方案，計算裝置700可為處理資料的任意其它的電子裝置。
圖8繪示中介物800，其包含本揭露的一或更多個實施方式。中介物800係用於橋接第一基板802至第二基板804的中介基板。第一基板802可為，例如，積體電路晶粒。第二基板804可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物800的目的是擴展連接至更廣的間距或重路由連接至不同的連接。例如，中介物800可耦接積體電路晶粒至球柵格陣列(BGA)806，其可接續耦接至第二基板804。於某些實施方式中，第一及第二基板802/804係附接至中介物800的對置側。在其它實施方式中，第一及第二基板802/804附接至中介物800的相同側。且在更多實施方式中，三或更多基板由中介物800的方式互連。
中介物800可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。於進一步實施方案中，中介物800可由替代的剛性或可撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物800可包含金屬互連體808及通孔810，包含但不限於矽穿孔(TSV)812。中介物800可更包含嵌入裝置814，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦接電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物800上。根據本揭露的實施方式，此處所揭示的設備或製程可用於中介物800的製造或包含於中介物800中的組件的製造。
圖9描述行動計算平台900的等角視圖，其配置根據於此所述的一或更多個製程製造的積體電路(IC)或包含於此所述的一或更多個特徵，根據本揭露的實施方式。
行動計算平台900可以是任意可攜式裝置，組態為用於電子資料顯示、電子資料處理、及無線電子資料傳輸的各者。例如，行動計算平台900可以是平板電腦、智慧手機、膝上型電腦等的任意者，且包含顯示螢幕905，其於範例實施方式為觸控螢幕(例如，電容性、電感性、電阻性等)、晶片級(SoC)或封裝級積體系統910、及電池913。如所繪示，由越高的電晶體封裝密度致能的系統910的整合程度越大，於行動計算平台900中的可由電池913或非揮發儲存器(例如，固態硬碟)佔據的部分越大，或越大的電晶體閘極數量，改進平台功能性。相似地，在系統910中的各電晶體的載子遷移率越大，功能性越大。如此，於此所述的技術可致能在行動計算平台900中的改進的表現及形成因素。
積體系統910更於展開視圖920中被繪示出。於範例實施方式，封裝的裝置977包含至少一記憶體晶片(例如，RAM)或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)，其根據於此所述的一或更多個製程製造或包含於此所述的一或更多個特徵。封裝的裝置977更與一或更多個功率管理積體電路(PMIC)915、包含寬頻RF(射頻)(無線)發射器及/或接收器(包含數位基頻及類比前端模組，其更包含功率放大器於傳輸路徑及低噪放大器於接收路徑上)的RF(無線)積體電路(RFIC)925、及它們的控制器911一起耦接到板材960。功能上來說，PMIC 915執行電池功率調節、DC對DC轉換等，具有耦接到電池913的輸入及提供至所有其它功能模組的電流源的輸出。如進一步所繪示，於範例實施方式，RFIC 925具有耦接到天線的輸出，其提供用以施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G以及更新者的其它無線協定。於替代的實施方案，各這些板材級模組可整合於耦接到封裝的裝置977的封裝基板的分開的IC上，或於耦接到封裝的裝置977的封裝基板的單IC(SoC)內。
於另一態樣，半導體封裝用於保護積體電路(IC)晶片或晶粒，且亦提供至外部電路的電介面予晶粒。有對於較小的電子裝置的增加的需求，半導體封裝設計為更緊密且必須支持較大的電路密度。再者，對於較高表現裝置的需求造成對於改進的半導體封裝的需求，其致能薄封裝輪廓且低整體翹曲與後續的組裝處理相容。
在實施方式，對於陶瓷或有機封裝基板的導線接合被使用。於另一實施方式，C4製程用以安裝晶粒至陶瓷或有機封裝基板。特別是，C4焊球連接可被施行以提供半導體裝置與基板之間的覆晶互連體。覆晶或受控崩潰晶片連接(C4)為用於半導體裝置(例如，積體電路(IC)晶片、MEMS或組件)的安裝的類型，其利用焊凸塊取代導線接合件。焊凸塊沉積於C4墊上，位於基板封裝的頂側上。為了安裝半導體裝置於基板，它以主動側面向下覆裝於安裝區域上方。焊凸塊用以直接連接半導體裝置於基板。
圖10繪示覆晶安裝晶粒的橫截面視圖，根據本揭露的實施方式。
參照圖10，設備1000包含晶粒1002，例如根據於此所述的一或更多個製程製造或包含於此所述的一或更多個特徵的積體電路(IC)，根據本揭露的實施方式。晶粒1002包含金屬化墊1004於其上。封裝基板1006，例如陶瓷或有機基板，包含連接體1008於其上。晶粒1002及封裝基板1006由耦接到金屬化墊1004及連接體1008的焊球1010而電連接。下填材料1012圍繞焊球1010。
處理覆晶可與習用IC製造相似，有一些額外的操作。接近製造製程的端部，附接墊被金屬化以使它們更接受焊料。這典型地由許多處理組成。焊料的小點之後沉積於各金屬化墊上。晶片之後切割出晶圓，如一般地。為了附接覆晶至電路，晶片被反轉以帶著焊點於下而至下伏電子或電路板上的連接上。焊料之後被再熔化以產生電連接，典型地使用超音波或替代的再流動焊料製程。這亦留下在晶片的電路與下伏安裝物之間的小空間。於多數的情況，電絕緣黏著物之後被「下填」以提供較強的機械連接、提供熱橋接、且確保焊料接熔物在因為晶片及系統的其它部分的熱差異時不受壓。
於其它實施方式，較新的封裝及晶粒對晶粒互連體方式，例如矽通孔(TSV)及矽中介物，被施行以製造高表現的多晶片模組(MCM)及封裝中系統(SiP)，其整合根據於此所述的一或更多個製程製造的積體電路(IC)或包含於此所述的一或更多個特徵，根據本揭露的實施方式。
因此，本揭露的實施方式包含具有帶有高磷摻雜物濃度的源極或汲極結構的積體電路結構，並且描述了製造具有帶有高磷摻雜物濃度的源極或汲極結構的積體電路結構的方法。
雖然於上已敘述了特定實施方式，這些實施方式無意限制本揭露的範疇，即使僅對於特定特徵敘述了單一實施方式。除非特別說明，於揭露中提出的特徵的例子有意為說明性的而不是限制性的。於上的敘述有意涵蓋這樣的變換、修改及等效者，只要對於所屬技術領域中具有通常知識者而言是明顯的具有對於本揭露的利益。
本揭露的範疇包含於此揭露的任意特徵或特徵的組合(明示或暗示)、或其任意衍生，不論它是否能減緩本文處理的任意或全部問題與否。據此，在本案(或主張本案優先權的任意申請案)的申請期間可撰寫新請求項於任意這樣的特徵組合。特定的，參照所附的申請專利範圍，從附屬項中的特徵可與獨立項的特徵組合，且從個別獨立項的特徵可以任意適合的方式組合，而不是僅以於所附的申請專利範圍中編號的特定組合。
以下示例關於進一步的實施方式。不同實施方式的多樣的特徵可與包含的一些特徵多樣的結合且其它排除，以適合多樣不同的應用。
示例實施方式1：積體電路結構包含具有下鰭部分和上鰭部分的鰭。閘極堆疊在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構。第二源極或汲極結構包含在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構。第一和第二源極或汲極結構的每個磊晶結構包含矽和磷，該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。該矽的該核心區橫向在該矽的該周邊區內和之上，以及在該第一和第二源極或汲極結構的每個該磊晶結構的頂部處暴露該矽的該核心區。
示例實施方式2：示例實施方式1之積體電路結構，其中，在該矽的該核心區中的該磷的原子濃度大於5E21 atoms/cm3 。
示例實施方式3：如示例實施方式1或2之積體電路結構，其中，在該矽的該周邊區中的該磷的原子濃度小於4E21 atoms/cm3 。
示例實施方式4：如示例實施方式1、2或3之積體電路結構，其中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/ cm3 。
示例實施方式5：如示例實施方式1、2、3或4之積體電路結構，其中，該第一和第二源極或汲極結構具有小於約0.4 mOhm·cm的電阻率。
示例實施方式6：如示例實施方式1、2、3、4或5之積體電路結構，其中，該下鰭部分包含下伏塊狀單晶矽基板的部分。
示例實施方式7：如示例實施方式1、2、3、4、5或6之積體電路結構，進一步包含第一和第二介電質閘極側壁間隔物，其分別沿著該閘極堆疊的該第一和第二側。
示例實施方式8：如示例實施方式1、2、3、4、5、6或7之積體電路結構，進一步包含在該第一源極或汲極結構的該磊晶結構上的第一導電接點、以及在該第二源極或汲極結構的該磊晶結構上的第二導電接點。
示例實施方式9：如示例實施方式8之積體電路結構，其中，該第一和第二導電接點分別在該第一和第二源極或汲極結構的該磊晶結構中之部分凹槽中。
示例實施方式10：積體電路結構包含具有下鰭部分和上鰭部分的鰭。閘極堆疊在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構，該磊晶結構具有下半導體層和在該下半導體層上的封蓋半導體層。第二源極或汲極結構包含在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構，該磊晶結構具有下半導體層和在該下半導體層上的封蓋半導體層。第一和第二源極或汲極結構的每個磊晶結構的下半導體層包含矽和磷。該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。該矽的該核心區橫向在該矽的該周邊區內和之上。在該第一和第二源極或汲極結構的每個該磊晶結構的該半導體層的頂部處暴露出該矽的該核心區。
示例實施方式11：如示例實施方式10之積體電路結構，其中，在該矽的該核心區中的該磷的原子濃度大於5E21 atoms/cm3 。
示例實施方式12：如示例實施方式10或11之積體電路結構，其中，在該矽的該周邊區中的該磷的原子濃度小於4E21 atoms/cm3 。
示例實施方式13：如示例實施方式10、11或12之積體電路結構，其中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
示例實施方式14：如示例實施方式10、11、12或13之積體電路結構，其中，該第一和第二源極或汲極結構具有小於大約0.4 mOhm･cm的電阻率。
示例實施方式15：如示例實施方式10、11、12、13或14之積體電路結構，其中，該下鰭部分包含下伏塊狀單晶矽基板的部分。
示例實施方式16：如示例實施方式10、11、12、13、14或15之積體電路結構，進一步包含第一和第二介電質閘極側壁間隔物，其分別沿著該閘極堆疊的該第一和第二側。
示例實施方式17：如示例實施方式10、11、12、13、14、15或16之積體電路結構，進一步包含第一導電接點以及第二導電接點，該第一導電接點在該第一源極或汲極結構的該封蓋半導體層上，該第二導電接點在該第二源極或汲極結構的該封蓋半導體層上。
示例實施方式18：如示例實施方式17之積體電路結構，其中，該第一和第二導電接點分別在該第一和第二源極或汲極結構的該封蓋半導體層中之部分凹槽中。
示例實施方式19：計算裝置包含板材和耦接到該板材的組件。該組件包含積體電路結構。積體電路結構包含具有下鰭部分和上鰭部分的鰭。閘極堆疊在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側。第一源極或汲極結構包含在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構。第二源極或汲極結構包含在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構。第一和第二源極或汲極結構的每個磊晶結構包含矽和磷，該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度。該矽的該核心區橫向在該矽的該周邊區內和之上，以及在該第一和第二源極或汲極結構的每個該磊晶結構的頂部處暴露該矽的該核心區。
示例實施方式20：如示例實施方式19之計算裝置，進一步包含耦接到該板材的記憶體。
示例實施方式21：如示例實施方式19或20之計算裝置，進一步包含耦接到該板材的通訊晶片。
示例實施方式22：如示例實施方式19、20或21之計算裝置，進一步包含耦接到該板材的相機。
示例實施方式23：如示例實施方式19、20、21或22之計算裝置，進一步包含耦接到該板材的電池。
示例實施方式24：如示例實施方式19、20、21、22或23之計算裝置，進一步包含耦接到該板材的天線。
示例實施方式25：如示例實施方式19、20、21、22、23或24之計算裝置，其中，該組件為封裝的積體電路晶粒。
100:結構 102:鰭 104:閘極結構 106:源極或汲極結構 110:結構 112:鰭 114:閘極結構 116:源極或汲極結構 120:結構 122:鰭 124:閘極結構 126:源極或汲極結構 150:曲線圖 152:曲線 154:曲線 160:積體電路結構 161:下鰭部分 162:上鰭部分 164:閘極堆疊 166:源極或汲極結構 166A:虛線 166B:周邊區 166C:核心區 168:箭頭 170:曲線圖 180:曲線圖 202:基板 204:通道材料 206:鰭 208:凹槽 210:隔離結構 212:閘極堆疊 214:閘極間隔物 216:通道區 218:位置 220:源極或汲極材料 220’:源極或汲極材料 220”:半導體層 222:封蓋半導體層 222’:封蓋半導體層 225:封蓋半導體層 226:間隔物 228:溝槽 230:導電接點 300:半導體鰭 304:閘極線 306:閘極線 308:間隔 351:源極或汲極區 352:源極或汲極區 353:源極或汲極區 354:源極或汲極區 360:基板 362:半導體鰭 364:主動閘極線 366:虛置閘極線 368:源極或汲極結構 369:封蓋半導體層 370:介電質層 374:功函數閘極電極部分 376:填充閘極電極部分 378:介電質封蓋層 380:介電質間隔物 397:溝槽接點材料 398:閘極介電質結構 399:閘極介電質結構 450:積體電路結構 452:鰭 454:閘極介電質層 456:閘極電極 456A:第一側 456B:第二側 458:共形導電層 460:導電填充物 462:介電質蓋帽 463:介電質間隔物 464:第一半導體源極或汲極區 465:凹槽 466:第二半導體源極或汲極區 467:凹槽 468:第一溝槽接點結構 470:第二溝槽接點結構 472:U形金屬層 474:T形金屬層 476:第三金屬層 478:第一溝槽接點通孔 480:第二溝槽接點通孔 482:金屬矽化物層 495:封蓋半導體層 497:封蓋半導體層 502:封蓋半導體層 550:半導體結構 552:閘極結構 552A:閘極介電質層 552B:功函數層 552C:閘極填充物 554:基板 558:源極區 560:汲極區 562:源極或汲極接點 562A:金屬層 562B:導電溝槽填充材料 564:層間介電質層 566:閘極介電質間隔物 600A:積體電路結構 600B:積體電路結構 602:鰭 602A:頂部 604:第一閘極介電質層 606:第二閘極介電質層 608:第一閘極電極 609A:共形導電層 609B:導電填充材料 610:第二閘極電極 612:第一側 614:第二側 616:絕緣蓋帽 617A:底表面 617B:底表面 618:頂表面 620:第一介電質間隔物 622:第二介電質間隔物 624:半導體源極或汲極區 626:溝槽接點結構 628:絕緣蓋帽 628A:底表面 628B:底表面 629:頂表面 630:導電結構 630A:導電結構 632:凹槽 634:U形金屬層 636:T形金屬層 638:第三金屬層 640:金屬矽化物層 700:計算裝置 702:板材 704:處理器 706:通訊晶片 800:中介物 802:基板 804:基板 806:球柵格陣列 808:金屬互連體 810:通孔 812:矽穿孔 814:嵌入裝置 900:行動計算平台 905:顯示螢幕 910:封裝級積體系統 911:控制器 913:電池 915:PMIC 920:展開視圖 925:RFIC 960:板材 977:封裝的裝置 1000:設備 1002:晶粒 1004:金屬化墊 1006:封裝基板 1008:連接體 1010:焊球 1012:下填材料
[圖1A]繪示表示在半導體鰭中具有源極或汲極結構的積體電路結構的各種示例的斜角截面圖，根據本揭露的實施方式。
[圖1B]包含磷濃度(atoms/cm3 )對深度(奈米)的函數的曲線圖，根據本揭露的實施方式。
[圖1C]繪示積體電路結構的橫截面視圖，根據本揭露實施方式。
[圖1D]包含磷濃度(atoms/cm3 )對沿著圖1C的箭頭方向距表面的距離的函數的曲線圖，根據本揭露的實施方式。
[圖1E]包含相對接觸電阻對氣流化學變化的函數的曲線圖，根據本揭露的實施方式。
[圖2A至圖2G]繪示表示製造具有含高磷摻雜物濃度的源極或汲極結構的積體電路結構的方法中的各種操作的橫截面視圖，根據本揭露的實施方式。
[圖2G’]繪示具有含高磷摻雜物濃度的源極或汲極結構的另一積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
[圖2G”]繪示具有含高磷摻雜物濃度的源極或汲極結構的另一積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
[圖3A]繪示在一對半導體鰭上方的複數閘極線的平面圖，根據本揭露的另一實施方式。
[圖3B]繪示沿著圖3A的a-a’軸的橫截面視圖，根據本揭露的實施方式。
[圖4]繪示對於NMOS裝置具有溝槽接點的積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
[圖5]繪示在升起的源極或汲極區域上具有導電接點的積體電路結構的橫截面視圖，根據本揭露的實施方式。
[圖6A]和[圖6B]繪示各種積體電路結構的橫截面視圖，各具有包含上覆絕緣蓋帽層的溝槽接點及具有包含上覆絕緣蓋帽層的閘極堆疊，根據本揭露的實施方式。
[圖7]繪示計算裝置，根據本揭露的一實施方案。
[圖8]繪示中介物，其包含本揭露的一或更多個實施方式。
[圖9]是行動計算平台的等角視圖，其採用根據於此所述的一或更多個製程製造的IC或包含於此所述的一或更多個特徵，根據本揭露的實施方式。
[圖10]繪示覆晶安裝晶粒的橫截面視圖，根據本揭露的實施方式。
100:結構
102:鰭
104:閘極結構
106:源極或汲極結構
110:結構
112:鰭
114:閘極結構
116:源極或汲極結構
120:結構
122:鰭
124:閘極結構
126:源極或汲極結構

Claims (25)

  1. 一種積體電路結構，包括： 鰭，其具有下鰭部分和上鰭部分； 閘極堆疊，其在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側； 第一源極或汲極結構，其包括在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構；以及 第二源極或汲極結構，其包括在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構，該第一和第二源極或汲極結構的每個該磊晶結構包括矽和磷，該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度，其中，該矽的該核心區橫向在該矽的該周邊區內和之上，以及其中，在該第一和第二源極或汲極結構的每個該磊晶結構的頂部處暴露該矽的該核心區。
  2. 如請求項1之積體電路結構，其中，在該矽的該核心區中的該磷的原子濃度大於5E21 atoms/cm3 。
  3. 如請求項1之積體電路結構，其中，在該矽的該周邊區中的該磷的原子濃度小於4E21 atoms/cm3 。
  4. 如請求項1之積體電路結構，其中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
  5. 如請求項1之積體電路結構，其中，該第一和第二源極或汲極結構具有小於大約0.4 mOhm･cm的電阻率。
  6. 如請求項1之積體電路結構，其中，該下鰭部分包含下伏塊狀單晶矽基板的部分。
  7. 如請求項1之積體電路結構，進一步包括： 第一和第二介電質閘極側壁間隔物，其分別沿著該閘極堆疊的該第一和第二側。
  8. 如請求項1之積體電路結構，進一步包括： 第一導電接點，其在該第一源極或汲極結構的該磊晶結構上；以及 第二導電接點，其在該第二源極或汲極結構的該磊晶結構上。
  9. 如請求項8之積體電路結構，其中，該第一和第二導電接點分別在該第一和第二源極或汲極結構的該磊晶結構中之部分凹槽中。
  10. 一種積體電路結構，包括： 鰭，其具有下鰭部分和上鰭部分； 閘極堆疊，其在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側； 第一源極或汲極結構，其包括在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構，該磊晶結構包括下半導體層和在該下半導體層上的封蓋半導體層；以及 第二源極或汲極結構包括在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構，該磊晶結構包括下半導體層和在該下半導體層上的封蓋半導體層，其中，該第一和第二源極或汲極結構的每個該磊晶結構的該下半導體層包括矽和磷，該磷在該矽的核心區中具有的原子濃度大於在該矽的周邊區中的原子濃度，其中，該矽的該核心區橫向在該矽的該周邊區內和之上，以及其中，在該第一和第二源極或汲極結構的每個該磊晶結構的該半導體層的頂部處暴露出該矽的該核心區。
  11. 如請求項10之積體電路結構，其中，在該矽的該核心區中的該磷的原子濃度大於5E21 atoms/cm3 。
  12. 如請求項10之積體電路結構，其中，在該矽的該周邊區中的該磷的原子濃度小於4E21 atoms/ cm3 。
  13. 如請求項10之積體電路結構，其中，在每個該磊晶結構的該頂部處的該核心區的該磷的原子濃度大於6E21 atoms/cm3 ，且在每個該磊晶結構的底部處的該周邊區中逐漸小於2E21 atoms/cm3 。
  14. 如請求項10之積體電路結構，其中，該第一和第二源極或汲極結構具有小於大約0.4 mOhm･cm的電阻率。
  15. 如請求項10之積體電路結構，其中，該下鰭部分包含下伏塊狀單晶矽基板的部分。
  16. 如請求項10之積體電路結構，進一步包括： 第一和第二介電質閘極側壁間隔物，其分別沿著該閘極堆疊的該第一和第二側。
  17. 如請求項10之積體電路結構，進一步包括： 第一導電接點，其在該第一源極或汲極結構的該封蓋半導體層上；以及 第二導電接點，其在該第二源極或汲極結構的該封蓋半導體層上。
  18. 如請求項17之積體電路結構，其中，該第一和第二導電接點分別在該第一和第二源極或汲極結構的該封蓋半導體層中之部分凹槽中。
  19. 一種計算裝置，包括： 板材；以及 耦接到該板材的組件，該組件包含積體電路結構，包括： 鰭，其具有下鰭部分和上鰭部分； 閘極堆疊，其在該鰭的該上鰭部分上方，該閘極堆疊具有在第二側對向的第一側； 第一源極或汲極結構，其包括在該閘極堆疊的該第一側處嵌入該鰭中的磊晶結構；以及 第二源極或汲極結構，其包括在該閘極堆疊的該第二側處嵌入該鰭中的磊晶結構，該第一和第二源極或汲極結構的每個該磊晶結構包括矽和磷，該磷在該矽的核心區中具有的原子濃度大於在該矽在周邊區中的原子濃度，其中，該矽的該核心區橫向在該矽的該周邊區內和之上，以及其中，在該第一和第二源極和汲極結構的每個該磊晶結構的頂部處暴露出該矽的該核心區。
  20. 如請求項19之計算裝置，進一步包括： 耦接到該板材的記憶體。
  21. 如請求項19之計算裝置，進一步包括： 耦接到該板材的通訊晶片。
  22. 如請求項19之計算裝置，進一步包括： 耦接到該板材的相機。
  23. 如請求項19之計算裝置，進一步包括： 耦接到該板材的電池。
  24. 如請求項19之計算裝置，進一步包括： 耦接到該板材的天線。
  25. 如請求項19之計算裝置，其中，該組件為封裝的積體電路晶粒。
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