TWI874989B

TWI874989B - 積體電路封裝的形成方法

Info

Publication number: TWI874989B
Application number: TW112117264A
Authority: TW
Inventors: 鍾明慈; 林詠淇; 陳怡秀
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-03-16
Filing date: 2023-05-10
Publication date: 2025-03-01
Also published as: TW202439478A; CN118299276A; US12489016B2; US20240312836A1

Abstract

一種積體電路封裝的形成方法包括：將積體電路晶粒接合至載體基底；在積體電路晶粒周圍並沿著載體基底的邊緣形成間隙填充介電質；進行斜面清潔製程，以自載體基底的邊緣移除間隙填充介電質的部分；在進行斜面清潔製程之後，在間隙填充介電質及積體電路晶粒上沈積第一接合層；在第一接合層的外側壁、間隙填充介電質的外側壁及載體基底的第一外側壁上形成第一介電層；以及將晶圓接合至第一介電層及第一接合層，其中晶圓包括半導體基底及位於半導體基底的外側壁上的第二介電層。

Description

積體電路封裝的形成方法

本發明實施例是有關於一種積體電路的形成方法，且特別是有關於一種積體電路封裝的形成方法。

由於各種電子構件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵大小(minimum feature size)的迭代減小，此使得能夠將更多的構件整合至給定的面積中。隨著對日益縮小的電子元件的需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。

根據實施例，一種積體電路封裝的形成方法包括：將積體電路晶粒接合至載體基底，其中所述載體基底的邊緣包括第一下部斜面及第一上部斜面，所述第一下部斜面及所述第一上部斜面各自自所述載體基底的第一外側壁延伸；在所述積體電路晶粒周圍沿著所述載體基底的所述邊緣形成間隙填充介電質；進行斜面清潔製程，以自所述載體基底的所述邊緣移除所述間隙填充介電質的部分；在進行所述斜面清潔製程之後，在所述間隙填充介電質及所述積體電路晶粒上沈積第一接合層；在所述第一接合層的外側壁、所述間隙填充介電質的外側壁及所述載體基底的所述第一外側壁上形成第一介電層；以及將晶圓接合至所述第一介電層及所述第一接合層，其中所述晶圓包括半導體基底及位於所述半導體基底的外側壁上的第二介電層，且其中將所述晶圓接合至所述第一介電層包括在所述第一介電層與所述第二介電層之間形成介電質對介電質接合。

根據實施例，一種積體電路封裝的形成方法包括：藉由以下步驟形成第一晶圓：將第一積體電路晶粒及第二積體電路晶粒接合至載體基底上，其中所述載體基底的邊緣包括自所述載體基底的最外側壁延伸的第一斜面表面；在所述第一積體電路晶粒、所述第二積體電路晶粒及所述載體基底之上沈積襯墊，其中所述襯墊與所述載體基底的所述最外側壁實體接觸；以及在所述襯墊上形成間隙填充介電質，其中所述間隙填充介電質的邊緣包括第二斜面表面；自所述第一晶圓的邊緣蝕刻部分的所述間隙填充介電質及部分的所述襯墊；以及將第二晶圓接合至所述第一晶圓，所述第二晶圓包括半導體晶粒。

根據實施例，一種積體電路封裝的形成方法包括：將多個第一晶粒的前側接合至載體基底；在所述多個第一晶粒中的每一者及所述載體基底周圍形成第一介電層；對所述第一介電層及所述多個第一晶粒進行平坦化製程，以暴露出所述多個第一晶粒的導電通孔，其中在所述平坦化製程之後，所述第一介電層的頂表面、所述多個第一晶粒的背側表面及所述導電通孔的頂表面實質上共面；將第二晶粒接合至所述多個第一晶粒的所述背側表面及所述第一介電層的所述頂表面，其中所述第二晶粒電性連接至所述多個第一晶粒的所述導電通孔中的每一者；以及進行單體化製程，以將所述第二晶粒單體化成多個晶粒區，且將所述多個第一晶粒中的每一者與所述多個第一晶粒中的其他第一晶粒分隔開，其中在所述單體化製程之後，所述多個晶粒區中的每一者接合至所述多個第一晶粒中的對應的一個第一晶粒。

20:半導體晶圓/晶圓

50、50A:積體電路晶粒

52:半導體基底

54:元件

56:層間介電質

58:接觸件

60:內連線結構

61:接觸接墊

62:金屬化圖案/下部金屬化圖案/中間金屬化圖案/上部金屬化圖案

64、72、116、225:介電層

66:導電通孔

68、118、118A、118B:鈍化層

74:晶粒連接件

100:積體電路封裝

102:載體基底

102P:封裝區

103、231:下部斜面

104A、104B:接合層

105、233:上部斜面

106:襯墊

107:晶圓

108:間隙填充介電質

112、221:接合層

114、122:導電連接件

120:晶粒連接件

217:基底

219:內連線結構

223:接合接墊

H1、H3:高度

H2:組合高度

S1:切割道區

T1、T2:厚度

α、β1、β1:角度

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是積體電路晶粒的剖視圖。

圖2至圖14是根據一些實施例的積體電路封裝的製造的中間階段的剖視圖。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述構件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於……之下(beneath)」、「位於……下方(below)」、「下部的(lower)」、「位於……上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個組件或特徵與另一(其他)組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

各種實施例提供應用於將一個或多個第一半導體元件(例如，頂部晶粒)接合至第二半導體元件(例如，包括晶粒的底部晶圓)以提供三維(three-dimensional，3D)積體晶片(3D integrated chip，3DIC)封裝的方法。首先將所述一個或多個第一半導體元件貼合至載體基底，且然後將所述一個或多個第一半導體元件包封於第一介電層中以形成晶圓。進行斜面清潔製程(例如，蝕刻製程)以對第一介電層的邊緣部分進行蝕刻。所述斜面清潔製程亦移除位於載體基底的邊緣部分上的第一介電層，並暴露出載體基底的側壁。在晶圓的側壁上形成氧化物層，並在第二半導體元件的側壁上形成另一氧化物層。然後使用介電質對介電質接合(dielectric-to-dielectric bond)及金屬對金屬接合(metal-to-metal bond)將第二半導體元件接合至晶圓的表面，之後自晶圓移除載體基底。一個或多個實施例的有利特徵可包括能夠減少形成3DIC封裝所需的製作步驟的數目。此會減少製造週期時間(cycle time)、提高成本效益並降低總體製造成本。另外，在晶圓的側壁上及第二半導體元件的側壁上形成氧化物層能夠改善晶圓及第二半導體元件的邊緣形貌(edge topography)。此使得在將晶圓接合至第二半導體元件期間的接合效能得到改善。

圖1是積體電路晶粒50的剖視圖。積體電路晶粒50將在後續處理中被封裝以形成積體電路元件。積體電路晶粒50可為邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、系統晶片(SoC)、應用處理器(AP)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。

積體電路晶粒50可形成於晶圓中，所述晶圓可包括在後續步驟中被單體化以形成多個積體電路晶粒的不同元件區。積體電路晶粒50可根據適用的製造製程進行處理以形成積體電路。舉例而言，積體電路晶粒50包括半導體基底52(例如經摻雜或未經摻雜的矽)或者絕緣體上半導體(SOI)基底的主動層。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。亦可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。半導體基底52具有有時被稱為前側(front side)的主動表面(例如，圖1中面朝上的表面)及有時被稱為背側(back side)的非主動表面(例如，圖1中面朝下的表面)。

半導體基底52的主動表面處設置有元件54(以電晶體為代表)。元件54可為主動元件(例如，電晶體、二極體等)、電容器、電阻器等。舉例而言，元件54可為包括閘極結構及源極/汲極區的電晶體，其中閘極結構位於通道區上，且源極/汲極區相鄰於通道區。通道區可為半導體基底52的圖案化區。舉例而言，通道區可為在半導體基底52中圖案化出的半導體鰭、半導體奈米片、半導體奈米線或類似構件的區。當元件54是電晶體時，其可為奈米結構場效電晶體(FET)(奈米結構-FET)、鰭式場效電晶體(FinFET)、平面電晶體或類似電晶體。

半導體基底52的主動表面之上設置有層間介電質56。層間介電質56環繞元件54且可覆蓋元件54。層間介電質56可包括由例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG)或類似材料等材料形成的一個或多個介電層，所述材料可藉由例如化學氣相沈積(CVD)、原子層沈積(ALD)或類似製程等沈積製程來形成。接觸件58延伸穿過層間介電質56以電性耦合及實體耦合元件54。舉例而言，當元件54是電晶體時，接觸件58可耦合所述電晶體的閘極及源極/汲極區。接觸件58可由例如鎢、鈷、鎳、銅、銀、金、鋁、類似材料或其組合等適合的導電材料形成，所述導電材料可藉由例如物理氣相沈積(PVD)或CVD等沈積製程、例如電解鍍覆或無電鍍覆等鍍覆製程、或者類似製程來形成。

層間介電質56及接觸件58之上設置有內連線結構60。內連線結構60對元件54進行內連以形成積體電路。內連線結構60可由例如介電層64中的金屬化圖案62形成。介電層64可為例如低介電常數(low-k)介電層。金屬化圖案62包括金屬線及金屬通孔，所述金屬線及所述金屬通孔可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程或類似製程)形成於介電層64中。金屬化圖案62可由例如銅、鎢、鋁、銀、金、其組合或類似材料等適合的導電材料形成。金屬化圖案62藉由接觸件58電性耦合至元件54。在一些實施例中，在內連線結構60中/上可形成有與內連線結構60及元件54進行外部連接的接觸接墊61。接觸接墊61可包含銅、鋁(例如，28K鋁)或另一導電材料。可不在後續的圖式中單獨地示出接觸接墊61。

導電通孔66延伸至內連線結構60及/或半導體基底52中。導電通孔66電性耦合至內連線結構60的金屬化圖案62。導電通孔66可為基底穿孔(through-substrate via)，例如矽穿孔。做為形成導電通孔66的實例，可藉由例如蝕刻、碾磨(milling)、雷射技術、其組合或類似技術在內連線結構60及/或半導體基底52中形成凹陷部。可例如藉由CVD、ALD、PVD、熱氧化、其組合或類似技術在凹陷部中共形地沈積薄的阻障層。阻障層可由氧化物、氮化物、碳化物、其組合或類似材料形成。在阻障層之上以及所述凹陷部中可沈積有導電材料。所述導電材料可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合或類似製程來形成。導電材料的實例包括銅、鎢、鋁、銀、金、其組合或類似材料。藉由例如化學機械研磨(CMP)自內連線結構60或半導體基底52的表面移除過量的導電材料及阻障層。阻障層留下來的部分以及凹陷部中的導電材料形成導電通孔66。

在此實施例中，導電通孔66是藉由中間通孔製程(via-middle process)來形成，進而使得導電通孔66延伸穿過內連線結構60的一部分(例如，介電層64的子集)並延伸至半導體基底52中。藉由中間通孔製程而形成的導電通孔66連接至內連線結構 60的中間金屬化圖案62。在另一實施例中，導電通孔66是藉由先通孔製程(via-first process)來形成，進而使得導電通孔66延伸至半導體基底52中，但不延伸至內連線結構60中。藉由先通孔製程而形成的導電通孔66連接至內連線結構60的下部金屬化圖案62。在又一實施例中，導電通孔66是藉由後通孔製程(via-last process)來形成，進而使得導電通孔66延伸穿過整個內連線結構60(例如，介電層64中的每一者)並延伸至半導體基底52中。藉由後通孔製程而形成的導電通孔66連接至內連線結構60的上部金屬化圖案62。

內連線結構60上設置有一個或多個鈍化層68。鈍化層68可由例如氮氧化矽、氮化矽、低介電常數介電質(例如，摻雜碳的氧化物)、極低介電常數介電質(例如，摻雜多孔碳的氧化矽)、聚合物(例如，聚醯亞胺)、阻焊劑、聚苯並噁唑(polybenzoxazole，PBO)、苯並環丁烯(benzocyclobutene，BCB)系聚合物、模製化合物、類似材料或其組合等一種或多種適合的介電材料形成。鈍化層68可藉由化學氣相沈積、旋轉塗佈、疊層(lamination)、類似製程或其組合來形成。在一些實施例中，鈍化層68包括氮氧化矽層或氮化矽層。

鈍化層68上設置有介電層72。介電層72可由以下材料形成：氧化物，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、正矽酸四乙酯(TEOS)系氧化物或類似材料；氮化物，例如氮化矽或類似材料；聚合物，例如PBO、聚醯亞胺、BCB系聚合物或類似材料；其組合；或者類似材料。介電層72可例如藉由CVD、旋轉塗佈、疊層或類似製程來形成。

晶粒連接件74延伸穿過介電層72及鈍化層68。晶粒連接件74可包括可進行外部連接的導電柱、接墊或類似構件。在一些實施例中，晶粒連接件74包括位於積體電路晶粒50的前側表面處的接合接墊(bond pad)，且包括將所述接合接墊連接至內連線結構60的上部金屬化圖案62的接合接墊通孔(bond pad via)。在此種實施例中，晶粒連接件74(包括接合接墊及接合接墊通孔)可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程或類似製程)來形成。晶粒連接件74可由例如金屬(例如銅、鋁或類似材料)等導電材料形成，所述導電材料可藉由例如鍍覆或類似製程來形成。

在積體電路晶粒50的形成期間，視需要可在晶粒連接件74上設置焊料區(未單獨示出)。焊料區可用於對積體電路晶粒50進行晶片探針(chip probe，CP)測試。舉例而言，焊料區可為焊料球、焊料凸塊或類似構件，其用於將晶片探針附裝至晶粒連接件74。可對積體電路晶粒50進行晶片探針測試，以判斷積體電路晶粒50是否是已知良好晶粒(known good die，KGD)。因此，只有做為KGD且經歷後續處理的積體電路晶粒50會被封裝，而未通過晶片探針測試的晶粒不會被封裝。在測試之後，焊料區可在後續處理步驟中被移除。

在一些實施例中，積體電路晶粒50是包括多個半導體基底52的堆疊式元件。舉例而言，積體電路晶粒50可為包括多個記憶體晶粒的記憶體元件，例如混合記憶體立方(hybrid memory cube，HMC)元件、高頻寬記憶體(high bandwidth memory，HBM)元件或類似元件。在此種實施例中，積體電路晶粒50包括藉由基底穿孔(TSV)(例如矽穿孔)進行內連的多個半導體基底52。半導體基底52中的每一者可具有(或可不具有)單獨的內連線結構60。

圖2示出半導體晶圓20。晶圓20可包括晶粒，所述晶粒隨後亦可被稱為底部晶粒或底部晶圓晶粒。晶圓20可包括基底217(例如，半導體基底)、設置於基底217上的內連線結構219、設置於內連線結構219上的接合層221、以及設置於接合層221中並被晶圓20的前表面處暴露出的接合接墊223。

晶圓20的基底217可包括結晶矽晶圓。基底217可端視設計需求(例如，p型基底或n型基底)而包括各種摻雜區。在一些實施例中，摻雜區可摻雜有p型摻質或n型摻質。摻雜區可摻雜有：p型摻質，例如硼或BF₂；n型摻質，例如磷或砷；及/或其組合。摻雜區可用於n型鰭式場效電晶體(FinFET)及/或p型FinFET。在一些替代實施例中，基底217可包括絕緣體上半導體(SOI)基底的主動層。基底217可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用例如多層式基底或梯度基底等其他基底。基底217的邊緣包括斜面(例如，下部斜面231及上部斜面233)，所述斜面是自基底217的最外側壁延伸至基底217的頂表面/底表面的表面，其中所述斜面自基底217的最外側壁起具有斜率(slope)，且其中每一斜面與基底217的最外側壁之間的角度α1大於90°但小於180°。在實施例中，基底217的最外側壁設置於下部斜面231與對應的上部斜面233之間。

基底217中及/或上可形成有主動元件及/或被動元件，例如電晶體、二極體、電容器、電阻器等。所述元件可藉由內連線結構219進行內連。內連線結構219電性連接位於基底217上的元件以形成一個或多個積體電路。內連線結構219可包括一個或多個介電層(例如，一個或多個層間介電(interlayer dielectric，ILD)層、金屬間介電(intermetal dielectric，IMD)層或類似構件)以及嵌入於所述一個或多個介電層中的內連線配線或金屬化圖案。所述一個或多個介電層的材料可包括氧化矽、氮化矽、氮氧化矽或另一適合的介電材料。內連線配線可包括金屬性配線。舉例而言，內連線配線包括藉由一個或多個單鑲嵌製程、雙鑲嵌製程或類似製程形成的銅配線、銅接墊、鋁接墊或其組合。

接合層221可包括介電層。接合接墊223嵌入於接合層221中，且接合接墊223使得能夠與內連線結構219及基底217上的元件進行連接。接合層221的材料可為氧化矽、氮化矽、氮氧化矽、正矽酸四乙酯(TEOS)或其他適合的介電材料，且接合接墊223可包括導電接墊(例如銅接墊)、導電通孔(例如，銅通孔) 或其組合。接合層221可藉由使用化學氣相沈積(CVD)製程(例如，電漿增強型CVD製程或其他適合的製程)在內連線結構219之上沈積介電材料來形成。可藉由以下步驟來形成接合接墊223：利用開口或穿孔對介電材料進行圖案化，且然後在形成於接合層221中的開口或穿孔中填充導電材料以形成嵌入於接合層221中的接合接墊223。

由於基底217的邊緣包括斜面(例如，下部斜面231及上部斜面233)，其中每一斜面自基底217的最外側壁的垂直側壁起具有斜率，因此內連線結構219的邊緣及接合層221的邊緣的頂表面亦包括與上部斜面233重疊且傾斜的斜面。在晶圓20的側壁上(例如，在接合層221的最外側壁、內連線結構219的最外側壁及基底217的最外側壁上以及接合層221的斜面上)形成有介電層225。介電層225可與基底217的斜面表面重疊。舉例而言，介電層225的頂部部分可與基底217的斜面表面重疊。介電層225可包含氧化矽或類似材料，所述材料可使用CVD製程、ALD製程或類似製程進行沈積。在實施例中，介電層225的材料不同於接合層221的材料。在實施例中，介電層225不形成於下部斜面231上。介電層225可藉由以下步驟來形成：對介電材料進行沈積，然後進行平坦化製程(例如，CMP、回蝕或類似製程)以移除介電材料的位於晶圓20的頂表面之上的過量部分，使得接合層221的頂表面及接合接墊223的頂表面被暴露出。介電層225包括介電材料的位於晶圓20的側壁上(例如，位於接合層221的最外側壁、內連線結構219的最外側壁及基底217的最外側壁上)以及位於接合層221的與上部斜面233重疊的斜面上的其餘部分。藉由此種方式，接合層221的最頂部表面及接合接墊223的最頂部表面與介電層225的最頂部表面齊平。藉由在接合層221的最外側壁、內連線結構219的最外側壁及基底217的最外側壁上以及在接合層221的與上部斜面233重疊的斜面上形成介電層225可達成多種優點。另外，接合層221的最頂部表面及接合接墊223的最頂部表面與介電層225的最頂部表面齊平。該些優點包括藉由使得與接合層221的斜面重疊的介電層225的最頂部表面能夠與位於晶圓20的中心部分處的接合接墊223的頂表面及接合層221的頂表面齊平來改善晶圓20的邊緣形貌。此使得在將晶圓20接合至晶圓107(隨後針對圖11進行闡述)的後續製程期間的接合效能得以改善。

圖3至圖14是根據一些實施例的積體電路封裝100的製造中的中間階段的剖視圖。具體而言，藉由在相應的封裝區102P中封裝多個積體電路晶粒50來形成積體電路封裝100。封裝區102P將在後續處理中沿著切割道區S1(隨後針對圖13進行闡述)被單體化，以形成積體電路封裝100。示出了兩個封裝區102P的處理，但是應理解，可同時處理任意數目的封裝區102P以形成任意數目的積體電路封裝100。

在圖3中，提供載體基底102。載體基底102可為半導體晶圓(例如，結晶矽晶圓)、玻璃載體基底、陶瓷載體基底、矽系載體基底(例如，包含氧化矽)或類似構件。載體基底102可為晶圓，使得可在載體基底102上同時形成多個封裝。載體基底102的邊緣包括做為自載體基底102的最外側壁延伸至載體基底102的頂表面/底表面的表面的斜面(例如，下部斜面103及上部斜面105)，其中所述斜面自載體基底102的最外側壁起具有斜率，且其中每一斜面與載體基底102的最外側壁之間的角度β1大於90°但小於180°。在實施例中，載體基底102的最外側壁設置於下部斜面103與對應的上部斜面105之間。

以面朝下的方式將積體電路晶粒50(先前在圖1中所闡述)貼合至載體基底102，使得積體電路晶粒50的前側貼合至載體基底102。在所示出實施例中，將兩個積體電路晶粒50貼合至載體基底102，然而可將任何期望數量的積體電路晶粒50貼合至載體基底102。

使用適合的技術(例如，介電質對介電質接合或類似製程)將積體電路晶粒50接合至載體基底102的表面。舉例而言，在各種實施例中，可藉由使用分別位於積體電路晶粒50的表面及載體基底102的表面上的接合層104A及接合層104B來使用介電質對介電質接合將積體電路晶粒50接合至載體基底102。在一些實施例中，接合層104A及接合層104B可各自包含藉由沈積製程(例如，化學氣相沈積(CVD)、物理氣相沈積(PVD)或類似製程)分別形成於積體電路晶粒50的表面及載體基底102的表面上的氧化矽。在其他實施例中，接合層104B可藉由對載體基底102 上的矽表面進行熱氧化來形成。在替代實施例中，接合層104A及接合層104B可包含氮氧化矽、氮化矽或類似材料。由於載體基底102的邊緣包括斜面(例如，下部斜面103及上部斜面105)，其中每一斜面自載體基底102的最外側壁起具有斜率，因此接合層104B的邊緣亦包括與上部斜面105重疊且亦傾斜的斜面。

在接合之前，接合層104A或接合層104B中的至少一者可經由表面處理。表面處理可包括電漿處理。電漿處理可在真空環境中進行。在電漿處理之後，表面處理可更包括可應用於接合層104A及/或接合層104B的清潔製程(例如，利用去離子水進行清洗或類似製程)。然後將積體電路晶粒50對齊且然後藉由例如拾取及放置製程(pick-and-place process)進行放置。積體電路晶粒50與載體基底102彼此壓靠，以開始將積體電路晶粒50預接合至載體基底102。可在室溫(約20度與約25度之間)下進行預接合。舉例而言，接合時間可短於約1分鐘。在預接合之後，積體電路晶粒50與載體基底102彼此接合。可藉由後續的回火步驟來強化所述接合製程。舉例而言，此可藉由將積體電路晶粒50及載體基底102加熱至約170度的溫度達約1小時來完成。

在其他實施例中，接合層104A/104B包括釋放層，例如以下材料：當受熱時會失去其黏合性質的環氧樹脂系熱釋放材料(例如光熱轉換(LTHC)釋放塗層)；當暴露於紫外(UV)光時會失去其黏合性質的UV膠；或者類似材料。在其他實施例中，接合層104A/104B包括黏合劑，例如適合的環氧樹脂、晶粒貼合膜 (DAF)或類似材料。接合層104A/104B可被應用於積體電路晶粒50的前側及/或可被應用於載體基底102的表面之上。在實施例中，可在進行單體化之前將接合層104A/104B應用於積體電路晶粒50A的前側以將積體電路晶粒50A分隔開。

在圖4中，視需要對積體電路晶粒50的半導體基底52進行薄化，此可有助於減小積體電路封裝100的總體厚度。薄化製程可為例如在積體電路晶粒50的背側處進行的化學機械研磨(CMP)、拋光製程(grinding process)、回蝕製程或類似製程。薄化製程會減小半導體基底52的厚度。在此薄化步驟之後，積體電路晶粒50的導電通孔66保持被相應的半導體基底52包埋。在此處理步驟處對半導體基底52進行薄化可有助於減少在後續處理步驟中暴露出導電通孔66的成本。

在圖5中，在積體電路晶粒50及載體基底102之上(例如，在積體電路晶粒50的背側表面及接合層104B的頂表面之上、在接合層104B的斜面上、以及在積體電路晶粒50的側壁及載體基底102的側壁上)形成襯墊106。在實施例中，不在載體基底102的下部斜面103上沈積襯墊106。襯墊106可包含正矽酸四乙酯(TEOS)系氧化物、氮化矽、SiON、SiCN、SiC、TiN、Ti或類似材料，且可使用合適的沈積製程(例如，化學氣相沈積、原子層沈積或類似製程)形成。在實施例中，介電層可具有介於0.01微米至2微米的範圍內的厚度T1。

在形成襯墊106之後，在襯墊106之上及積體電路晶粒 50之間形成間隙填充介電質108，以對積體電路晶粒50中的每一者進行包封。最初，間隙填充介電質108可包覆或覆蓋積體電路晶粒50A，使得間隙填充介電質108的頂表面位於積體電路晶粒50的背側表面及襯墊106的上方。間隙填充介電質108設置於載體基底102的位於積體電路晶粒50之間的部分之上且與位於積體電路晶粒50之間的襯墊106的頂表面接觸。間隙填充介電質108填充(且可過度填充)積體電路晶粒50之間的間隙。間隙填充介電質108亦可對載體基底102進行包封，使得間隙填充介電質108亦設置於載體基底102的邊緣(例如，包括載體基底102的下部斜面103、上部斜面105及側壁)之上。間隙填充介電質108可與下部斜面103實體接觸。間隙填充介電質108可由介電材料(例如，氧化物(例如氧化矽)、正矽酸四乙酯(TEOS)系氧化物、旋塗玻璃(SOG)或類似材料)形成，所述介電材料可藉由適合的沈積製程(例如，CVD、ALD或類似製程)形成。在實施例中，位於積體電路晶粒50的背側表面之上的間隙填充介電質108可具有介於5微米至50微米的範圍內的厚度T2。厚度T2可大於襯墊106的厚度T1。由於載體基底102的邊緣包括斜面(例如，下部斜面103及上部斜面105)，其中每一斜面自載體基底102的最外側壁起具有斜率，因此接合層104B的邊緣、襯墊106的邊緣及間隙填充介電質108的邊緣亦包括與上部斜面105重疊且傾斜的斜面。

在圖6中，進行移除製程以使間隙填充介電質108的表面與積體電路晶粒50的背側表面齊平。在一些實施例中，利用例如化學機械研磨、回蝕製程、其組合或類似製程等平坦化製程。在平坦化製程之後，間隙填充介電質108的頂表面、襯墊106的頂表面及積體電路晶粒50的背側表面實質上共面(在製程變化範圍內)。在移除製程之後，導電通孔66可保持被半導體基底52包覆。

在圖7中，對半導體基底52進行薄化，以暴露出導電通孔66。亦可藉由薄化製程來移除間隙填充介電質108的部分及襯墊106的部分。薄化製程可為例如在積體電路晶粒50的背側處進行的化學機械研磨、拋光製程、回蝕製程或類似製程。在一些實施例中，以較先前用於對半導體基底52進行薄化(針對圖4所闡述)的薄化製程慢的移除速率來進行用於暴露出導電通孔66的薄化製程。以慢的移除速率暴露出導電通孔66可有助於避免可能對導電通孔66造成損壞的過度研磨。在實施例中，在對半導體基底52進行薄化之後，每一半導體基底52可具有介於3微米至15微米的範圍內的高度H1。在實施例中，每一積體電路晶粒50的內連線結構60、鈍化層68及介電層72可具有介於1微米至15微米的範圍內的組合高度H2。在實施例中，每一積體電路晶粒50可具有介於3微米至40微米的範圍內的高度H3。在實施例中，在薄化製程之後，間隙填充介電質108的邊緣仍包括與載體基底102的上部斜面105重疊的斜面。在另一實施例中，薄化製程移除間隙填充介電質108的斜面。

在圖8中，在圖7中所示的結構之上形成接合層112，以形成晶圓107。接合層112可被形成為與積體電路晶粒50的背側表面(包括導電通孔66)、襯墊106及間隙填充介電質108實體接觸。接合層112可包含能夠形成介電質對介電質接合的任何介電材料。舉例而言，接合層112可包含氧化矽(例如，SiO₂)、氮氧化矽、氮化矽或類似材料，且使用適合的沈積製程(例如，化學氣相沈積、原子層沈積或類似製程)形成。然後可形成延伸穿過接合層112的導電連接件114。可使用鑲嵌製程或類似製程來形成導電連接件114。首先形成延伸穿過接合層112並暴露出導電通孔66的頂表面的開口。可使用可接受的微影技術及蝕刻技術例如藉由以下步驟來形成開口：形成光阻並對所述光阻進行圖案化，且然後使用經圖案化的光阻做為蝕刻罩幕來進行蝕刻製程。所述蝕刻製程可包括例如乾式蝕刻製程及/或濕式蝕刻製程。在開口的形成期間，亦可移除接合層112的設置於間隙填充介電質108的斜面之上的邊緣部分。根據一些實施例，然後可在開口中形成導電材料(例如，銅、銅合金、金、鋁或類似材料)，藉此形成導電連接件114。可進行平坦化製程(例如，CMP製程或研磨製程)以沿著接合層112的頂表面移除過量的導電材料，使得導電連接件114的頂表面與接合層112的頂表面齊平。

在圖9中，進行斜面清潔製程以自晶圓107的邊緣移除襯墊106的部分及間隙填充介電質108的部分。舉例而言，在斜面清潔製程期間，自載體基底102的最外側壁及接合層104B的最外側壁移除襯墊106及間隙填充介電質108。亦自下部斜面103移除間隙填充介電質108。此外，在斜面清潔製程之後，間隙填充介電質108的最外側壁、接合層104B的最外側壁與載體基底102的最外側壁可彼此相連。斜面清潔製程可包括使用稀氫氟酸做為蝕刻劑的濕式蝕刻製程。在實施例中，在斜面清潔製程之後，間隙填充介電質108的邊緣仍包括與載體基底102的上部斜面105重疊的斜面。在另一實施例中，斜面清潔製程移除間隙填充介電質108的斜面。

在圖10中，在晶圓107的側壁上(例如，在接合層112的最外側壁、間隙填充介電質108的最外側壁及斜面(若存在)、襯墊106的最外側壁、接合層104B的最外側壁及載體基底102的最外側壁上)形成介電層116。介電層116可包含氧化矽或類似材料，所述材料可使用CVD製程、ALD製程或類似製程進行沈積。在實施例中，介電層116的材料不同於接合層112的材料。在實施例中，不在下部斜面103上形成介電層116。可藉由以下步驟來形成介電層116：沈積介電材料且然後進行平坦化製程(例如，CMP、回蝕或類似製程)，以移除介電材料的位於接合層112的頂表面及導電連接件114的頂表面之上的過量部分。因此，接合層112的頂表面及導電連接件114的頂表面被暴露出。介電層116包括介電質的位於晶圓107的側壁上(例如，接合層112的最外側壁、襯墊106的最外側壁、接合層104B的最外側壁、載體基底102的最外側壁、間隙填充介電質108的最外側壁上、以及間隙填充介電質108的與上部斜面105重疊的斜面上)的其餘部分。舉例而言，介電層116的頂部部分與間隙填充介電質的斜面表面接觸。藉由此種方式，接合層112的最頂部表面及導電連接件114的最頂部表面與介電層116的頂部部分的最頂部表面齊平。

在一些實施例中，介電層116設置於接合層112的最外側壁、襯墊106的最外側壁、接合層104B的最外側壁、載體基底102的最外側壁、間隙填充介電質108的最外側壁上，且設置於間隙填充介電質108的與上部斜面105重疊的斜面之上。此外，接合層112的最頂部表面及導電連接件114的最頂部表面與介電層116的最頂部表面齊平。藉由進行斜面清潔製程以自晶圓107的邊緣移除襯墊106的部分及間隙填充介電質108的部分可達成多種優點，其中自載體基底102的最外側壁及接合層104B的最外側壁移除襯墊106及間隙填充介電質108。另外，在斜面清潔製程之後，間隙填充介電質108的最外側壁、接合層104B的最外側壁與載體基底102的最外側壁彼此相連。該些優點包括藉由使得與間隙填充介電質108的斜面重疊的介電層116的最頂部表面能夠與位於晶圓107的中心部分處的導電連接件114的頂表面及接合層112的頂表面齊平來改善晶圓107的邊緣形貌。此使得在將晶圓20接合至晶圓107(隨後針對圖11進行闡述)的後續製程期間的接合效能得到改善。

在圖11中，將晶圓107接合至晶圓20(先前在圖2中闡述)。施行接合使得晶圓20的前側貼合至積體電路晶粒50的背側(經由接合層221)，使得晶圓20的前側面向積體電路晶粒50 的背側。在一些實施例中，晶圓107藉由介電質對介電質接合及/或金屬對金屬接合而接合至晶圓20。在此種實施例中，可在氧化物層(例如，晶圓107的接合層112與晶圓20的接合層221)之間形成共價鍵。可在其他的氧化物層(例如，晶圓20的介電層225與晶圓107的介電層116)之間形成另一些共價鍵。在接合期間，亦可在晶圓107的導電連接件114與晶圓20的接合接墊223之間發生金屬接合。

在一些實施例中，在進行接合製程之前，對晶圓20及/或晶圓107進行表面處理。在一些實施例中，可首先利用例如乾式處理、濕式處理、電漿處理、暴露於惰性氣體、暴露於H₂、暴露於N₂、暴露於O₂、類似處理或其組合來活化介電層116的頂表面及接合層112的頂表面及/或介電層225的頂表面及接合層221的頂表面。然而，可利用任何適合的活化製程。在活化製程之後，可使用例如化學清洗來清潔介電層116及接合層112及/或介電層225及接合層221。然後將晶圓20與晶圓107對齊，且將所述晶圓20與晶圓107兩者放置成實體接觸。舉例而言，可使用拾取及放置製程將晶圓20放置於晶圓107上。實例性接合製程包括藉由熔融接合對晶圓107的接合層112與晶圓20的接合層221進行直接接合。另外，接合製程包括藉由熔融接合對晶圓107的介電層116與晶圓20的介電層225進行直接接合。在實施例中，晶圓107的接合層112與晶圓20的接合層221之間的接合可為氧化物對氧化物接合。晶圓107的介電層116與晶圓20的介電層225之間的接合可為氧化物對氧化物接合。接合製程亦藉由直接金屬對金屬接合而對晶圓107的導電連接件114與晶圓20的接合接墊223進行直接接合。因此，晶圓107與晶圓20電性連接。此製程首先將接合接墊223與導電連接件114對齊，使得接合接墊223與對應的導電連接件114重疊。接下來，進行預接合步驟，在所述預接合步驟期間，晶圓20與晶圓107接觸。接合製程繼續在例如約100。℃與約450。℃之間的溫度下進行回火達約0.5小時與約3小時之間的持續時間，使得接合接墊223中的金屬與導電連接件114中的金屬彼此擴散，且因此形成直接金屬對金屬接合。

藉由使用接合製程將晶圓107接合至晶圓20來形成積體電路封裝100可達成多種優點，所述接合製程包括藉由熔融接合對晶圓107的接合層112與晶圓20的接合層221進行直接接合。所述接合製程亦包括藉由熔融接合對晶圓107的介電層116與晶圓20的介電層225進行直接接合。另外，所述接合製程包括藉由直接金屬對金屬接合來對晶圓107的導電連接件114與晶圓20的接合接墊223進行直接接合。該些優點包括能夠減少形成積體電路封裝100所需的製作步驟的數目。此會減少製造週期時間、提高成本效益並降低總體製造成本。

在圖12中，將圖11中所示的結構翻轉並放置於膠帶(未單獨示出)上。利用適合的移除製程(例如，利用平坦化製程(例如，CMP或研磨製程)、蝕刻製程或類似製程)來移除載體基底102、接合層104A、接合層104B、襯墊106的部分及介電層116 的部分。在平坦化製程之後，積體電路晶粒50的前側表面(例如，介電層72及晶粒連接件74)被暴露出。在實施例中，在平坦化製程之後，介電層72的頂表面、晶粒連接件74的頂表面、介電層116的頂表面與間隙填充介電質108的頂表面實質上共面(在製程變化範圍內)。

在圖13中，形成用於將附加構件貼合至圖12中所示結構的附加特徵。在一些實施例中，形成一個或多個鈍化層118(例如，鈍化層118A及鈍化層118B)、晶粒連接件120及導電連接件122。導電連接件122可用於經由晶粒連接件120、內連線結構60、晶粒連接件74、導電通孔66、接合接墊223及內連線結構219將積體電路晶粒50及晶圓20電性連接至附加構件。鈍化層118、晶粒連接件120及導電連接件122可在進行單體化製程(隨後針對圖14進行闡述)以形成各別的積體電路封裝100之前或之後形成。

可在藉由移除載體基底102(參見圖12)而被暴露出的積體電路晶粒50的前側表面、間隙填充介電質108、襯墊106及介電層116之上形成鈍化層118。鈍化層118可由以下一種或多種適合的介電材料形成：例如氮氧化矽、氮化矽、低介電常數介電質(例如摻雜碳的氧化物)、極低介電常數介電質(例如摻雜多孔碳的氧化矽)或類似材料；聚合物(例如聚醯亞胺、阻焊劑、聚苯並噁唑(PBO)、苯並環丁烯(BCB)系聚合物)、模製化合物或類似材料；其組合；或類似材料。鈍化層118可藉由化學氣相沈積、旋轉塗佈、疊層、類似製程或其組合來形成。

可穿過積體電路晶粒50的鈍化層118形成晶粒連接件120，以與積體電路晶粒50的晶粒連接件74接觸。晶粒連接件120可包括可進行外部連接的導電柱、接墊或類似構件。晶粒連接件120可由導電材料(例如金屬(例如銅、鋁)或類似材料)形成，所述導電材料可藉由例如鍍覆或類似製程形成。做為形成晶粒連接件120的實例，利用微影技術及蝕刻技術對鈍化層118進行圖案化，以形成與晶粒連接件120的期望圖案相對應的開口。然後，可使用導電材料(先前所闡述的導電材料)填充開口，以在開口中形成晶粒連接件120。

可在晶粒連接件120上形成導電連接件122。導電連接件122可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊或類似構件。導電連接件122可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，導電連接件122是藉由最初利用蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成可回焊材料(例如，焊料)層來形成。一旦已在所述結構上形成了焊料層，便可進行回焊，以將材料塑型成所期望的凸塊形狀。

在圖14中，進行單體化製程以將封裝區102P(圖13中所示)相對於彼此單體化。單體化製程可包括例如鋸切製程、切割製程或類似製程等機械製程。在一些實施例中，單體化製程可包括蝕刻製程、雷射製程、機械製程及/或其組合。沿著切割道區S1(圖13中所示)在封裝區102P之間進行單體化。所得的經單體化的積體電路封裝100來自封裝區102P中的一者。在單體化製程之後，鈍化層118、間隙填充介電質108、接合層112、接合層221、內連線結構219及基底217的經單體化部分在側向上相連。

在晶圓20(參見圖2)的最外側壁及斜面上形成介電層225可為有利的。在晶圓107(參見圖10)的最外側壁及斜面(若存在)上形成介電層116亦可為有利的。該些優點包括藉由使得晶圓20的中心部分能夠與和晶圓20的斜面重疊的介電層225的最頂部表面齊平，且另外使得晶圓107的中心部分能夠與和晶圓107的斜面重疊的介電層116的最頂部表面齊平，進而改善晶圓20及晶圓107的邊緣形貌。此使得在將晶圓20接合至晶圓107的製程期間的接合效能得到改善。藉由使用接合製程將晶圓107接合至晶圓20(參見圖11)來形成積體電路封裝100，所述接合製程包括藉由熔融接合對晶圓107的接合層112與晶圓20的接合層221進行直接接合，可達成又一些優點。接合製程亦包括藉由熔融接合對晶圓107的介電層116與晶圓20的介電層225進行直接接合。另外，接合製程包括藉由直接金屬對金屬接合來對晶圓107的導電連接件114與晶圓20的接合接墊223進行直接接合。該些優點包括能夠減少形成積體電路封裝100所需的製作步驟的數目。此會減少製造週期時間、提高成本效益並降低總體製造成本。

根據實施例，一種積體電路封裝的形成方法包括：將積體電路晶粒接合至載體基底，其中所述載體基底的邊緣包括第一下部斜面及第一上部斜面，所述第一下部斜面及所述第一上部斜面各自自所述載體基底的第一外側壁延伸；在所述積體電路晶粒周圍沿著所述載體基底的所述邊緣形成間隙填充介電質；進行斜面清潔製程，以自所述載體基底的所述邊緣移除所述間隙填充介電質的部分；在進行所述斜面清潔製程之後，在所述間隙填充介電質及所述積體電路晶粒上沈積第一接合層；在所述第一接合層的外側壁、所述間隙填充介電質的外側壁及所述載體基底的所述第一外側壁上形成第一介電層；以及將晶圓接合至所述第一介電層及所述第一接合層，其中所述晶圓包括半導體基底及位於所述半導體基底的外側壁上的第二介電層，且其中將所述晶圓接合至所述第一介電層包括在所述第一介電層與所述第二介電層之間形成介電質對介電質接合。在實施例中，所述半導體基底的邊緣包括第二下部斜面及第二上部斜面，所述第二下部斜面及所述第二上部斜面自所述半導體基底的第二外側壁延伸，且所述晶圓更包括：第二接合層，位於所述半導體基底之上；以及第一導電連接件，延伸穿過所述第一接合層。在實施例中，所述第二介電層的頂表面與所述第一接合層的頂表面及所述第一導電連接件的頂表面共面。在實施例中，所述的積體電路封裝的形成方法，更包括：形成延伸穿過所述第一接合層的第二導電連接件，所述第二導電連接件電性連接至所述積體電路晶粒的導電通孔。在實施例中，將所述晶圓接合至所述第一接合層包括：在所述第一接合層與所述第二接合層之間形成介電質對介電質接合，且所述方法更包括：藉由在所述第一導電連接件中的一個第一導電連接件與所述第二導電連接件中的一個第二導電連接件之間形成金屬對金屬接合來將所述第一導電連接件接合至所述第二導電連接件。在實施例中，進行所述斜面清潔製程包括：利用使用稀氫氟酸做為蝕刻劑的濕式蝕刻製程對所述間隙填充介電質及所述載體基底進行蝕刻。在實施例中，所述的積體電路封裝的形成方法，更包括：在所述積體電路晶粒及所述載體基底周圍形成所述間隙填充介電質之前，在所述積體電路晶粒的頂表面及側壁以及所述載體基底的所述第一外側壁上沈積襯墊，其中所述間隙填充介電質形成於所述襯墊上。在實施例中，形成所述第一介電層包括：沈積所述第一介電層在所述載體基底的所述第一外側壁上且與所述載體基底的所述第一外側壁實體接觸，其中所述第一下部斜面不與所述第一介電層實體接觸。

根據實施例，一種積體電路封裝的形成方法包括：藉由以下步驟形成第一晶圓：將第一積體電路晶粒及第二積體電路晶粒接合至載體基底上，其中所述載體基底的邊緣包括自所述載體基底的最外側壁延伸的第一斜面表面；在所述第一積體電路晶粒、所述第二積體電路晶粒及所述載體基底之上沈積襯墊，其中所述襯墊與所述載體基底的所述最外側壁實體接觸；以及在所述襯墊上形成間隙填充介電質，其中所述間隙填充介電質的邊緣包括第二斜面表面；自所述第一晶圓的邊緣蝕刻部分的所述間隙填充介電質及部分的所述襯墊；以及將第二晶圓接合至所述第一晶圓，所述第二晶圓包括半導體晶粒。在實施例中，自所述第一晶圓的所述邊緣蝕刻所述部分的所述間隙填充介電質及所述部分所述襯墊暴露出所述載體基底的所述最外側壁。在實施例中，所述的積體電路封裝的形成方法，更包括：在所述第一晶圓之上沈積第一接合層；在所述第一晶圓的側壁上沈積第一介電層，其中所述第一介電層的頂部部分與所述間隙填充介電質的所述第二斜面表面接觸，所述第一接合層設置於所述第一介電層的所述頂部部分之間；以及形成延伸穿過所述第一接合層的第一導電連接件，所述第一導電連接件電性連接所述第一積體電路晶粒及所述第二積體電路晶粒。在實施例中，所述第一介電層的所述頂部部分的頂表面與所述第一接合層的頂表面及所述第一導電連接件的頂表面齊平。在實施例中，所述第二晶圓更包括：基底，其中所述基底的邊緣包括自所述基底的最外側壁延伸的第二斜面表面；第二接合層，位於所述基底之上；以及第二導電連接件，延伸穿過所述第二接合層。在實施例中，所述第二晶圓更包括：第二介電層，位於所述基底的側壁及所述第二接合層的側壁上，其中所述第二介電層的頂部部分與所述基底的所述第二斜面表面重疊，且其中所述第二介電層的所述頂部部分的頂表面與所述第二接合層的頂表面及所述第二導電連接件的頂表面齊平。在實施例中，將所述第二晶圓接合至所述第一晶圓包括：以第一介電質對介電質接合將所述第一介電層接合至所述第二介電層；以第二介電質對介電質接合將所述第一接合層接合至所述第二接合層；以及以金屬對金屬接合將所述第一導電連接件接合至所述第二導電連接件。

根據實施例，一種積體電路封裝的形成方法包括：將多個第一晶粒的前側接合至載體基底；在所述多個第一晶粒中的每一者及所述載體基底周圍形成第一介電層；對所述第一介電層及所述多個第一晶粒進行平坦化製程，以暴露出所述多個第一晶粒的導電通孔，其中在所述平坦化製程之後，所述第一介電層的頂表面、所述多個第一晶粒的背側表面及所述導電通孔的頂表面實質上共面；將第二晶粒接合至所述多個第一晶粒的所述背側表面及所述第一介電層的所述頂表面，其中所述第二晶粒電性連接至所述多個第一晶粒的所述導電通孔中的每一者；以及進行單體化製程，以將所述第二晶粒單體化成多個晶粒區，且將所述多個第一晶粒中的每一者與所述多個第一晶粒中的其他第一晶粒分隔開，其中在所述單體化製程之後，所述多個晶粒區中的每一者接合至所述多個第一晶粒中的對應的一個第一晶粒。在實施例中，所述第二晶粒包括：第一半導體基底；第一接合層，位於所述第一半導體基底之上；以及第一導電連接件，延伸穿過所述第一接合層。在實施例中，將所述第二晶粒接合至所述多個第一晶粒的所述背側表面及所述第一介電層的所述頂表面包括：沈積第二接合層，於所述第一介電層的所述頂表面及所述多個第一晶粒的所述背側表面之上；形成延伸穿過所述第二接合層的第二導電連接件；使用介電質對介電質接合將所述第二晶粒的所述第一接合層接合至所述第二接

合層；以及使用金屬對金屬接合將所述第一導電連接件接合至所述第二導電連接件。在實施例中，所述的積體電路封裝的形成方法，更包括：在形成所述第一介電層之前，沈積第二介電層，在所述多個第一晶粒中的每一者及所述載體基底之上；以及自所述載體基底的側壁移除所述第一介電層的邊緣部分及所述第二介電層的邊緣部分，其中在移除所述第一介電層的所述邊緣部分及所述第二介電層的所述邊緣部分之後，暴露出所述載體基底的所述側壁。在實施例中，移除所述第一介電層的所述邊緣部分及所述第二介電層的所述邊緣部分包括：使用稀氫氟酸做為蝕刻劑來進行斜面清潔製程。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。