[go: up one dir, main page]

TW202036200A - 升壓電路、輸出緩衝電路與顯示面板 - Google Patents

升壓電路、輸出緩衝電路與顯示面板 Download PDF

Info

Publication number
TW202036200A
TW202036200A TW108111010A TW108111010A TW202036200A TW 202036200 A TW202036200 A TW 202036200A TW 108111010 A TW108111010 A TW 108111010A TW 108111010 A TW108111010 A TW 108111010A TW 202036200 A TW202036200 A TW 202036200A
Authority
TW
Taiwan
Prior art keywords
type transistor
voltage
voltage pulse
node
circuit
Prior art date
Application number
TW108111010A
Other languages
English (en)
Other versions
TWI675273B (zh
Inventor
李旭騏
賴韋霖
陳怡然
趙伯頴
莊錦棠
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to TW108111010A priority Critical patent/TWI675273B/zh
Priority to CN201910982916.4A priority patent/CN110580877B/zh
Application granted granted Critical
Publication of TWI675273B publication Critical patent/TWI675273B/zh
Publication of TW202036200A publication Critical patent/TW202036200A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

提供一種升壓電路，至少包括位準移位電路與輸出緩衝電路。位準移位電路接收輸入電壓脈衝以提供平移後的第一電壓脈衝、第二電壓脈衝與第三電壓脈衝至輸出緩衝電路。輸出緩衝電路包括緩衝電路與偏壓電路。緩衝電路包括串聯於系統高電壓與輸出端點之間的K個P型電晶體與串聯於輸出端點與系統低電壓之間的K個N型電晶體，K是大於或等於5的整數。偏壓電路根據第二電壓脈衝提供多個動態偏壓以控制緩衝電路中的部分電晶體，並且包括耦接第1個第一P型電晶體的控制端與第1個第一N型電晶體的控制端的第一電容。一種顯示面板亦被提供。

Description

升壓電路、輸出緩衝電路與顯示面板
本發明是有關於一種電子電路，且特別是有關於一種升壓電路、輸出緩衝電路與顯示面板。
現有電子裝置的電路常常會需要使用不同的工作電壓範圍，因此需要升壓電路將低位準的電壓信號轉換成具有高位準的電壓信號以驅動其他電路。舉例來說，具有省電、開關速度快的發光二極體(Light Emitting Diode, LED)開始應用到平面顯示器上，發光二極體的驅動電路就會需要使用升壓電路提供高位準電壓信號。
因為輸出電壓信號會在高位準跟低位準之間切換，現有的升壓電路可能會有訊號轉態太慢或是消耗功率太大的問題，或者是晶片面積過大或成本過高等其他問題，因此如何提供一種能夠在高低位準間快速切換、面積微小化並且節約功耗與成本的升壓電路成為本領域技術人員重要的課題之一。
本發明提供一種升壓電路、輸出緩衝電路與顯示面板，升壓電路或輸出緩衝電路可以應用於顯示面板的驅動電路，並具有電路面積微小化、全幅輸出、位準切換快速以及運作穩定的優點。
本發明的實施例提供一種升壓電路，用以接收輸入電壓脈衝以在輸出端點提供輸出電壓脈衝。升壓電路包括位準移位電路與輸出緩衝電路。位準移位電路接收輸入電壓脈衝以提供平移後的第一電壓脈衝、第二電壓脈衝與第三電壓脈衝。輸出緩衝電路，包括緩衝電路與偏壓電路。緩衝電路包括串聯於系統高電壓與輸出端點之間的K個P型電晶體與串聯於輸出端點與系統低電壓之間的K個N型電晶體，K是大於或等於5的整數。第K個第一P型電晶體受控於第一電壓脈衝且第K個第一N型電晶體受控於第三電壓脈衝，其中第i個第一P型電晶體與第i個第一N型電晶體表示K個第一P型電晶體與K個第一N型電晶體中的電晶體相對於輸出端點的順序，i為1至K的整數且i愈小表示電晶體愈靠近輸出端點。偏壓電路電性連接於緩衝電路與位準移位電路之間。偏壓電路根據第二電壓脈衝提供多個動態偏壓至緩衝電路，K個第一P型電晶體與K個第一N型電晶體中的部分電晶體受控於這些動態偏壓，且偏壓電路包括耦接第1個第一P型電晶體的控制端與第1個第一N型電晶體的控制端的第一電容。
在本發明的一實施例中，上述的升壓電路中的偏壓電路還包括電性連接位準移位電路的第一開關與電性連接第一開關與緩衝電路的第二開關。第一開關根據第二電壓脈衝選擇提供第一內部偏壓或第二內部偏壓至第二開關。第二開關受控於第一節點上的電壓以提供第一開關的輸出至第二節點或第三節點，其中，第一節點耦接第1個第一P型電晶體與第1個第一N型電晶體的控制端，第二節點耦接第2個第一N型電晶體的控制端，第三節點耦接第2個第一P型電晶體的控制端。
在本發明的一實施例中，在上述的升壓電路中，當第一開關提供第二內部偏壓至第二開關時，第二開關相應地提供第二內部偏壓作為這些動態偏壓的其中之一至第三節點，以及當第一開關提供第一內部偏壓至第二開關時，第二開關相應地提供第一內部偏壓作為這些動態偏壓的其中之一至第二節點。
在本發明的一實施例中，在上述的升壓電路中，偏壓電路還包括（K-2）個第二N型電晶體、（K-2）個第二P型電晶體、第三P型電晶體與第三N型電晶體。（K-2）個第二N型電晶體串聯於第（K-1）個P型電晶體的控制端與第一節點之間，其中第j個第二N型電晶體的兩端分別耦接第j個第一P型電晶體的控制端與第（j+1）個第一P型電晶體的控制端，且第j個第二N型電晶體的控制端耦接第j個第一P型電晶體的第一端與第（j+1）個第一P型電晶體的第二端。（K-2）個第二P型電晶體串聯於第一節點與第（K-1）個N型電晶體的控制端之間，其中第j個第二P型電晶體的兩端分別耦接第j個第一N型電晶體的控制端與第（j+1）個第一N型電晶體的控制端，且第j個第二P型電晶體的控制端耦接第j個第一N型電晶體的第二端與第（j+1）個第一N型電晶體的第一端，其中第j個第二P型電晶體與第j個第二N型電晶體表示（K-2）個第二P型電晶體與（K-2）個第二N型電晶體中的電晶體相對於第一節點的順序，j為1至（K-2）的整數且j愈小表示電晶體愈靠近第一節點。第三P型電晶體的控制端耦接第三節點，其兩端分別耦接第一內部偏壓與第3個第一P型電晶體的控制端。第三N型電晶體的控制端耦接第二節點，其兩端分別耦接第二內部偏壓與第3個第一N型電晶體的控制端。
在本發明的一實施例中，在上述的升壓電路中，第一開關包括第四P型電晶體與一第四N型電晶體。第四P型電晶體的第一端耦接第一內部偏壓，第二端耦接第四N型電晶體的第一端，第四N型電晶體的第二端耦接第二內部偏壓，並且第四P型電晶體與第四N型電晶體的控制端共同接收第二電壓脈衝。第二開關包括第五P型電晶體與第五N型電晶體。第五P型電晶體的一端耦接第三節點，另一端耦接第五N型電晶體的一端、第四P型電晶體的第二端與第四N型電晶體的第一端，以及第五N型電晶體的另一端耦接第二節點，並且第五P型電晶體與第五N型電晶體的控制端共同耦接第一節點。
在本發明的一實施例中，在上述的升壓電路中，當（K-2）個第二P型電晶體被導通時，第二節點的位準被下拉以截止第三N型電晶體，第一節點的位準被下拉以截止第五N型電晶體並導通第五P型電晶體，其中第四P型電晶體被截止且第四N型電晶體被導通使得第二內部偏壓被提供至第三節點。
在本發明的一實施例中，在上述的升壓電路中，當（K-2）個第二N型電晶體被導通時，第三節點的位準被上拉以截止第三P型電晶體，第一節點的位準被上拉以導通第五N型電晶體並截止第五P型電晶體，其中第四P型電晶體被導通且第四N型電晶體被截止使得第一內部偏壓被提供至第二節點。
在本發明的一實施例中，在上述的升壓電路中，輸入電壓脈衝的高位準是VDD，系統高電壓的位準是K*VDD，K個第一P型電晶體與K個第一N型電晶體中的部分電晶體受控於多個內部偏壓，這些內部偏壓包括第一內部偏壓與第二內部偏壓，第一內部偏壓為（K+1）*VDD/2，第二內部偏壓為（K-1）*VDD/2。其中當K=5時，第一內部偏壓的位準是3*VDD，第二內部偏壓的位準是2*VDD，其中第4個第一P型電晶體的控制端接收位準是4*VDD的內部偏壓，並且第4個第一N型電晶體的控制端接收位準是VDD的內部偏壓。
在本發明的一實施例中，在上述的升壓電路還包括耦接系統高電壓的偏壓產生電路。偏壓產生電路包括多個分壓電晶體與多個第二電容。多個分壓電晶體以串聯的形式耦接於系統高電壓與系統低電壓之間，且相鄰的這些分壓電晶體之間具有一分壓節點以提供這些內部偏壓的其中之一。多個第二電容耦接這些分壓節點且與對應的分壓電晶體並聯。
在本發明的一實施例中，在上述的升壓電路中，輸入電壓脈衝的高位準是VDD，系統高電壓的位準是K*VDD，第一電壓脈衝的高位準是K*VDD，第二電壓脈衝的高位準是（K+1）*VDD/2，以及第三電壓脈衝的高位準是VDD，其中第一電壓脈衝、第二電壓脈衝以及第三電壓脈衝與輸入電壓脈衝的相位實質上相反。
在本發明的一實施例中，在上述的升壓電路中，第一電壓脈衝、第二電壓脈衝以及第三電壓脈衝與輸入電壓脈衝的脈衝高度實質上相同。
本發明的實施例提供一種輸出緩衝電路，包括緩衝電路與偏壓電路。緩衝電路包括串聯於系統高電壓與輸出端點之間的K個P型電晶體與串聯於輸出端點與系統低電壓之間的K個N型電晶體，K是大於或等於5的整數。第K個第一P型電晶體受控於第一電壓脈衝且第K個第一N型電晶體受控於第三電壓脈衝，其中第i個第一P型電晶體與第i個第一N型電晶體表示K個第一P型電晶體與K個第一N型電晶體中的電晶體相對於輸出端點的順序，i為1至K的整數且i愈小表示電晶體愈靠近輸出端點。偏壓電路接收第二電壓脈衝且電性連接於緩衝電路，其中，偏壓電路根據第二電壓脈衝提供多個動態偏壓至緩衝電路。偏壓電路包括耦接第1個第一P型電晶體的控制端與第1個第一N型電晶體的控制端的第一電容。K個第一P型電晶體與K個第一N型電晶體中的部分電晶體受控於這些動態偏壓，且第二電壓脈衝的位準大於第三電壓脈衝且小於第一電壓脈衝。
本發明的實施例提供一種顯示面板，包括上述的升壓電路。閘極驅動器接收由升壓電路提供的輸出電壓脈衝且提供多個閘極信號。多個畫素耦接多條掃描線以接收對應的閘極信號。
基於上述，本發明提供一種升壓電路、輸出緩衝電路與顯示面板。升壓電路可以應用於顯示面板並且包括輸出緩衝電路。輸出緩衝電路包括緩衝電路與偏壓電路，且從位準移位電路接收有關於輸入電壓脈衝的第一電壓脈衝、第二電壓脈衝與第三電壓脈衝。緩衝電路包括串聯於系統高電壓與輸出端點之間的K個第一P型電晶體以及串聯於輸出端點與系統低電壓之間的K個第一N型電晶體。第K個第一P型電晶體受控於第一電壓脈衝且第K個第一N型電晶體受控於第三電壓脈衝。偏壓電路根據第二電壓脈衝提供多個動態偏壓至緩衝電路中其他部分電晶體的控制端。藉由偏壓電路提供的動態分壓來精準控制緩衝電路中的電晶體的控制端的位準，能夠使緩衝電路中的電晶體運作穩定，並且實現一階段式的位準切換。偏壓電路包括耦接第1個第一P型電晶體的控制端與第1個第一N型電晶體的控制端的第一電容，能夠提升輸出電壓脈衝的信號切換速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明的一實施例的一種顯示面板的示意圖。請參照圖1，在本實施例中，顯示面板10包括升壓電路100、閘極驅動器200、多條掃描線SL以及多個畫素PX。升壓電路100接收輸入電壓脈衝VIN以提供輸出電壓脈衝VOUT給閘極驅動器200。輸出電壓脈衝VOUT例如是輸入電壓脈衝VIN的升壓後的電壓脈衝，輸入電壓脈衝VIN具有較低的位準，例如VDD，輸出電壓脈衝VOUT則具有較高的位準，例如5VDD。閘極驅動器200接收輸出電壓脈衝VOUT並提供多個閘極信號GS。這些畫素PX成陣列排列且分別耦接掃描線SL與資料線（圖中未顯示）。這些畫素PX會通過掃描線SL接收閘極信號GS以及通過資料線接收畫素電壓。
在本實施例中，顯示面板10可以是micro-LED顯示面板或是液晶顯示面板，本發明並不限制。另外，升壓電路100也可以應用在其他電子裝置中，本發明不限制升壓電路100的用處。
圖2是依照本發明的一實施例的一種升壓電路的電路示意圖。請參照圖2，升壓電路100用以接收輸入電壓脈衝VIN以在輸出端點OUT提供輸出電壓脈衝VOUT。升壓電路100至少包括位準移位電路110與輸出緩衝電路150，其中輸出緩衝電路150包括緩衝電路120以及偏壓電路130。
位準移位電路110接收輸入電壓脈衝VIN以輸出平移後的第一電壓脈衝VO1、第二電壓脈衝VO2與第三電壓脈衝VO3至輸出緩衝電路150。位準移位電路110提供第一電壓脈衝VO1與第三電壓脈衝VO3給緩衝電路120。位準移位電路110提供第二電壓脈衝VO2給偏壓電路130。
緩衝電路120包括K個第一P型電晶體與K個第一N型電晶體，K是大於或等於5的整數。在圖2的實施例中K被設定為5，緩衝電路120包括5個第一P型電晶體TP1～TP5與5個第一N型電晶體TN1～TN5。第一P型電晶體TP1～TP5串聯於系統高電壓與輸出端點OUT之間，系統高電壓的位準是K倍VDD（以K*VDD或KVDD表示），在圖2中是5VDD。第一N型電晶體TN1～TN5串聯於輸出端點OUT與系統低電壓VSS之間，系統低電壓VSS例如是接地端，或稱零位準參考端。
偏壓電路130電性連接於緩衝電路120與位準移位電路110之間。偏壓電路130根據第二電壓脈衝VO2提供多個動態偏壓至緩衝電路120，第一P型電晶體TP1～TP5與第一N型電晶體TN1～TN5中的部分電晶體會受控於這些動態偏壓。
詳細來說，前3個第一P型電晶體TP1～TP3與前3個第一N型電晶體TN1～TN3的控制端（閘極）接收來自偏壓電路130的動態偏壓，第4個第一P型電晶體TP4與第4個第一N型電晶體TN4則分別接收固定的偏壓4VDD與VDD，第5個第一P型電晶體TP5則受控於第一電壓脈衝VO1，第5個第一N型電晶體TN5受控於第三電壓脈衝VO3。本說明書中所述的第i個第一P型電晶體與第i個第一N型電晶體是指這些第一P型電晶體TP1～TP5與這些第一N型電晶體TN1～TN5中的電晶體相對於輸出端點OUT的順序，i為1至K（K=5）的整數且i愈小表示電晶體愈靠近輸出端點。
根據第一電壓脈衝VO1、第三電壓脈衝VO3與來自偏壓電路130的這些動態偏壓，第一P型電晶體TP1～TP5被截止且第一N型電晶體TN1～TN5被導通或者第一P型電晶體TP1～TP5被導通且第一N型電晶體TN1～TN5被截止以輸出具有不同位準的輸出電壓脈衝VOUT。
偏壓電路130包括第一電容CF。第一電容CF的一端耦接第1個第一P型電晶體TP1的控制端與第1個第一N型電晶體TN1的控制端，且另一端耦接第2個第一N型電晶體TN2的控制端。在本實施例中，第一電容CF的電容值例如是110fF（皮法拉）。設置第一電容CF可以加速輸出電壓脈衝VOUT的信號上升（rising）速度與下降（falling）速度。
圖3是依照本發明的一實施例的一種升壓電路的信號波形圖。請參照圖3，在本實施例中，輸入電壓脈衝VIN的高位準是VDD，低位準是系統低電壓VSS，例如0V（伏特），經過位準移位電路110平移後的第一電壓脈衝VO1的高位準是K倍VDD，低位準是（K-1）倍VDD。第二電壓脈衝VO2的高位準是（K+1）/2*VDD，低位準是（K-1）/2*VDD，第三電壓脈衝VO3是輸入電壓脈衝VIN的反相信號，其電壓位準則維持不變，高位準同樣是VDD，低位準同樣是0V。具體而言，第一電壓脈衝VO1、第二電壓脈衝VO2以及第三電壓脈衝VO3都跟輸入電壓脈衝VIN的相位實質上相反，但脈衝振幅實質上相同。
在圖2的實施例中，K=5，系統低電壓VSS是0V，輸入電壓脈衝VIN的位準是0V～VDD，第一電壓脈衝VO1的位準是5VDD～4VDD，第二電壓脈衝VO2的位準是3VDD～2VDD，第二電壓脈衝VO1的位準是VDD～0V，升壓電路100所提供的輸出電壓脈衝VOUT的位準是0V～5VDD。
簡言之，第一電壓脈衝VO1、第二電壓脈衝VO2與第三電壓脈衝VO3的位準變化是隨著輸入電壓脈衝VIN連動，升壓電路100的偏壓電路130可以根據第二電壓脈衝VO2的位準變化相應地提供動態偏壓給緩衝電路120，以搭配第一電壓脈衝VO1與第三電壓脈衝VO3來控制緩衝電路120中電晶體的開關，進而在輸出端點OUT提供具有全幅輸出的輸出電壓脈衝VOUT。
下面更進一步說明本實施例的升壓電路100的電路架構。
在本實施例中，升壓電路100還包括偏壓產生電路140。偏壓產生電路140耦接於系統高電壓5VDD與系統低電壓VSS之間。偏壓產生電路140包括多個分壓電晶體142以及多個第二電容144。這些分壓電晶體142以串聯的形式耦接於系統高電壓5VDD與系統低電壓VSS之間，且相鄰的分壓電晶體142之間具有分壓節點N4～N7以提供多個內部偏壓。這些第二電容144分別耦接這些分壓節點N4～N7並且與對應的分壓電晶體142並聯。分壓節點N4~N7所提供的內部分壓包括第一內部偏壓VIB1與第二內部偏壓VIB2。詳細來說，分壓節點N4上的內部偏壓位準是4VDD；分壓節點N5上的內部偏壓位準是3VDD，作為第一內部偏壓VIB1；分壓節點N6上的內部偏壓位準是2VDD，作為第二內部偏壓VIB2；分壓節點N7上的內部偏壓位準是VDD。
此外，第一N型電晶體TN4的控制端耦接分壓節點N7以從偏壓產生電路140接收電壓位準VDD。第一P型電晶體TP4的控制端耦接分壓節點N4以從偏壓產生電路140接收電壓位準4VDD。
通過偏壓產生電路140提供內部偏壓可以使升壓電路100不需要外接其他偏壓電源，可以免去電路上外接偏壓所需要的導電墊片（pad），大幅節省電路面積以及提升電路效能。另外，耦接分壓節點N4～N7的第二電容144具有穩壓的功效，可以消除因為電壓的劇烈變化造成的尖波（spike），藉此提升升壓電路100的準確度與可靠度。
但須說明的是，在其他的實施例中，升壓電路100也可以搭配其他結構的偏壓產生電路，或是不包括偏壓產生電路而外接偏壓。
偏壓電路130還包括第一開關132、第二開關134、（K-2）個第二P型電晶體（圖2中的3個第二P型電晶體T1～T3）、（K-2）個第二N型電晶體（圖2中的3個第二N型電晶體T4～T6）、第三N型電晶體T7與第三P型電晶體T8。
第一開關132電性連接位準移位電路110以接收第二電壓脈衝VO2。第一開關132包括第四N型電晶體T9與第四P型電晶體T10。第四P型電晶體T10的第一端（例如源極）耦接第一內部偏壓VIB1，第二端（例如汲極）耦接第四N型電晶體T9的第一端（例如汲極），第四N型電晶體的第二端（例如源極）耦接第二內部偏壓VIB2，並且第四P型電晶體T10與第四N型電晶體T9的控制端共同接收第二電壓脈衝VO2。
第二開關134電性連接第一開關132與緩衝電路120。第二開關134包括第五N型電晶體T11與第五P型電晶體T12。第五P型電晶體T12的一端耦接第三節點N3，另一端耦接第五N型電晶體T11的一端、第四P型電晶體T10的第二端與第四N型電晶體T9的第一端，以及第五N型電晶體T11的另一端耦接第二節點N2，並且第五P型電晶體T12與第五N型電晶體T11的控制端共同耦接第一節點N1。
第一開關132會根據第二電壓脈衝VO2選擇提供第一內部偏壓VIB1或第二內部偏壓VIB2至第二開關134。第二開關134根據第一節點N1上的電壓選擇提供第一開關132的輸出至第二節點N2或第三節點N3。第一節點N1耦接第1個第一P型電晶體TP1與第1個第一N型電晶體TN1的控制端，第二節點N2耦接第2個第一N型電晶體TN2的控制端，第三節點N3耦接第2個第一P型電晶體TP2的控制端。
更具體而言，當第一開關132提供第二內部偏壓VIB2至第二開關134時，第二開關134相應地提供第二內部偏壓VIB2作為些動態偏壓的其中之一至第三節點N3。當第一開關132提供第一內部偏壓VIB1至第二開關134時，第二開關134相應地提供第一內部偏壓VIB2作為些動態偏壓的其中之一至第二節點N2。稍後會更詳細說明說明關於第一開關132與第二開關134的實施細節。
圖2的3個第二P型電晶體T1～T3串聯於第一節點N1與第一N型電晶體TN4的控制端之間，並且與前4個第一N型電晶體TN1～TN4交叉耦接。3個第二N型電晶體T4～T6串聯於第4個第一P型電晶體TP4的控制端與第一節點N1之間，並且與前4個第一P型電晶體TP1～TP4交叉耦接。
第二P型電晶體T1的兩端分別耦接第一N型電晶體TN1的控制端（在此同時耦接到第一節點N1）與第一N型電晶體TN2的控制端，其控制端耦接第一N型電晶體TN1的第二端（例如是源極）與第一N型電晶體TN2的第一端（例如是汲極）。第二P型電晶體T2的兩端分別耦接第一N型電晶體TN2的控制端與第一N型電晶體TN3的控制端，其控制端耦接第一N型電晶體TN2的第二端與第一N型電晶體TN3的第一端。第二P型電晶體T3的兩端分別耦接第一N型電晶體TN3的控制端與第一N型電晶體TN4的控制端，其控制端耦接第一N型電晶體TN3的第二端與第一N型電晶體TN4的第一端。
第二N型電晶體T4的兩端分別耦接第一P型電晶體TP1的控制端（在此同時耦接到第一節點N1）與第一P型電晶體TP2的控制端，其控制端耦接第一P型電晶體TP1的第一端（例如是源極）與第一P型電晶體TP2的第二端（例如是汲極）。第二N型電晶體T5的兩端分別耦接第一P型電晶體TP2的控制端與第一P型電晶體TP3的控制端，其控制端耦接第一P型電晶體TP2的第一端與第一P型電晶體TP3的第二端。第二N型電晶體T6的兩端分別耦接第一P型電晶體TP3的控制端與第一P型電晶體TP4的控制端，其控制端耦接第一P型電晶體TP3的第一端與第一P型電晶體TP4的第二端。
換句話說，（K-2）個第二P型電晶體是串聯於第一節點N1與第（K-1）個N型電晶體的控制端之間，並且與前（K-1）個第一N型電晶體交叉耦接。（K-2）個第二N型電晶體串聯於第（K-1）個P型電晶體的控制端與第一節點N1之間，並且與前（K-1）個第一P型電晶體交叉耦接。
第j個第二P型電晶體的兩端分別耦接第j個第一N型電晶體的控制端與第（j+1）個第一N型電晶體的控制端，且第j個第二P型電晶體的控制端耦接第j個第一N型電晶體的第二端與第（j+1）個第一N型電晶體的第一端；第j個第二N型電晶體的兩端分別耦接第j個第一P型電晶體的控制端與第（j+1）個第一P型電晶體的控制端，且第j個第二N型電晶體的控制端耦接第j個第一P型電晶體的第一端與第（j+1）個第一P型電晶體的第二端。第j個第二P型電晶體與第j個第二N型電晶體表示（K-2）個第二P型電晶體T1～T3與（K-2）個第二N型電晶體中的電晶體T4～T6相對於第一節點N1的順序，j為1至（K-2）的整數且j愈小表示電晶體愈靠近第一節點N1。
第三N型電晶體T7的控制端耦接第二節點N2，其兩端分別耦接第二內部偏壓VIB2與第一N型電晶體TN3的控制端。第三P型電晶體T8的控制端耦接第三節點N3，其兩端分別耦接第一內部偏壓VIB1與第一P型電晶體TP3的控制端。
簡言之，偏壓電路130的第一開關132與第二開關134會分別根據第二電壓脈衝VO2以及第一節點N1上的電壓來調整第二節點N2或第三節點N3的電壓位準。第二節點N2與第三節點N3分別耦接第一N型電晶體TN2或第一P型電晶體TP2的控制端並且第二節點N2與第三節點N3上的電壓位準還會控制第三N型電晶體T7或第三P型電晶體T8以影響第一N型電晶體TN3或第一P型電晶體TP3的控制端的電壓位準。因此偏壓電路130可以至少提供動態偏壓至前3個第一P型電晶體TP1～TP3與前3個第一N型電晶體TN1～TN3。
請搭配參照圖3，當輸入電壓脈衝VIN處於高位準VDD時，第一電壓脈衝VO1處於低位準4VDD（K=5），第二電壓脈衝VO2處於低位準2VDD，第三電壓脈衝VO3處於低位準0V（在此VSS=0V）。此時，第二電壓脈衝VO2低於第一內部偏壓VIB1但實質上等於第二內部偏壓VIB2，因此第一開關132的第四P型電晶體T10被導通且第四N型電晶體T9被截止，第一內部偏壓VIB1被提供至第二開關134。
另一方面，第一P型電晶體TP5被導通，第一P型電晶體TP4～TP1也依序被導通，第二N型電晶體T4～T6也相對應被導通。第一節點N1與第三節點N3的位準會一起被分壓節點N4的位準上拉至4VDD。第三P型電晶體T8被截止。
因為第一節點N1的位準被上拉，第五P型電晶體T12被截止而第五N型電晶體T11被導通。由第一開關132所提供的第一內部偏壓VIB1被提供至第二節點N2，以使第二節點N2的位準維持在3VDD。第三N型電晶體T7受控於第二節點N2的位準而被導通，讓第一N型電晶體TN3的控制端接收第二內部偏壓VIB2。
第一N型電晶體TN1的控制端耦接第一節點N1。第一N型電晶體TN2與第一N型電晶體TN3的控制端分別接收第一內部偏壓VIB1與第二內部偏壓VIB2。第一N型電晶體TN4的控制端固定接收來自分壓節點N7的內部偏壓VDD。第一N型電晶體TN5的控制端接收處於低位準的第三電壓脈衝VO3。因此第一N型電晶體TP1～TP5依序被截止，對應地，第二P型電晶體T1～T3也被截止。處在截止狀態的第一N型電晶體TN1～TN5與第二P型電晶體T1～T3可以提供逐步降壓功能，將輸出端點OUT上的5VDD與系統低電壓VSS之間區分成多個電壓範圍，以避免單顆電晶體承受過大的跨壓而異常或損毀，例如每顆電晶體所承認的跨壓不超過VDD。因為升壓電路100中每個電晶體不需要遭遇過大的跨壓，因此可以利用低壓製程的電晶體來實現，不需要高壓製成的電晶體元件，進而能夠降低成本以及功耗。使用低壓製程的元件也能夠幫助縮減電路面積。
特別補充的是，在本實施例中，因為輸出端點OUT上的電壓在上升時，第一節點N1上的電壓上升速度會快於第二節點N2上的電壓上升速度，因此耦接於第一節點N1跟第二節點N2之間的第一電容CF可以緩衝第一節點N1與第二節點N2之間的電壓變化速度，以提升輸出電壓脈衝VOUT的位準上升速度。
最終，輸出端點OUT會輸出處於高位準5VDD的輸出電壓脈衝VOUT。
類似地，當輸入電壓脈衝VIN處於低位準VSS時，第一電壓脈衝VO1處於高位準5VDD，第二電壓脈衝VO2處於高位準3VDD，第三電壓脈衝VO3處於高位準VDD。
此時，第二電壓脈衝VO2實質上等於第一內部偏壓VIB1且高於第二內部偏壓VIB2，因此第一開關132的第四P型電晶體T10被截止且第四N型電晶體T9被導通，第二內部偏壓VIB2被提供至第二開關134。
第一N型電晶體TN5被第三電壓脈衝VO3導通，第一N型電晶體TN1～TN4也依序被導通，第二P型電晶體T1～T3也相對應被導通，第一節點N1與第二節點N2的位準會一起被分壓節點N7的位準下拉至VDD。
因為第二節點N2的位準被下拉，第三N型電晶體T7被截止。因為第一節點N1的位準被下拉至VDD，第五P型電晶體T12被導通而第五N型電晶體T11被截止。由第一開關132所提供的第二內部偏壓VIB2被提供至第三節點N3，以使第三節點N3的位準維持在2VDD。第三P型電晶體T8被導通，第一P型電晶體TP3的控制端接收第一內部偏壓VIB1。
第一P型電晶體TP1的控制端耦接第一節點N1。第一P型電晶體TP2與第一P型電晶體TP3的控制端分別接收第二內部偏壓VIB2與第一內部偏壓VIB1。第一P型電晶體TP4的控制端固定接收來自分壓節點N4的電壓位準4VDD。第一P型電晶體TP5的控制端接收處於高位準的第一電壓脈衝VO1。因此第一P型電晶體TP1～TP5依序被截止，第二N型電晶體T4～T6對應地也被截止。處在截止狀態的第一P型電晶體TP1～TP5與第二N型電晶體T4～T6也會提供逐步降壓功能，將輸出端點OUT上的位準VSS與系統高電壓5VDD之間區分成多個電壓範圍以避免單顆電晶體承受過大的跨壓而異常或損毀。
同樣地，第一電容CF可以縮短輸出電壓脈衝VOUT的位準上升速度。最終，輸出端點OUT可以輸出處於低位準VSS的輸出電壓脈衝VOUT。
圖4是依照本發明的一實施例的一種具有第一電容的升壓電路跟缺乏第一電容的升壓電路所產生的輸出電壓脈衝波形圖。曲線410則代表與升壓電路100結構基本上相同但缺乏第一電容CF的升壓電路所提供的輸出電壓脈衝的波形，曲線420代表升壓電路100的輸出電壓脈衝VOUT的波形。曲線420的上升時間與下降時間比曲線410來的短，可見使用第一電容CF可以有效的縮短位準的上升時間與下降時間。從圖4的結果還可以清楚看到，升壓電路100能夠放大輸入電壓脈衝VIN，所輸出電壓脈衝VOUT位準能準確地在VSS與5VDD之間切換，實現一階段切換位準的全擺幅輸出。
綜上所述，本發明提供一種升壓電路、輸出緩衝電路與顯示面板。升壓電路可以應用於顯示面板並且包括輸出緩衝電路。輸出緩衝電路包括緩衝電路與偏壓電路，且從位準移位電路接收有關於輸入電壓脈衝的第一電壓脈衝、第二電壓脈衝與第三電壓脈衝。偏壓電路可以根據第二電壓脈衝來因應輸入電壓脈衝的位準高低而提供不同的偏壓以穩定緩衝電路的操作。本發明的升壓電路中的電晶體會被有效保護而不需要因為輸入電壓脈衝的位準切換而遭遇過大的電壓，而且可以提供位準精確的全幅放大電壓脈衝。本發明的偏壓電路在第1個第一P型電晶體以及第1個第一N型電晶體的控制端與第2個第一N型電晶體的控制端之間設置第一電容以緩衝兩端點的電壓改變，因而可以縮短輸出電壓脈衝的上升時間跟下降時間。因此本發明的升壓電路具有運作穩定、輸出電壓位準精確且切換速度快、全擺幅輸出、以及適用於低壓製程的優點。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:顯示面板 100:升壓電路 110:位準移位電路 120:緩衝電路 130:偏壓電路 132:第一開關 134:第二開關 140:偏壓產生電路 142:分壓電晶體 144:第二電容 150:輸出緩衝電路 200:閘極驅動器 410、420:電壓曲線 CF:第一電容 GS:閘極信號 K:整數 N1:第一節點 N2:第二節點 N3:第三節點 N4 ~N7:分壓節點 SL:掃描線 TP1～TP5:第一P型電晶體 TN1～TN5:第一N型電晶體 T1～T3:第二P型電晶體 T4～T6:第二N型電晶體 T7:第三N型電晶體 T8:第三P型電晶體 T9:第四N型電晶體 T10:第四P型電晶體 T11:第五N型電晶體 T12:第五P型電晶體 OUT:輸出端點 PX:畫素 VDD:電壓位準 VIB1:第一內部偏壓 VIB2:第二內部偏壓 VIN:輸入電壓脈衝 VSS:系統低電壓 VO1:第一電壓脈衝 VO2:第二電壓脈衝 VO3:第三電壓脈衝 VOUT:輸出電壓脈衝
圖1是依照本發明的一實施例的一種顯示面板的示意圖。 圖2是依照本發明的一實施例的一種升壓電路的電路示意圖。 圖3是依照本發明的一實施例的一種升壓電路的信號波形圖。 圖4是依照本發明的一實施例的一種具有第一電容的升壓電路跟缺乏第一電容的升壓電路所產生的輸出電壓脈衝波形圖。
100:升壓電路
110:位準移位電路
120:緩衝電路
130:偏壓電路
132:第一開關
134:第二開關
140:偏壓產生電路
142:分壓電晶體
144:第二電容
150:輸出緩衝電路
CF:第一電容
N1:第一節點
N2:第二節點
N3:第三節點
N4~N7:分壓節點
TP1~TP5:第一P型電晶體
TN1~TN5:第一N型電晶體
T1~T3:第二P型電晶體
T4~T6:第二N型電晶體
T7:第三N型電晶體
T8:第三P型電晶體
T9:第四N型電晶體
T10:第四P型電晶體
T11:第五N型電晶體
T12:第五P型電晶體
OUT:輸出端點
VDD:電壓位準
VIB1:第一內部偏壓
VIB2:第二內部偏壓
VIN:輸入電壓脈衝
VSS:系統低電壓
VO1:第一電壓脈衝
VO2:第二電壓脈衝
VO3:第三電壓脈衝
VOUT:輸出電壓脈衝

Claims (13)

  1. 一種升壓電路，用以接收一輸入電壓脈衝以在一輸出端點提供一輸出電壓脈衝，該升壓電路包括： 一位準移位電路，接收該輸入電壓脈衝以提供平移後的一第一電壓脈衝、一第二電壓脈衝與一第三電壓脈衝；以及 一輸出緩衝電路，包括： 一緩衝電路，包括： K個第一P型電晶體，串聯於一系統高電壓與該輸出端點之間，K是大於或等於5的整數；以及 K個第一N型電晶體，串聯於該輸出端點與一系統低電壓之間， 其中，第K個第一P型電晶體受控於該第一電壓脈衝且第K個第一N型電晶體受控於該第三電壓脈衝，其中第i個第一P型電晶體與第i個第一N型電晶體表示該K個第一P型電晶體與該K個第一N型電晶體中的電晶體相對於該輸出端點的順序，i為1至K的整數且i愈小表示該電晶體愈靠近該輸出端點；以及 一偏壓電路，電性連接於該緩衝電路與該位準移位電路之間，其中，該偏壓電路根據該第二電壓脈衝提供多個動態偏壓至該緩衝電路，該K個第一P型電晶體與該K個第一N型電晶體中的部分電晶體受控於該些動態偏壓，且該偏壓電路包括： 一第一電容，耦接第1個第一P型電晶體的控制端與第1個第一N型電晶體的控制端。
  2. 如申請專利範圍第1項所述的升壓電路，其中該偏壓電路還包括： 一第一開關，電性連接該位準移位電路； 一第二開關，電性連接該第一開關與該緩衝電路， 其中，該第一開關根據該第二電壓脈衝選擇提供一第一內部偏壓或一第二內部偏壓至該第二開關，以及該第二開關受控於一第一節點上的電壓以提供該第一開關的輸出至一第二節點或一第三節點，其中，該第一節點耦接第1個第一P型電晶體與第1個第一N型電晶體的控制端，該第二節點耦接第2個第一N型電晶體的控制端，該第三節點耦接第2個第一P型電晶體的控制端。
  3. 如申請專利範圍第2項所述的升壓電路，其中， 當該第一開關提供該第二內部偏壓至該第二開關時，該第二開關相應地提供該第二內部偏壓作為該些動態偏壓的其中之一至該第三節點，以及 當該第一開關提供該第一內部偏壓至該第二開關時，該第二開關相應地提供該第一內部偏壓作為該些動態偏壓的其中之一至該第二節點。
  4. 如申請專利範圍第2項所述的升壓電路，其中該偏壓電路還包括： （K-2）個第二N型電晶體，串聯於第（K-1）個P型電晶體的控制端與該第一節點之間，其中第j個第二N型電晶體的兩端分別耦接第j個第一P型電晶體的控制端與第（j+1）個第一P型電晶體的控制端，且該第j個第二N型電晶體的控制端耦接第j個第一P型電晶體的第一端與第（j+1）個第一P型電晶體的第二端； （K-2）個第二P型電晶體，串聯於該第一節點與第（K-1）個N型電晶體的控制端之間，其中第j個第二P型電晶體的兩端分別耦接第j個第一N型電晶體的控制端與第（j+1）個第一N型電晶體的控制端，且該第j個第二P型電晶體的控制端耦接第j個第一N型電晶體的第二端與第（j+1）個第一N型電晶體的第一端， 其中第j個第二P型電晶體與第j個第二N型電晶體表示該（K-2）個第二P型電晶體與該（K-2）個第二N型電晶體中的電晶體相對於該第一節點的順序，j為1至（K-2）的整數且j愈小表示該電晶體愈靠近該第一節點； 一第三P型電晶體，其控制端耦接該第三節點，其兩端分別耦接該第一內部偏壓與第3個第一P型電晶體的控制端；以及 一第三N型電晶體，其控制端耦接該第二節點，其兩端分別耦接該第二內部偏壓與第3個第一N型電晶體的控制端。
  5. 如申請專利範圍第4項所述的升壓電路，其中， 該第一開關包括： 一第四P型電晶體與一第四N型電晶體，該第四P型電晶體的第一端耦接該第一內部偏壓，第二端耦接該第四N型電晶體的第一端，該第四N型電晶體的第二端耦接該第二內部偏壓，並且該第四P型電晶體與該第四N型電晶體的控制端共同接收該第二電壓脈衝；以及 該第二開關包括： 一第五P型電晶體與一第五N型電晶體，該第五P型電晶體的一端耦接該第三節點，另一端耦接該第五N型電晶體的一端、該第四P型電晶體的第二端與該第四N型電晶體的第一端，以及該第五N型電晶體的另一端耦接該第二節點，並且該第五P型電晶體與該第五N型電晶體的控制端共同耦接該第一節點。
  6. 如申請專利範圍第5項所述的升壓電路，其中 當該（K-2）個第二P型電晶體被導通時，該第二節點的位準被下拉以截止該第三N型電晶體，該第一節點的位準被下拉以截止該第五N型電晶體並導通該第五P型電晶體，其中該第四P型電晶體被截止且該第四N型電晶體被導通使得該第二內部偏壓被提供至該第三節點。
  7. 如申請專利範圍第5項所述的升壓電路，其中 當該（K-2）個第二N型電晶體被導通時，該第三節點的位準被上拉以截止該第三P型電晶體，該第一節點的位準被上拉以導通該第五N型電晶體並截止該第五P型電晶體，其中該第四P型電晶體被導通且該第四N型電晶體被截止使得該第一內部偏壓被提供至該第二節點。
  8. 如申請專利範圍第2項所述的升壓電路，其中該輸入電壓脈衝的高位準是VDD，該系統高電壓的位準是K*VDD，該K個第一P型電晶體與該K個第一N型電晶體中的部分電晶體受控於多個內部偏壓，該些內部偏壓包括該第一內部偏壓與該第二內部偏壓，第一內部偏壓為（K+1）*VDD/2，第二內部偏壓為（K-1）*VDD/2，其中當K=5時，該第一內部偏壓的位準是3*VDD，該第二內部偏壓的位準是2*VDD，其中第4個第一P型電晶體的控制端接收位準是4*VDD的內部偏壓，並且第4個第一N型電晶體的控制端接收位準是VDD的內部偏壓。
  9. 如申請專利範圍第8項所述的升壓電路，還包括 一偏壓產生電路，耦接該系統高電壓，包括： 多個分壓電晶體，以串聯的形式耦接於該系統高電壓與該系統低電壓之間，且相鄰的該些分壓電晶體之間具有一分壓節點以提供該些內部偏壓的其中之一；以及 多個第二電容，耦接該些分壓節點且與對應的分壓電晶體並聯。
  10. 如申請專利範圍第1項所述的升壓電路，其中，該輸入電壓脈衝的高位準是VDD，該系統高電壓的位準是K*VDD，該第一電壓脈衝的高位準是K*VDD，該第二電壓脈衝的高位準是（K+1）*VDD/2，以及該第三電壓脈衝的高位準是VDD，其中該第一電壓脈衝、該第二電壓脈衝以及該第三電壓脈衝與該輸入電壓脈衝的相位實質上相反。
  11. 如申請專利範圍第10項所述的升壓電路，其中該第一電壓脈衝、該第二電壓脈衝以及該第三電壓脈衝與該輸入電壓脈衝的脈衝振幅實質上相同。
  12. 一種輸出緩衝電路，包括 一緩衝電路，包括： K個第一P型電晶體，串聯於一系統高電壓與一輸出端點之間，K是大於或等於5的整數；以及 K個第一N型電晶體，串聯於該輸出端點與一系統低電壓之間， 其中，第K個第一P型電晶體受控於一第一電壓脈衝且第K個第一N型電晶體受控於一第三電壓脈衝，其中第i個第一P型電晶體與第i個第一N型電晶體表示該K個第一P型電晶體與該K個第一N型電晶體中的電晶體相對於該輸出端點的順序，i為1至K的整數且i愈小表示該電晶體愈靠近該輸出端點；以及 一偏壓電路，接收一第二電壓脈衝且電性連接於該緩衝電路，其中，該偏壓電路根據該第二電壓脈衝提供多個動態偏壓至該緩衝電路，該偏壓電路包括： 一第一電容，耦接第1個第一P型電晶體的控制端與第1個第一N型電晶體的控制端， 其中該K個第一P型電晶體與該K個第一N型電晶體中的部分電晶體受控於該些動態偏壓，且該第二電壓脈衝的位準大於該第三電壓脈衝且小於該第一電壓脈衝。
  13. 一種顯示面板，包括： 如申請專利範圍第1項所述的升壓電路； 一閘極驅動器，電性連接該升壓電路以接收該輸出電壓脈衝且提供多個閘極信號； 多條掃描線；以及 多個畫素，耦接該些掃描線以接收對應的閘極信號。
TW108111010A 2019-03-28 2019-03-28 升壓電路、輸出緩衝電路與顯示面板 TWI675273B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108111010A TWI675273B (zh) 2019-03-28 2019-03-28 升壓電路、輸出緩衝電路與顯示面板
CN201910982916.4A CN110580877B (zh) 2019-03-28 2019-10-16 升压电路、输出缓冲电路与显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108111010A TWI675273B (zh) 2019-03-28 2019-03-28 升壓電路、輸出緩衝電路與顯示面板

Publications (2)

Publication Number Publication Date
TWI675273B TWI675273B (zh) 2019-10-21
TW202036200A true TW202036200A (zh) 2020-10-01

Family

ID=68814846

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108111010A TWI675273B (zh) 2019-03-28 2019-03-28 升壓電路、輸出緩衝電路與顯示面板

Country Status (2)

Country Link
CN (1) CN110580877B (zh)
TW (1) TWI675273B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12191778B2 (en) 2021-10-07 2025-01-07 Acer Incorporated Power converter and operation method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113364445B (zh) * 2020-03-03 2024-06-18 瑞昱半导体股份有限公司 控制芯片及其相关的耐高压输出电路
TWI770999B (zh) * 2021-05-12 2022-07-11 友達光電股份有限公司 電壓調變電路及其操作方法
TWI747790B (zh) * 2021-05-12 2021-11-21 友達光電股份有限公司 位準移位器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974348A (ja) * 1995-09-06 1997-03-18 Seiko Epson Corp 半導体装置
US6130556A (en) * 1998-06-16 2000-10-10 Lsi Logic Corporation Integrated circuit I/O buffer with 5V well and passive gate voltage
JP3958271B2 (ja) * 2003-09-19 2007-08-15 シャープ株式会社 レベルシフタ及びそれを用いた表示装置
EP1751771B1 (en) * 2004-05-05 2011-07-13 SanDisk Corporation Bitline governed approach for program control of non-volatile memory
CN100352164C (zh) * 2004-11-16 2007-11-28 矽成积体电路股份有限公司 用于降低功率消耗的输入缓冲器电路
US7218165B1 (en) * 2005-12-27 2007-05-15 Ememory Technology Inc. Boost circuit
CN100536303C (zh) * 2006-12-25 2009-09-02 普诚科技股份有限公司 升压电路与电压电平移位器
TWI353575B (en) * 2006-12-29 2011-12-01 Novatek Microelectronics Corp Gate driver structure of tft-lcd display
CN101295536B (zh) * 2007-04-24 2011-08-17 南亚科技股份有限公司 升压电路及应用其的内存结构
JP2008309834A (ja) * 2007-06-12 2008-12-25 Seiko Epson Corp 半導体集積回路、電源システムインタフェース及び電子機器
TW201044787A (en) * 2009-06-02 2010-12-16 Innochip Technology Inc Low-to-high level shift circuit and control method thereof
JP2010283954A (ja) * 2009-06-03 2010-12-16 Panasonic Corp 昇圧回路及び昇圧回路装置
KR20110024936A (ko) * 2009-09-03 2011-03-09 삼성전자주식회사 광범위 전원용 승압 회로, 그것을 포함하는 전자 장치 및 전압 승압 방법
US8378753B2 (en) * 2010-05-07 2013-02-19 Macronix International Co., Ltd. Oscillator with frequency determined by relative magnitudes of current sources
CN101976551B (zh) * 2010-10-19 2014-06-04 友达光电股份有限公司 显示器驱动电路、液晶显示器及显示器驱动方法
CN103915069B (zh) * 2013-01-04 2017-06-23 矽创电子股份有限公司 显示面板的驱动电路及其驱动模块与显示设备和制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12191778B2 (en) 2021-10-07 2025-01-07 Acer Incorporated Power converter and operation method thereof

Also Published As

Publication number Publication date
CN110580877B (zh) 2021-05-18
CN110580877A (zh) 2019-12-17
TWI675273B (zh) 2019-10-21

Similar Documents

Publication Publication Date Title
CN111477162B (zh) 像素电路及其驱动方法、显示装置
CN112542131B (zh) 发光驱动器和具有发光驱动器的显示装置
TWI536740B (zh) 輸入／輸出電路與控制方法
KR101957066B1 (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
TWI534781B (zh) Scan drive circuit and organic light emitting display
CN104299590B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
KR102874398B1 (ko) 게이트 구동부 및 이를 포함하는 표시 장치
TWI675273B (zh) 升壓電路、輸出緩衝電路與顯示面板
TWI697002B (zh) 位準移位電路與顯示面板
CN104157252B (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN107039014A (zh) 移位寄存器单元、其驱动方法、栅极驱动电路及显示面板
TWI406221B (zh) 積體閘極驅動電路
KR102870666B1 (ko) 주사 구동부 및 이를 포함하는 표시 장치
CN106504721A (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN116895229A (zh) 扫描驱动器
JPH02282788A (ja) 表示駆動回路
CN113053303B (zh) 像素补偿电路
TWI762137B (zh) 畫素補償電路
CN107507555B (zh) 栅极驱动电路
WO2020015091A1 (zh) Goa电路及包括其的显示面板和显示装置
CN111986615A (zh) 像素电路及显示面板
CN110853556B (zh) 脉冲产生电路
CN117079605A (zh) 栅极驱动电路和栅极驱动器、显示面板
CN101075481B (zh) 移位寄存器及其信号产生器
CN107909958B (zh) Goa电路单元、goa电路及显示面板