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TWI747790B - 位準移位器 - Google Patents

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TWI747790B
TWI747790B TW110117124A TW110117124A TWI747790B TW I747790 B TWI747790 B TW I747790B TW 110117124 A TW110117124 A TW 110117124A TW 110117124 A TW110117124 A TW 110117124A TW I747790 B TWI747790 B TW I747790B
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terminal
signal
transistors
electrically coupled
volts
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TW110117124A
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TW202245417A (zh
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盧弈臻
李旭騏
陳怡然
趙伯頴
莊錦棠
陳忠宏
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友達光電股份有限公司
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Priority to US17/517,093 priority patent/US11641192B2/en
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Publication of TW202245417A publication Critical patent/TW202245417A/zh
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Abstract

一種位準移位器包含緩衝電路、第一移位電路以及第二移位電路。緩衝電路提供第一訊號以及第一反向訊號至第一移位電路，使得第一移位電路提供第二訊號以及第二反向訊號至第二移位電路。第二移位電路依據第二訊號以及第二反向訊號產生複數個輸出訊號。並且，第一移位電路包含複數個第一疊接電晶體以及第一分壓電路。第一分壓電路電性耦接第一系統高電壓端以及系統低電壓端之間，第一分壓電路用以提供第一內部偏壓至該些第一疊接電晶體的閘極端。

Description

位準移位器
本案內容係關於一種位準移位電路。特別是關於一種實現在輸入電壓域以及輸出電壓域之間具有增加的電壓差的位準移位電路。
在現今技術中，位準移位電路被利用在部分電路之間需要不同電壓需求的電路。位準移位器通常可以接收在第一電壓域之中切換的輸入訊號，並且輸出與輸入訊號對應的在第二電壓域之中切換的輸出訊號。第二電壓域可以相異於第一電壓域。如何增加輸出訊號的移位範圍係重要的議題。
本揭示文件提供一種位準移位器。位準移位器包含緩衝電路、第一移位電路以及第二移位電路。緩衝電路提供第一訊號以及與第一訊號反相的第一反向訊號。第一移位電路電性耦接在一第一系統高電壓端以及一系統低電壓端之間，並且第一移位電路用以依據第一訊號以及第一反向訊號提供第二訊號以及與第二訊號反相的第二反向訊號。並且，第一移位電路包含複數個第一疊接電晶體以及第一分壓電路。第一分壓電路電性耦接第一系統高電壓端以及系統低電壓端之間，第一分壓電路用以提供第一內部偏壓至該些第一疊接電晶體的閘極端。第二移位電路電性耦接在第二系統高電壓以及系統低電壓之間，並且第二移位電路依據第二訊號以及第二反向訊號產生複數個輸出訊號。
綜上所述，本揭示文件利用第一分壓電路提供第一內部偏壓至該些第一疊接電晶體，藉此減少用於產生控制訊號之電路面積。
下文係舉實施例配合所附圖式作詳細說明，以更好地理解本案的態樣，但所提供之實施例並非用以限制本案所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本案所涵蓋的範圍。此外，根據業界的標準及慣常做法，圖式僅以輔助說明為目的，並未依照原尺寸作圖，實際上各種特徵的尺寸可任意地增加或減少以便於說明。下述說明中相同元件將以相同之符號標示來進行說明以便於理解。
本案說明書和圖式中使用的元件編號和訊號編號中的索引1~n，只是為了方便指稱個別的元件和訊號，並非有意將前述元件和訊號的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件編號或訊號編號時沒有指明該元件編號或訊號編號的索引，則代表該元件編號或訊號編號是指稱所屬元件群組或訊號群組中不特定的任一元件或訊號。
此外，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及／或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。
於本文中，當一元件被稱為『連接』或『耦接』時，可指『電性連接』或『電性耦接』。『連接』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。
請參閱第1圖，第1圖為本揭露一實施例之電路的功能方塊圖。如第1圖所示，位準移位器100用以提供三對輸出訊號VOP1/VON1、VOP2/VON2及VOP3/VON3至輸入/輸出電路200。於一實施例中，輸入/輸出電路200包含內部電路元件210、220、230，其中三個內部電路元件210、220、230各自需要在不同的電壓域下操作，舉例來說，內部電路元件210需要的控制訊號是在+9~12伏特、3~6伏特以及0~-3伏特之間切換。實際應用中，輸入/輸出電路200可以做為閘極驅動器當中的緩衝電路。
輸入/輸出電路200電性耦接在第二系統高電壓端VGH以及系統低電壓端VGL之間。輸入/輸出電路200依據輸出訊號VOP1/VON1、VOP2/VON2及VOP3/VON3將第二系統高電壓端VGH之電位或系統低電壓端VGL之電位作為輸出訊號VOUT傳送至顯示面板300中之閘極驅動器，從而驅動顯示面板300的發光元件。
於一實施例當中，位準移位器100可用以提供電壓域介於8.91伏特與12伏特之間的輸出訊號VOP1/VON1、電壓域介於2.92伏特與6.03伏特之間的VOP2/VOP2及電壓域介於-3伏特與0.028伏特之間的VOP3/VON3。
位準移位器100包含緩衝電路120、第一移位電路130以及第二移位電路140。緩衝電路120用以接收輸入訊號VIN並提供第一訊號VSP1以及第一反向訊號VSN1至第一移位電路130。第一訊號VSP1以及第一反向訊號VSN1在正電壓域，0伏特~1.8伏特，之中操作，並且第一訊號VSP1以及第一反向訊號VSN1為反相訊號。例如，當第一訊號VSP1由0伏特切換至1.8伏特時，第一反向訊號VSN1由1.8伏特切換至0伏特。
第一移位電路130電性耦接在第一系統高電壓端VDD以及系統低電壓端VGL之間，第一移位電路130用以依據第一訊號VSP1以及第一反向訊號VSN1提供第二訊號VSP2以及第二反向訊號VSN2至第二移位電路140。第二訊號VSP2以及第二反向訊號VSN2在負電壓域，-0.58伏特~-3伏特之中操作。第二訊號VSP2以及第一訊號VSP1為同相位的訊號，第二反向訊號VSN2以及第一反向訊號VSN1為同相位的訊號，第二反向訊號VSN2為反相訊號。例如，當第一訊號VSP1由0伏特切換為3伏特時，第二訊號VSP2由-0.58伏特切換至-3伏特，第二反向訊號VSN2由-3伏特切換至-0.58伏特。詳細作法將在後續實施例中有進一步說明。
第二移位電路140電性耦接在第二系統高電壓端VGH以及系統低電壓端VGL之間，第二移位電路140用以依據第二訊號VSP2以及第二反向訊號VSN2產生輸出訊號VOP1/VON1、VOP2/VON2及VOP3/VON3，並提供輸出訊號VOP1/VON1、VOP2/VON2及VOP3/VON3至輸入/輸出電路200。輸出訊號VOP1以及VON1在電壓域8.91伏特~12伏特之中操作，輸出訊號VOP2以及VON2在電壓域2.92伏特~6.03伏特之中操作，輸出訊號VOP3以及VON3在電壓域0.028伏特~-3伏特之中操作。第二訊號VSP2以及輸出訊號VOP1、VOP2以及VOP3為同相訊號，第二反向訊號VSN2以及輸出訊號VON1、VON2以及VON3為同相訊號。輸出訊號VON1為輸出訊號VOP1的反相訊號，輸出訊號VON2以及為輸出訊號VOP2的反相訊號，輸出訊號VON3以及為輸出訊號VOP3的反相訊號。
例如，當第二訊號VSP2由-0.58伏特切換至-3伏特時，輸出訊號VOP1由8.91伏特切換為12伏特並且輸出訊號VON2由6.03伏特切換為2.92伏特，輸出訊號VOP2由2.92伏特切換為6.03伏特並且輸出訊號VON1由12伏特切換為8.91伏特，輸出訊號VOP3由-3伏特切換為0.028伏特並且輸出訊號VON3由0.028伏特切換為-3伏特。詳細作法將在後續實施例中有進一步說明。
在本揭示文件的實施例中，可將系統低電壓端VGL之電位設定在負數值，從而增加位準移位器100輸出訊號VOP1、VOP2及VOP3的移位範圍，於另一實施例中，當此位準移位器100整合應用在閘極驅動器中時，可以增加閘極驅動器之電位操作區間，在設置為負的輸出電壓時，可以將顯示電路的切換開關更確實地關閉，進而減少漏電流，在設置為正的大輸出電壓時，有助於增加發光元件的驅動電流。
請一併參閱第2A圖以及第2B圖，第2A圖為第1圖的位準移位器的100中的第一移位電路130的電路架構圖。第2B圖為第1圖的位準移位器100中的第二移位電路140的電路架構圖。如第2A圖以及第2B圖所示，位準移位器100包含緩衝電路120、第一移位電路130以及第二移位電路140。
其中第二系統高電壓端VGH之電位遠大於第一系統高電壓端VDD之電位，使第二移位電路140得以依據第二訊號VSP2以及第二反向訊號VSN2產生平移的輸出訊號VOP1及VON1、VOP2及VON2、VOP3及VON3。在本揭示文件中，第二系統高電壓端VGH之電位係由12伏特實施，第一系統高電壓端VDD之電位係由1.8伏特實施，並且系統低電壓端VGL之電位係由-3伏特實施。
值得注意的是，將系統低電壓端VGL之電位設定在負數值時，為了避免N型電晶體PN接面崩潰，在位準移位器100中所採用的N型電晶體可以由具有深N井之N型金屬氧化物半導體實施。在位準移位器100中的 N型電晶體之深N井電性耦接至第二系統高電壓端VGH，使得P型基板與深N井的PN接面不會順向導通、P型井與深N井的PN接面不會順向導通，N型電晶體中PN接面的跨壓皆會在容許範圍內。如此，將位準移位器100之系統低電壓端VGL被設定在負數值(例如，-3伏特)，N型電晶體亦能承受位準移位器100中之跨壓。並且，本揭示的N型電晶體各自的基極端與其源極端電性耦接，以消除本體效應(body effect)。
如第2A圖所示，第一移位電路130包含上拉電晶體TPU1及TPU2、第一疊接電晶體TS11~TS14、第一交叉耦合電晶體TC11及TC12以及第一分壓電路132。其中，第一疊接電晶體TS13及TS14以及第一交叉耦合電晶體TC11及TC12係N型電晶體。上拉電晶體TPU1及TPU2及第一疊接電晶體TS11及TS12係P型電晶體。
第一分壓電路132電性耦接在第一系統高電VDD以及系統低電壓端VGL之間。第一分壓電路132用以提供內部偏壓VB1。
上拉電晶體TPU1及TPU2電性耦接第一系統高電壓端VDD，上拉電晶體TPU1及TPU2分別依據第一訊號VSP1以及第一反向訊號VSN1而致能。
第一交叉耦合電晶體TC11及TC12電性耦接系統低電壓端VGL，交叉耦合電晶體TC11及TC12分別依據第二反向訊號VSN2以及第二訊號VSP2而致能。
第一疊接電晶體TS11~TS14電性耦接在上拉電晶體TPU1及TPU2以及交叉耦合電晶體TC11及TC12之間，第一疊接電晶體TS11~TS14之閘極端用以接收第一內部偏壓VB1。
前述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為汲極端 (源極端) 時，該電晶體的第二端則為源極端(汲極端)。
詳細而言，第一分壓電路132包含第一分壓電晶體TB11及TB12。第一分壓電晶體TB11及TB12係N型電晶體。第一分壓電晶體TB11及TB12電性串聯在第一系統高電壓端VDD以及系統低電壓端VGL之間。第一分壓電晶體TB11及TB12中每一者的閘極端與汲極端電性耦接。
上拉電晶體TPU1之第一端(源極端)電性耦接第一系統高電壓端VDD，上拉電晶體TPU1之第二端電性耦接疊接電晶體TS11之第一端(源極端)，上拉電晶體TPU1之閘極端用以接收第一訊號VSP1。第一疊接電晶體TS11之第二端電性耦接第一疊接電晶體TS13之第一端，第一疊接電晶體TS11之閘極端電性耦接第一疊接電晶體TS13之閘極端。第一疊接電晶體TS11及TS13之閘極端用以接收第一內部偏壓VB1。
第一疊接電晶體TS13之第二端用以提供第二反向訊號VSN2，並且第一疊接電晶體TS13之第二端電性耦接第一交叉耦合電晶體TC11之第一端。第一交叉耦合電晶體TC11之第二端電性耦接系統低電壓端VGL。第一交叉耦合電晶體TC11之閘極端電性耦接第一疊接電晶體TS14之第二端，並且第一交叉耦合電晶體TC11之閘極端用以接收第二訊號VSP2。
上拉電晶體TPU2之第一端(源極端)電性耦接第一系統高電壓端VDD，上拉電晶體TPU2之第二端電性耦接疊接電晶體TS12之第一端(源極端)，上拉電晶體TPU2之閘極端用以接收第一反向訊號VSN1。第一疊接電晶體TS12之第二端電性耦接第一疊接電晶體TS14之第一端，第一疊接電晶體TS12之閘極端電性耦接第一疊接電晶體TS14之閘極端。第一疊接電晶體TS12及TS14之閘極端用以接收第一內部偏壓VB1。
第一疊接電晶體TS14之第二端用以提供第二訊號VSP2，並且第一疊接電晶體TS14之第二端電性耦接第一交叉耦合電晶體TC12之第一端。第一交叉耦合電晶體TC12之第二端電性耦接系統低電壓端VGL。第一交叉耦合電晶體TC12之閘極端電性耦接第一疊接電晶體TS13之第二端，並且第一交叉耦合電晶體TC12之閘極端用以接收第二反向訊號VSN2。
如第2B圖所示，第二移位電路140包含下拉電晶體TPD1及TPD2、第二疊接電晶體TS21~TS28、第三疊接電晶體TS31~TS38、第二交叉耦合電晶體TC21及TC22以及第二分壓電路142。其中，下拉電晶體TPD1及TPD2、第二疊接電晶體TS23、TS24、TS27及TS28以及第三疊接電晶體TS33、TS34、TS37及TS38係N型電晶體。第二交叉耦合電晶體TC21及TC22、第二疊接電晶體TS21、TS22、TS25及TS26以及第三疊接電晶體TS31、TS32、TS35及TS36係P型電晶體。
第二分壓電路142電性耦接在第二系統高電VGH以及接地端GND之間。第二分壓電路142包含第二分壓電晶體TB21及TB22以及第三分壓電晶體TB31及TB32。第二分壓電晶體TB21及TB22電性耦接在第二系統高電VGH以及節點N1之間。第三分壓電晶體TB31及TB32電性耦接在節點N1以及接地端GND之間。第二分壓電路142包含第二分壓電晶體TB21及TB22以及第三分壓電晶體TB31及TB32係N型電晶體。第二分壓電路142中之第二分壓電晶體TB21及TB22用以提供第二內部偏壓VB2及VB3。第二分壓電路142中之第三分壓電晶體TB31及TB32用以提供第二內部偏壓VB4及VB5。
第二交叉耦合電晶體TC21及TC22電性耦接在第二系統高電壓端VGH以及兩個第一輸出端之間。兩個第一輸出端分別用以輸出輸出訊號VOP1以及VON1。輸出訊號VOP1以及VON1操作在相同電壓域，輸出訊號VON1係輸出訊號VOP1之反向訊號。交叉耦合電晶體TC21依據輸出訊號VON1而致能，交叉耦合電晶體TC22依據輸出訊號VOP1而致能。
第二疊接電晶體TS21~TS28電性耦接在兩個第一輸出端以及兩個第二輸出端之間。兩個第二輸出端分別用以輸出輸出訊號VOP2以及VON2。輸出訊號VOP2以及VON2操作在相同電壓域，輸出訊號VON2係輸出訊號VOP2之反向訊號。第二疊接電晶體TS21~TS24之閘極端用以接收第二內部偏壓VB2。第二疊接電晶體TS25~TS28之閘極端用以接收第二內部偏壓VB3。
第三疊接電晶體TS31~TS38電性耦接在兩個第二輸出端以及兩個第三輸出端之間。兩個第三輸出端分別用以輸出輸出訊號VOP3以及VON3。輸出訊號VOP3以及VON3操作在相同電壓域，輸出訊號VON3係輸出訊號VOP3之反向訊號。第三疊接電晶體TS31~TS34之閘極端用以接收第二內部偏壓VB4。第三疊接電晶體TS35~TS38之閘極端用以接收第二內部偏壓VB5。
下拉電晶體TPD1及TPD2電性耦接在兩個第三輸出端以及系統低電壓端VGL之間，下拉電晶體TPD1及TPD2分別依據第二反向訊號VSN2以及第二訊號VSP2而致能。
詳細而言，第二分壓電路142包含第二分壓電晶體TB21及TB22以及第三分壓電晶體TB31以及TB32。第二分壓電晶體TB21及TB22以及第三分壓電晶體TB31以及TB32電性串聯在第二系統高電壓端VGH以及接地端GND之間。第二分壓電晶體TB21及TB22以及第三分壓電晶體TB31以及TB32中每一者的閘極端與汲極端電性耦接。
第二交叉耦合電晶體TC21之第一端電性耦接第二系統高電壓端VGH，第二交叉耦合電晶體TC21之第二端電性耦第二疊接電晶體TS21之第一端，第二交叉耦合電晶體TC21之閘極端用以接收輸出訊號VON1。亦即，第二交叉耦合電晶體TC21依據輸出訊號VON1而致能。
第二疊接電晶體TS21之第二端電性耦接第二疊接電晶體TS23之第一端，第二疊接電晶體TS21之閘極端電性耦接第二疊接電晶體TS23之閘極端。第二疊接電晶體TS21以及TS23之閘極端用以接收第二內部偏壓VB2。
第二疊接電晶體TS25之第一端電性耦接第二疊接電晶體TS23之第二端，第二疊接電晶體TS25之第二端電性耦接第二疊接電晶體TS27之第一端，第二疊接電晶體TS25之閘極端電性耦接第二疊接電晶體TS27之閘極端。第二疊接電晶體TS25以及TS27之閘極端用以接收第二內部偏壓VB3。
第三疊接電晶體TS31之第一端電性耦接第二疊接電晶體TS27之第二端，第三疊接電晶體TS31之第二端電性耦接第三疊接電晶體TS33之第一端，第三疊接電晶體TS31之閘極端電性耦接第三疊接電晶體TS33之閘極端。第三疊接電晶體TS31以及TS33之閘極端用以接收第二內部偏壓VB4。
第三疊接電晶體TS35之第一端電性耦接第三疊接電晶體TS33之第二端，第三疊接電晶體TS35之第二端電性耦接第三疊接電晶體TS37之第一端，第三疊接電晶體TS35之閘極端電性耦接第三疊接電晶體TS37之閘極端。第三疊接電晶體TS35以及TS37之閘極端用以接收第二內部偏壓VB5。
下拉電晶體TPD1之第一端電性耦接第三疊接電晶體TS37之第二端，下拉電晶體TPD1之第二端電性耦接系統低電壓端VGL，下拉電晶體TPD1之閘極端用以接收第二反向訊號VSN2。
第二交叉耦合電晶體TC22之第一端電性耦接第二系統高電壓端VGH，第二交叉耦合電晶體TC22之第二端電性耦第二疊接電晶體TS22之第一端，第二交叉耦合電晶體TC22之閘極端用以接收輸出訊號VOP1。亦即，第二交叉耦合電晶體TC22依據輸出訊號VOP1而致能。
第二疊接電晶體TS22之第二端電性耦接第二疊接電晶體TS24之第一端，第二疊接電晶體TS22之閘極端電性耦接第二疊接電晶體TS24之閘極端。第二疊接電晶體TS22以及TS24之閘極端用以接收第二內部偏壓VB2。
第二疊接電晶體TS26之第一端電性耦接第二疊接電晶體TS24之第二端，第二疊接電晶體TS26之第二端電性耦接第二疊接電晶體TS28之第一端，第二疊接電晶體TS26之閘極端電性耦接第二疊接電晶體TS28之閘極端。第二疊接電晶體TS26以及TS28之閘極端用以接收第二內部偏壓VB3。
第三疊接電晶體TS32之第一端電性耦接第二疊接電晶體TS28之第二端，第三疊接電晶體TS32之第二端電性耦接第三疊接電晶體TS34之第一端，第三疊接電晶體TS32之閘極端電性耦接第三疊接電晶體TS34之閘極端。第三疊接電晶體TS32以及TS34之閘極端用以接收第二內部偏壓VB4。
第三疊接電晶體TS36之第一端電性耦接第三疊接電晶體TS34之第二端，第三疊接電晶體TS36之第二端電性耦接第三疊接電晶體TS38之第一端，第三疊接電晶體TS36之閘極端電性耦接第三疊接電晶體TS38之閘極端。第三疊接電晶體TS36以及TS38之閘極端用以接收第二內部偏壓VB5。
下拉電晶體TPD2之第一端電性耦接第三疊接電晶體TS38之第二端，下拉電晶體TPD2之第二端電性耦接系統低電壓端VGL，下拉電晶體TPD2之閘極端用以接收第二訊號VSP2。
請一併參閱第3圖。第3圖為第2A圖及第2B圖中的位準移位器100之操作時序圖。第3繪示在第2A圖及第2B圖之位準移位器100中的輸入訊號VIN、第一訊號VSP1、第一反向訊號VSN1、第二訊號VSP2、第二反向訊號VSN2、輸出訊號VOP1~VOP3及VON1~VON3在時間點t1~t5的時序圖。
如第3圖所示，輸入訊號VIN在0~1.8伏特之間操作(切換)。第一訊號VSP1以及該第一反向訊號VSN1在正電壓域(0~3伏特)操作(切換)，第二訊號VSP2以及第二反向訊號VSN2在負電壓域(-0.58~-3伏特)操作(切換)。
當輸入訊號VIN在1.8伏特時，第一訊號VSP1以及第二訊號VSP2分別在3伏特及-0.58伏特，並且第一反向訊號VSN1以及第二反向訊號VSN2分別在0伏特及-3伏特。當輸入訊號VIN在0伏特時，第一訊號VSP1以及第二訊號VSP2分別在0伏特及-3伏特，並且第一反向訊號VSN1以及第二反向訊號VSN2分別在3伏特及-0.58伏特。
值得注意的是，第一分壓電晶體TB11會將第一系統高電壓端VDD之電位(1.8伏特)傳送至第一分壓電晶體TB11之第二端，直到第一分壓電晶體TB11之閘極端電位達到其源極端的電位加上一個臨界電壓時，第一分壓電晶體TB11截止。也就是說，若第一分壓電晶體TB11之臨界電壓係係2.4伏特，第一分壓電晶體TB11之第二端之電位會在-0.6伏特。亦即，第一內部偏壓VB1係-0.6伏特。
並且，第二分壓電晶體TB21會將第二系統高電壓端VDD之電位(12伏特)傳送至第二分壓電晶體TB21之第二端，直到第二分壓電晶體TB21之閘極端電位達到其源極端的電位加上一個臨界電壓時，第二分壓電晶體TB21截止。也就是說，若第二分壓電晶體TB21之臨界電壓係3伏特，第二分壓電晶體TB21之第二端之電位會在9伏特。亦即，第二內部偏壓VB2係9伏特。同理可推得第二內部偏壓VB3、第三內部偏壓VB4及VB5分別是6伏特、3伏特及0伏特。
在時間點t1~t2之間，當輸入訊號VIN的位準從在時間點t1之前的1.8伏特切換至0伏特時，緩衝電路120提供3伏特的第一反向訊號VSN1至上拉電晶體TPU2，並提供0伏特的第一訊號VSP1至上拉電晶體TPU1，使上拉電晶體TPU2關斷且上拉電晶體TPU1導通。
上拉電晶體TPU1導通會將第一系統高電壓端VDD之電位(1.8伏特)傳送至第一疊接電晶體TS11之第一端。
由於第一疊接電晶體TS11之第一端(源極端)之電位在1.8伏特且第一疊接電晶體TS11之閘極端接收第一內部偏壓VB1(-0.6伏特)，第一疊接電晶體TS11會導通，並將第一系統高電壓端VDD之電位(1.8伏特)傳送至第一疊接電晶體TS13之第一端。
由於第一疊接電晶體TS13之閘極端接收第一內部偏壓VB1(-0.6伏特)，第一疊接電晶體TS13之第二端的電位會上升至第一疊接電晶體TS13截止。此時，第一疊接電晶體TS13之第二端的電位大致上為-0.58伏特，藉以將-0.58伏特之電位作為第二反向訊號VSN2傳送至第二移位電路140中下拉電晶體TPD1之閘極端。
在-0.58伏特之第二反向訊號VSN2會導通第一交叉耦合電晶體TC12，使第一交叉耦合電晶體TC12將系統低電壓端VGL(-3伏特)之電位傳送至第一交叉耦合電晶體TC12之第一端，並且將系統低電壓端VGL (-3伏特)之電位作為第二訊號VSP2輸出。在-3伏特之第二訊號VSP2會關斷第一交叉耦合電晶體TC11。
由於第一疊接電晶體TS14之第二端(源極端)在-3伏特且第一疊接電晶體TS14之閘極端接收第一內部偏壓VB1(-0.6伏特)，第一疊接電晶體TS14會導通，以將系統低電壓端VGL(-3伏特)之電位傳送至第一疊接電晶體TS14之第一端。
由於第一疊接電晶體TS12之第二端在-3伏特且第一疊接電晶體TS12之閘極端接收第一內部偏壓VB1(-0.6伏特)，第一疊接電晶體TS12之第一端的電位會下降至第一疊接電晶體TS12截止。此時，第一疊接電晶體TS12之第一端的電位大致上為-0.58伏特。
如此，在時間點t1~t2之間，當輸入訊號VIN的位準從在時間點t1之前的1.8伏特切換至0伏特時，第一移位電路130提供具有-3伏特電位之第二訊號VSP2至下拉電晶體TPD2之閘極端，並提供具有-0.58伏特電位之第二反向訊號VSN2至下拉電晶體TPD1之閘極端，使下拉電晶體TPD1導通，下拉電晶體TPD2關斷。
下拉電晶體TPD1導通會將系統低電壓端VGL之電位(-3伏特)傳送至第三疊接電晶體TS37之第二端(源極端)，並將-3伏特之電位作為輸出訊號VOP3輸出。
由於第三疊接電晶體TS37之第二端(源極端)在-3伏特且第三疊接電晶體TS37之閘極端接收第二內部偏壓VB5(0伏特)，第三疊接電晶體TS37會導通，並將系統低電壓端VGL之電位(-3伏特)傳送至第三疊接電晶體TS35之第二端。
由於第三疊接電晶體TS35之閘極端接收第二內部偏壓VB5(0伏特)，第三疊接電晶體TS35之第一端(源極端)的電位會下降直到第三疊接電晶體TS35截止。此時，第三疊接電晶體TS35之第一端(源極端)的電位大致上為-0.07伏特。
由於第三疊接電晶體TS33之閘極端接收第二內部偏壓VB4(3伏特)，第三疊接電晶體TS33會導通以將第三疊接電晶體TS35之第一端的電位傳送至第三疊接電晶體TS33之第一端。
由於第三疊接電晶體TS31之閘極端接收第二內部偏壓VB4(3伏特)，第三疊接電晶體TS31之第一端(源極端)的電位會下降直到第三疊接電晶體TS31截止。此時，第三疊接電晶體TS31之第一端的電位大致上為2.92伏特，並且將2.92伏特作為輸出訊號VOP2輸出。
由於第二疊接電晶體TS27之第二端(源極端)在2.92伏特且第二疊接電晶體TS27之閘極端接收第二內部偏壓VB3(6伏特)，第二疊接電晶體TS27會導通以將第二疊接電晶體TS27之第二端的電位(2.92伏特)傳送至第二疊接電晶體TS27之第二端。
由於第二疊接電晶體TS25之閘極端接收第二內部偏壓VB3(6伏特)，第二疊接電晶體TS25之第一端(源極端)的電位會下降直到第二疊接電晶體TS25截止。此時，第二疊接電晶體TS25之第一端的電位大致上為5.92伏特。
由於第二疊接電晶體TS23之第二端(源極端)在5.92伏特且第二疊接電晶體TS23之閘極端接收第二內部偏壓VB2(9伏特)，第二疊接電晶體TS23會導通以將第二疊接電晶體TS25之第一端的電位(5.92伏特)傳送至第二疊接電晶體TS23之第二端。
由於第二疊接電晶體TS21之閘極端接收第二內部偏壓VB2(9伏特)，第二疊接電晶體TS21之第一端(源極端)的電位會下降直到第二疊接電晶體TS21截止。此時，第二疊接電晶體TS21之第一端的電位大致上為8.91伏特，並且將8.91伏特作為輸出訊號VOP1輸出。
在8.91伏特之輸出訊號VOP1會導通第二交叉耦合電晶體TC22，使第二交叉耦合電晶體TC22將第二系統高電壓端VGH之電位(12伏特)傳送至第二交叉耦合電晶體TC22之第二端，並且將第二系統高電壓端VGH之電位(12伏特)作為輸出訊號VON1輸出。在12伏特之輸出訊號VON1會關斷第二交叉耦合電晶體TC21。
由於第二疊接電晶體TS22之第一端(源極端)在12伏特，並且第二疊接電晶體TS22之閘極端接收第二內部偏壓VB2(9伏特)，第二疊接電晶體TS22會導通，並將第二系統高電壓端VGH之電位(12伏特)傳送至第二疊接電晶體TS22之第二端。
由於第二疊接電晶體TS24之閘極端接收第二內部偏壓VB2(9伏特)，第二疊接電晶體TS24之第二端(源極端)的電位會上升至第二疊接電晶體TS24截止。此時，第二疊接電晶體TS24之第二端的電位大致上為9.03伏特。
由於第二疊接電晶體TS26之第一端(源極端)在9.03伏特且第二疊接電晶體TS26之閘極端接收第二內部偏壓VB3(6伏特)，第二疊接電晶體TS26會導通以將第二疊接電晶體TS26之第一端的電位(9.03伏特)傳送至第二疊接電晶體TS26之第二端。
由於第二疊接電晶體TS28之閘極端接收第二內部偏壓VB3(6伏特)，第二疊接電晶體TS28之第二端(源極端)的電位會上升至第二疊接電晶體TS28截止。此時，第二疊接電晶體TS28之第二端的電位大致上為6.03伏特，並且將6.03伏特之電位作為輸出訊號VON2輸出。
由於第三疊接電晶體TS32之第一端(源極端)在6.03伏特且第三疊接電晶體TS32之閘極端接收第二內部偏壓VB4(3伏特)，第三疊接電晶體TS32會導通以將第三疊接電晶體TS32之第一端的電位(6.03伏特)傳送至第三疊接電晶體TS34之第一端。
由於第三疊接電晶體TS34之閘極端接收第二內部偏壓VB4(3伏特)，第三疊接電晶體TS34之第二端(源極端)的電位會上升至第三疊接電晶體TS34截止。此時，第三疊接電晶體TS34之第二端的電位大致上為3.03伏特。
由於第三疊接電晶體TS36之第一端(源極端)在3.03伏特且第三疊接電晶體TS36之閘極端接收第二內部偏壓VB5(0伏特)，第三疊接電晶體TS36會導通以將第三疊接電晶體TS36之第一端的電位(3.03伏特)傳送至第三疊接電晶體TS36之第二端。
由於第三疊接電晶體TS38之閘極端接收第二內部偏壓VB5(0伏特)，第三疊接電晶體TS38之第二端(源極端)的電位會上升至第三疊接電晶體TS38截止。此時，第三疊接電晶體TS38之第二端的電位大致上為0.028伏特，並且將0.028伏特之電位作為輸出訊號VON3輸出。
當輸入訊號VIN的位準從0伏特切換至1.8伏特時，位準移位器100的輸出訊號VOP1、VOP2、VOP3、VON1、VON2及VON3分別是在12伏特、6.03伏特、0.028伏特、8.91伏特、2.92伏特及-3伏特。當輸入訊號VIN的位準從0伏特切換至1.8伏特時，位準移位器100的作動方式與輸入訊號VIN的位準從1.8伏特切換至0伏特為鏡像對稱。因此，在此不再贅述。
如此一來，輸出訊號VOP1及VON1在12及8.91伏特之間切換。輸出訊號VOP2及VON2在6.03及2.92伏特之間切換。輸出訊號VOP3及VON3在0.028及-3伏特之間切換。
請參閱第4圖，第4圖為第2A圖以及第2B圖的位準移位器100中之N型電晶體的結構示意圖。如第4圖所示，具有N型井之N型電晶體包含多個n+區域410、p+區域420、P型井430、深N型井440以及P型基底450。
並且，第4圖中的D、G、B及S分別代表電晶體之汲極端、閘極端、基極端以及源極端。如第4圖所示，電晶體中之基極端B電性耦接源極端S以消除本體效應，並且深N型井440電性耦接第二系統高電壓端VGH以避免在負電壓域操作時電晶體之PN接面崩潰，藉以將系統低電壓端VGL之電位設定在-3伏特。
綜上所述，位準移位器100利用兩段式的第一移位電路130以及第二移位電路140輸出移位的輸出訊號VOP1,VON1,VOP2,VON2,VOP3,VON3，從而增加輸出訊號VOP1,VON1,VOP2,VON2,VOP3,VON3的移位範圍，並且利用將具有深N井之N型金屬氧化物的深N井電性耦接至第二系統高電壓端VGH，使系統低電壓端VGL可以設定在負數值，電晶體之PN接面不會崩潰，進而增加位準移位器100的輸出訊號VOP1,VON1,VOP2,VON2,VOP3,VON3的移位範圍。進一步而言，本揭示利用第一分壓電路132以及第二分壓電路142提供第一內部偏壓VB1以及第二內部偏壓VB2~VB5，藉此減少用於產生控制訊號之電路面積。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下：
100:位準移位器
120:緩衝電路
130:第一移位電路
132:第一分壓電路
140:第二移位電路
142:第二分壓電路
200:輸入/輸出電路
300:顯示面板
410:n+區域
420:p+區域
430:P型井
440:深N型井
450:P型基底
TC11,TC12:第一交叉耦合電晶體
TC21,TC22:第二交叉耦合電晶體
TB11,TB12:第一分壓電晶體
TB21,TB22:第二分壓電晶體
TB31,TB32:第三分壓電晶體
TPU1,TPU2:上拉電晶體
TPD1,TPD2:下拉電晶體
TS11~TS14:第一疊接電晶體
TS21~TS28:第二疊接電晶體
TS31~TS38:第三疊接電晶體
VIN:輸入訊號
VSP1:第一訊號
VSN1:第一反向訊號
VSP2:第二訊號
VSN2:第二反向訊號
VB1:第一內部偏壓
VB2,VB3,VB4,VB5:第二內部偏壓
VOP1,VON1,VOP2,VON2,VOP3,VON3,VOUT:輸出訊號
VDD:第一系統高電壓端
VGH:第二系統高電壓端
VGL:系統低電壓端
GND:接地端
N1:節點
t1~t5:時間
D:汲極
G:閘極
B:基極
S:源極
為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為本揭露一實施例之電路的功能方塊圖。 第2A圖為第1圖的位準移位器中的第一移位電路的電路架構圖。 第2B圖為第1圖的位準移位器中的第二移位電路的電路架構圖。 第3圖為第2A圖及第2B圖中的位準移位器之操作時序圖。 第4圖為第2A圖及第2B圖的位準移位器中之N型電晶體的結構示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:位準移位器
120:緩衝電路
130:第一移位電路
140:第二移位電路
200:輸入/輸出電路
210:內部電路元件
220:內部電路元件
230:內部電路元件
300:顯示面板
VIN:輸入訊號
VSP1:第一訊號
VSN1:第一反向訊號
VSP2:第二訊號
VSN2:第二反向訊號
VOP1,VON1,VOP2,VON2,VOP3,VON3,VOUT:輸出訊號
VDD:第一系統高電壓端
VGH:第二系統高電壓端
VGL:系統低電壓端

Claims (9)

  1. 一種位準移位器，包含：一緩衝電路，提供一第一訊號以及與該第一訊號反相的一第一反向訊號；一第一移位電路，電性耦接在一第一系統高電壓端以及一系統低電壓端之間，並且該第一移位電路用以依據該第一訊號以及該第一反向訊號提供一第二訊號以及與該第二訊號反相的一第二反向訊號，其中該第一移位電路包含：複數個第一疊接電晶體；兩個第一交叉耦合電晶體，電性耦接該系統低電壓端，該兩個交叉耦合電晶體分別依據該第二訊號以及該第二反向訊號而致能，其中該兩個第一交叉耦合電晶體是由具有深N井之N型金屬氧化物半導體實施，其中該兩個第一交叉耦合電晶體每一者之深N井電性耦接至一第二系統高電壓端，其中該兩個第一交叉耦合電晶體各自的基極端以及源極端電性耦接；以及一第一分壓電路，電性耦接該第一系統高電壓端以及該系統低電壓端之間，用以提供一第一內部偏壓至該些第一疊接電晶體的閘極端；以及一第二移位電路，電性耦接在該第二系統高電壓端以及該系統低電壓端之間，其中該第二移位電路依據該第二訊號以及該第二反向訊號產生複數個輸出訊號。
  2. 如請求項1所述之位準移位器，其中該第一移位電路更包含：兩個上拉電晶體，電性耦接該第一系統高電壓端，該兩個上拉電晶體分別依據該第一訊號以及該第一反向訊號而致能；其中該些第一疊接電晶體電性耦接在該兩個上拉電晶體以及該兩個交叉耦合電晶體之間。
  3. 如請求項2所述之位準移位器，其中該第一分壓電路包含：兩個第一分壓電晶體，電性耦接在該第一系統高電壓端以及該系統低電壓端之間，該兩個第一分壓電晶體用以提供該第一內部偏壓至該些第一疊接電晶體之閘極端。
  4. 如請求項1所述之位準移位器，其中該第二移位電路包含：一第二分壓電路，電性耦接在該第二系統高電壓端以及一接地端之間，用以提供複數個第二內部偏壓。
  5. 如請求項4所述之位準移位器，其中該系統低電壓端之電壓小於該接地端之電壓。
  6. 如請求項4所述之位準移位器，其中該第二 移位電路更包含：兩個第二交叉耦合電晶體，電性耦接在該第二系統高電壓端以及兩個第一輸出端之間；複數個第二疊接電晶體，電性耦接在該兩個第一輸出端以及兩個第二輸出端之間，該些第二疊接電晶體分別用以接收該些第二內部偏壓中之一部分；複數個第三疊接電晶體，電性耦接在該兩個第二輸出端以及兩個第三輸出端之間，該些第三疊接電晶體分別用以接收該些第二內部偏壓中之另一部分；以及兩個下拉電晶體，電性耦接在該兩個第三輸出端以及該系統低電壓端之間，該兩個下拉電晶體依據該第二訊號以及該第二反向訊號而致能，其中該兩個第一輸出端、該兩個第二輸出端以及該兩個第三輸出端用以輸出該些輸出訊號。
  7. 如請求項6所述之位準移位器，其中該第二分壓電路包含：複數個第二分壓電晶體，電性耦接在該第二系統高電壓端以及一節點之間，該些個第二分壓電晶體用以提供該些第二內部偏壓中之該部分至該些第二疊接電晶體之閘極端；以及複數個第三分壓電晶體，電性耦接在該節點以及該接地端之間，該些個第三分壓電晶體用以提供該些第二內部偏壓中之另該部分至該些第三疊接電晶體之閘極端。
  8. 如請求項1所述之位準移位器，其中該第二系統高電壓端之電壓大於該第一系統高電壓端之電壓。
  9. 如請求項1所述之位準移位器，其中該第一訊號以及該第一反向訊號在一正電壓域操作，其中該第二訊號以及該第二反向訊號在一負電壓域操作。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114421950B (zh) * 2022-01-17 2023-04-14 北京奕斯伟计算技术股份有限公司 电平转换电路、芯片及显示装置
US20250047285A1 (en) * 2023-08-01 2025-02-06 Xilinx, Inc. Thin oxide low voltage to high voltage level shifters

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821800A (en) * 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
US7151400B2 (en) * 2004-07-13 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Boost-biased level shifter
US20140108826A1 (en) * 2012-10-11 2014-04-17 Qualcomm Incorporated Compact low power level shifter for dual rail
US8742821B2 (en) * 2010-06-03 2014-06-03 Orise Technology Co., Ltd. Level shifter
US20140184299A1 (en) * 2012-12-31 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage level shifter
US20140375373A1 (en) * 2013-06-21 2014-12-25 Magnachip Semiconductor, Ltd. Multi power supply type level shifter

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW530459B (en) * 2001-02-05 2003-05-01 Ememory Technology Inc Field breakdown-free negative voltage level conversion-circuit
JP5095184B2 (ja) * 2006-11-22 2012-12-12 フリースケール セミコンダクター インコーポレイテッド レベルシフタ回路
US7830199B2 (en) 2008-07-02 2010-11-09 Analog Devices, Inc. Dynamically-driven deep n-well circuit
US9379103B2 (en) * 2012-10-17 2016-06-28 Semtech Corporation Semiconductor device and method of preventing latch-up in a charge pump circuit
CN106708149B (zh) * 2015-11-18 2018-01-09 扬智科技股份有限公司 缓冲器电路及应用其的电压产生器
TWI697002B (zh) * 2019-03-28 2020-06-21 友達光電股份有限公司 位準移位電路與顯示面板
TWI675273B (zh) * 2019-03-28 2019-10-21 友達光電股份有限公司 升壓電路、輸出緩衝電路與顯示面板
US10686444B1 (en) 2019-11-29 2020-06-16 Himax Technologies Limited Stress-relaxed voltage-level shifter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821800A (en) * 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
US7151400B2 (en) * 2004-07-13 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Boost-biased level shifter
US8742821B2 (en) * 2010-06-03 2014-06-03 Orise Technology Co., Ltd. Level shifter
US20140108826A1 (en) * 2012-10-11 2014-04-17 Qualcomm Incorporated Compact low power level shifter for dual rail
US20140184299A1 (en) * 2012-12-31 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage level shifter
US20140375373A1 (en) * 2013-06-21 2014-12-25 Magnachip Semiconductor, Ltd. Multi power supply type level shifter

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