CN107909958B - Goa电路单元、goa电路及显示面板 - Google Patents

Abstract

一种GOA电路单元，包括发射部分和扫描部分，扫描部分包括：第一至六薄膜晶体管、第一电容、开启信号端、第一至二时钟信号端、电源端以及第一节点；第一薄膜晶体管的栅极连接第一时钟信号端、源极连接开启信号端、漏极连接第一节点；第四薄膜晶体管的栅极连接发射部分的输出端、源极连接电源端、漏极连接第一节点；第五薄膜晶体管的栅极连接第一节点、源极连接第二时钟信号端、漏极连接扫描部分的输出端；第六薄膜晶体管的栅极连接发射部分的输出端、源极连接电源端、漏极连接扫描部分的输出端；第一电容的一端连接第一节点，另一端连接第五薄膜晶体管的漏极，可避免额外在扫描部分设置薄膜晶体管和电容，利于窄边框设计。

Description

GOA电路单元、GOA电路及显示面板

技术领域

本发明涉及一种阵列基板栅极驱动(Gate Driver On Array,简写GOA)电路单元、使用该GOA电路单元的GOA电路及使用该GOA电路的显示面板。

背景技术

在显示技术领域，常用阵列基板栅极驱动(Gate Driver On Array,简写GOA)电路驱动像素电路，来代替外接芯片。GOA电路是利用显示器的阵列基板制程，将栅极驱动电路(Gate Driver ICs)制作在阵列基板(也称Array基板)上，由于其代替了外接芯片，从而可减少了显示装置的制作程序，降低了成本，同时，由于GOA电路是将栅极驱动电路制作在阵列基板上，也提高了显示装置的集成度。

其中，GOA电路由多个GOA电路单元级联而成，每个GOA电路单元驱动显示阵列基板上的至少一行像素。GOA电路单元可提供两类信号：

(1)扫描(SCAN)信号，主要用于在某段时间，将该行像素的薄膜晶体管(Thin FilmTransistor，简写TFT)打开，以使得扫描数据信号输入至该行像素电路中的电容进行存储，其余时间让上述各薄膜晶体管关闭，使电容不受后续扫描数据信号的影响。扫描信号还用于在扫描数据信号进入电容之前，对电容的电位进行初始化，或对有机发光二极管(organic light-emitting diode，简写OLED)的阳极进行初始化。

(2)发射(EMISSION，简写EM)信号，在扫描信号打开行像素上的薄膜晶体管时，驱动某些薄膜晶体管，以禁止OLED在读入扫描数据信号或初始化的过程中发光，让扫描数据信号能够正确读入。

由此，现有技术的GOA单元电路通常包括两个相互独立的电路部分，即SCAN电路部分和EM电路部分，SCAN电路部分提供SCAN信号，EM电路部分提供EM信号。每个电路部分又包括各自的薄膜晶体管和电容。如此，整体的GOA单元电路及级联的GOA电路就包含了更多的薄膜晶体管和电容，而GOA电路通常是设计排列在显示器阵列基板的边缘，将不利于显示器的边框窄化设计。同时两个电路部分相互独立，则容易产生输出错位的问题。

发明内容

鉴于以上问题，有必要提供一种GOA电路单元及GOA电路，每一GOA电路单元均将扫描电路部分和发射电路部分结合到一个统一的电路结构中，节省GOA单元电路所需要的薄膜晶体管及电容的数目，利于边框窄化设计，并且输出的信号稳定，不易错位。

一种GOA电路单元，包括发射部分和扫描部分，所述扫描部分包括：第一薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第一电容、开启信号端、第一时钟信号端、第二时钟信号端、电源端以及第一节点；所述第一薄膜晶体管的栅极连接所述第一时钟信号端、源极连接所述开启信号端、漏极连接所述第一节点；所述第四薄膜晶体管的栅极连接所述发射部分的输出端、源极连接所述电源端、漏极连接所述第一节点；所述第五薄膜晶体管的栅极连接所述第一节点、源极连接所述第二时钟信号端、漏极连接所述扫描部分的输出端；所述第六薄膜晶体管的栅极连接所述发射部分的输出端、源极连接所述电源端、漏极连接所述扫描部分的输出端；所述第一电容的一端连接所述第一节点，另一端连接所述第五薄膜晶体管的漏极。

优选地，所述GOA电路单元，还包括第二薄膜晶体管、第三薄膜晶体管及低电平端，所述第二薄膜晶体管的栅极连接所述低电平端、源极连接所述第一薄膜晶体管的漏极、漏极连接所述第一节点；所述第一薄膜晶体管的漏极通过所述第二薄膜晶体管与所述第一节点连接；所述第三薄膜晶体管的栅极连接所述第一时钟信号端、漏极所述第一节点；所述第四薄膜晶体管的漏极通过所述第三薄膜晶体管与所述第一节点连接。

优选地，所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管均为P型薄膜晶体管。

优选地，所述电源端为高电平端，其输出高电平。

优选地，所述电源端为低电平端，其输出低电平。

优选地，所述发射部分包括：第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第二电容、第三电容、第四电容、第三时钟信号端、第一控制时钟信号端、第二节点、第三节点、第四节点、第五节点；所述第十四薄膜晶体管的的源极为所述发射部分的输入端、栅极连接所述第一控制时钟信号端、漏极连接所述第三节点，所述第十五薄膜晶体管的源极所述第三节点、的栅极连接所述第三时钟信号端、漏极连接所述第十六薄膜晶体管的源极，所述十六薄膜晶体管的栅极所述第二节点、漏极连接高电平，所述第十三薄膜晶体管的栅极连接所述第一控制时钟信号端、漏极连接低电平、源极连接第二节点，所述第十二薄膜晶体管的栅极连接所述第三节点、漏极连接所述第二节点、源极连接所述第一控制时钟信号端，所述第十一薄膜晶体管的栅极连接所述第二节点、源极连接所述第三时钟信号端、漏极连接所述第五节点，所述第四电容的第一端连接所述第二节点、第二端连接所述第五节点，所述第十薄膜晶体管源极连接所述第五节点、栅极连接所述第三时钟信号端、漏极连接所述第四节点，所述第九薄膜晶体管的源极连接所述第四节点、栅极连接第三节点、漏极连接高电平，所述第八薄膜晶体管的删极连接所述第四节点、源极连接高电平、漏极所述第七薄膜晶体管的源极，所述第七薄膜晶体管的栅极连接所述第三节点、漏极连接低电平，所述第三电容的第一端连接所述第四节点、第二端连接高电平，所述第二电容的第一端连接所述第三时钟信号端、第二端连接所述第三节点，所述第七薄膜晶体管的源极为所述发射部分的输出端。

还提供一种GOA电路，该GOA电路包括上述的GOA电路单元。

还提供一种显示面板，该显示包括包括多行像素及多个上述GOA电路单元，每一行所述像素与一所述GOA电路单元连接，并由所述GOA电路单元驱动。

所述GOA电路的第四、六薄膜晶体由所述发射部分的输出端控制开启或关闭，因此，可利用所述发射部分的输出端来驱动所述扫描部分的输出端产生扫描信号，如此，可避免额外使用薄膜晶体管和电容来驱动所述扫描部分的输出端，可减少薄膜晶体管及电容的个数，有利于边框窄化设计，并且输出的信号稳定，不易错位。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1本发明所提供的一较佳实施方式的GOA电路的电路示意图。

图2为图1中EM部分的电路示意图。

图3为图2中EM部分的工作时序示意图。

图4为图1中SCAN部分的电路示意图。

图5为图4中SCAN部分的工作时序示意图。

图6为本发明所提供的一较佳实施方式的GOA电路的应用场景图。

图7及图8分别为本发明所提供的一较佳实施方式的SCAN部分的工作过程，在1级和20级仿真中各点电位的情况示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

现将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，而非旨在于限制本发明。

请参照图1和图6，本发明中，多个阵列基板栅极驱动(Gate Driver On Array,简写GOA)电路单元100级联形成一GOA电路10，每一个所述GOA电路单元100驱动显示阵列基板上的至少一行像素，每一所述GOA电路单元100对应至少一条扫描线。其中，多个像素成行成列排列在一显示面板的阵列基板上形成像素阵列。本实施方式中，每一所述GOA电路单元100连接一条扫描线且对应一行像素。每一所述GOA电路单元100的输出端连接一行像素，同时，其输出端还连接到下一GOA电路单元100的输入端以开启所述下一GOA电路单元100。举例而言，第n个GOA电路单元100的输出端连接一行像素的同时，还连接下一(第n+1)个GOA电路单元100的输入端，第n个GOA电路单元100的输入端连接上一(第n-1)个GOA电路10的输出端，如图4所示，其中，n为不小于1的自然数。

请一并参照图2及图4，每一所述GOA电路单元100包括发射(EMISSION，简写EM)部分110和扫描(SCAN)部分120，所述EM部分110的电路图如图2所示，所述SCAN部分120的电路图如图4所示，均将在下文详细陈述。所述EM部分110产生EM信号，所述SCAN部分120产生SCAN信号。本实施方式中，利用所述EM部分110产生的EM信号来产生SCAN信号。每一所述EM部分110的输出端连接同一所述GOA电路单元100内的所述SCAN部分120的输入端，且还连接下一GOA电路单元100的EM部分110的输入端，同时每一所述EM部分110的输入端连接上一GOA电路单元100内的EM部分110的输出端。每一所述SCAN部分120的输出端连接一行像素，且还连接下一GOA电路单元100内的SCAN部分120的输入端，同时每一所述SCAN部分120的输入端连接同一GOA电路单元100内的EM部分110的输出端，如图1所示。

如图2所示，所述发射部分110包括第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16、第二电容C2、第三电容C3、第四电容C4、第三时钟信号端CK3、第一控制时钟信号端CK1、第二节点A、第三节点Q、第四节点P以及第五节点B。

所述第十四薄膜晶体管T14的的源极为所述发射部分110的输入端EM0、栅极连接所述第一控制时钟信号端CK1、漏极连接所述第三节点Q，所述第十五薄膜晶体管T15的源极所述第三节点Q、的栅极连接所述第三时钟信号端CK3、漏极连接所述第十六薄膜晶体管T16的源极，所述十六薄膜晶体管T16的栅极所述第二节点A、漏极连接高电平，所述第十三薄膜晶体管T13的栅极连接所述第一控制时钟信号端CK1、漏极连接低电平、源极连接第二节点，所述第十二薄膜晶体管T12的栅极连接所述第三节点Q、漏极连接所述第二节点A、源极连接所述第一控制时钟信号端CK1，所述第十一薄膜晶体管T11的栅极连接所述第二节点A、源极连接所述第三时钟信号端CK3、漏极连接所述第五节点B，所述第四电容C4的第一端连接所述第二节点A、第二端连接所述第五节点B，所述第十薄膜晶体管T10的源极连接所述第五节点B、栅极连接所述第三时钟信号端CK3、漏极连接所述第四节点P，所述第九薄膜晶体管T9的源极连接所述第四节点P、栅极连接第三节点Q、漏极连接高电平，所述第八薄膜晶体管T8的删极连接所述第四节点P、源极连接高电平、漏极所述第七薄膜晶体管T7的源极，所述第七薄膜晶体管T7的栅极连接所述第三节点Q、漏极连接低电平，所述第三电容C3的第一端连接所述第四节点P、第二端连接高电平，所述第二电容C2的第一端连接所述第三时钟信号端CK3、第二端连接所述第三节点Q，所述第七薄膜晶体管T7的源极为所述发射部分的输出端EM0。

请一并参照图3，所述发射部分110的信号变化过程如下所述：

第一阶段：所述第三时钟信号端CK3为高电平H，所述第一控制时钟信号端CK1为低电平L，所述发射部分的输入端EM0为高电平H。所述第十四薄膜晶体管T14打开，所述第三节点Q为高电平H，所述第十三薄膜晶体管T13打开，所述第二节点A为电位L+Vth，所述第十一薄膜晶体管T11打开。所述第三节点Q为高电平H，所述第七薄膜晶体管T7关闭，所述第四节点P保持上一级电位，所述发射部分的输出端EM保持上一阶段低电位L。

第二阶段：所述第三时钟信号端CK3为低电平L，所述第一控制时钟信号端CK1为高电平；当所述第三时钟信号端CK3由高电平H变成低电平L，所述第五节点B由高电平H变低电平L，通过所述第四电容C4的Couple效应，所述第二节点A拉得更低；所述第四节点P为低电平L+Vth，所述第八薄膜晶体管T8打开，第十五薄膜晶体管T15、第十六薄膜晶体管T16打开，所述第三节点Q为高电平H，所述第七薄膜晶体管T7关闭，所述发射部分的输出端EM输出高电位H。

第三阶段：所述第三时钟信号端CK3为高电平H，所述第一控制时钟信号端CK1为低电平L，所述发射部分的输入端EM0为高电平H。所述第一控制时钟信号端CK1为低电平L，所述第十三薄膜晶体管T13打开，所述第二节点A电位为低电平L+Vth，所述第三节点Q为高电平H，所述第七薄膜晶体管T7关闭，所述第四节点P点保持上一阶段电位，所述第八薄膜晶体管T8打开，所述发射部分的输出端EM输出高电平H。

第四阶段：所述第三时钟信号端CK3为低电平L，所述第一控制时钟信号端CK1为高电平H，所述发射部分的输入端EM0为低电平L，当所述第三时钟信号端CK3由高电平H变成低电平L，所述第五节点B由高电平H变成低电平L，所述第二节点A电位拉至更低，所述第十六薄膜晶体管T16、所述第十五薄膜晶体管T15打开，所述第三节点Q为高电平H。所述第七薄膜晶体管T7关闭，当所述第三时钟信号端CK3为低电平L，所述第十薄膜晶体管T10以及所述第十一薄膜晶体管T11打开，所述第四节点P为低电平L+Vth，所述第八薄膜晶体管T8打开，所述发射部分的输出端EM输出高电平H。

第五阶段：所述第三时钟信号端CK3为高电平H，所述第一控制时钟信号端CK1为低电平L，所述发射部分的输入端EM0为低电平L。所述第十四薄膜晶体管T14打开，所述第三节点Q为低电平L+Vth。所述第九薄膜晶体管T9打开，所述第四节点P电位为高电平H，所述第八薄膜晶体管T8打开，所述第七薄膜晶体管T7打开，所述发射部分的输出端EM输出低电平L+Vth。

第六阶段：所述第三时钟信号端CK3为低电平L，所述第一控制时钟信号端CK1为高电平H，所述发射部分的输入端EM0为低电平L，当所述第三时钟信号端CK3由高电平H变为低电平L，通过所述第二电容C2的Couple效应，将所述所述第三节点Q拉至更低电位，所述第七薄膜晶体管T7打开，所述发射部分的输出端EM输出低电平L。

如图4所示，所述SCAN部分120包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第一电容C、开启信号端STV、第一时钟信号端CK1、第二时钟信号端CK2、电源端、低电平端VGL以及第一节点PD。其中，所述第四、六薄膜晶体管T4、T6的栅极均连接EM部分的输出端，并由所述EM部分的输出端控制所述第四、六薄膜晶体管T4、T6的开启或关闭，且该EM部分与该SCAN部分共同形成一GOA电路单元。所述电源端可输出高电平，也可输出低电平，当所述电源端为高电平端VGH时，其始终输出高电平；当所述电源端为低电平端VGL时，其始终输了低电平。本实施方式中，所述电源端为高电平端VGH，因此下文均以高电平端VGH为例进行说明。

所述第一薄膜晶体管T1的栅极连接所述第一时钟信号端CK1、源极连接所述开启信号端STV；所述第二薄膜晶体管T2的栅极连接所述低电平端VGL、源极连接所述第一薄膜晶体管T1的漏极、漏极连接所述第一节点PD；所述第三薄膜晶体管T3的栅极连接所述第一时钟信号端CK1、漏极所述第一节点PD；所述第四薄膜晶体管T4的栅极连接所述EM部分110的输出端EM OUT、源极连接所述高电平端VGH、漏极连接所述第三薄膜晶体管T3的源极；所述第五薄膜晶体管T5的栅极连接所述第一节点PD、源极连接所述第二时钟信号端CK2、漏极连接所述SCAN部分120的输出端SCAN OUT；所述第六薄膜晶体管T6的栅极连接所述EM部分110的输出端EM OUT、源极连接所述高电平端VGH、漏极连接所述SCAN部分120的输出端SCANOUT；所述第一电容C1的一端连接所述第一节点PD，另一端连接所述第五薄膜晶体管T5的漏极。本实施方式中，第一至第六薄膜晶体管T1～T6均为PMOS(positive channel MetalOxide Semiconductor，p沟道金属氧化物半导体场效应)晶体管，也就是说，所述第一至第六薄膜晶体管T1～T6均为P型薄膜晶体管，当所述复位信号为低电平时有效。

请一并参照图5，所述开启信号端STV为所述GOA电路10中的第一个GOA电路单元100输入信号，从而开启所述第一个GOA电路单元100，与此同时，所述第一时钟信号端CK1、所述第二时钟信号端CK2及所述EM部分110的输出端EM OUT均输入信号。所述GOA电路10开始工作，其工作过程为：

在第一时间段t1，所述开启信号端STV为低电平，所述第一时钟信号端CK1为低电平，所述第二时钟信号端CK2为高电平，所述EM部分110的输出端EM OUT为高电平。

由于所述第一时钟信号端CK1为低电平，使所述第一薄膜晶体管T1被打开，并且由于所述第二薄膜晶体T2也连接所述低电平端VGL，因此被打开。所述开启信号端STV的低电平信号通过所述第一薄膜晶体管T1、第二薄膜晶体管T2进入所述第一节点PD，使所述第一节点PD为与所述开启信号端STV相同的低电平，所述第一电容C1被充电。此时，所述第一节点PD的电压值为Vpd＝V₀，V₀为所述开启信号端STV的输入电压值。由于所述EM部分110的输出端EM OUT为高电平，使得所述第四、六薄膜晶体管T4、T6均关闭。所述第三薄膜晶体管T3的栅极连接所述低电平端VGL，因此也处于打开状态。由于所述第一节点PD为低电位，所述第五薄膜晶体管T5被打开。由于所述第五薄膜晶体管T5的源极连接的所述第二时钟信号端CK2为高电平，使得所述SCAN部分120的输出端SCAN OUT也为高电平。

在第二时间段t2，所述开启信号端STV为高电平，所述第一时钟信号端CK1为高电平，所述第二时钟信号端CK2为低电平，所述EM部分110的输出端EM OUT为高电平。

由于所述第一时钟信号端CK1为高电平，使所述第一薄膜晶体管T1被关闭。所述第一节点PD由于所述第一电容C1的作用，保持为原低电平，其电压值Vpd＝V₀不变。所述EM部分110的输出端EM OUT为高电平，使得所述第四、六薄膜晶体管T4、T6仍均处于关闭状态。所述第一节点PD为低电平，使所述第五薄膜晶体管T5打开。所述第五薄膜晶体管T5的源极连接的所述第二时钟信号端CK2为低电平，使得所述SCAN部分120的输出端SCAN OUT也为低电平，并且，由于所述第五薄膜晶体管T5存在阈值电压Vth，使得所述SCAN部分120的输出端SCAN OUT输出的电压值为V₀+Vth。所述第二、二薄膜晶体管T2、T3由于均连接所述低电平端VGL，因此仍然处于打开状态。

在第三时间段t3，所述开启信号端STV为高电平，所述第一时钟信号端CK1为低电平，所述第二时钟信号端CK2为高电平，所述EM部分110的输出端EM OUT为高电平。

由于所述第一时钟信号端CK1为低电平，使所述第一薄膜晶体管T1被打开，并且由于所述第二薄膜晶体T2也连接所述低电平端VGL，因此被打开。所述开启信号端STV的高电平信号通过所述第一薄膜晶体管T1、第二薄膜晶体管T2进入所述第一节点PD。所述第一节点PD为由于所述第一电容C1的原因，保持上一时间段的电位，仍为低电平。此由于所述EM部分110的输出端EM OUT为高电平，使得所述第四、六薄膜晶体管T4、T6仍均处于关闭状态。所述第三薄膜晶体管T3的栅极连接所述低电平端VGL，因此也处于打开状态。所述第一节点PD为低电平，使所述第五薄膜晶体管T5打开。所述第五薄膜晶体管T5的源极连接的所述第二时钟信号端CK2为高电平，使得所述SCAN部分120的输出端SCAN OUT也高低电平。

在第四时间段t4，所述开启信号端STV为高电平，所述第一时钟信号端CK1为高电平，所述第二时钟信号端CK2为低电平，所述EM部分110的输出端EM OUT为低电平。

所述第一时钟信号端CK1为高电平，使所述第一薄膜晶体管T1关闭。所述EM部分110的输出端EM OUT为低电平使第四、六薄膜晶体管T4、T6均打开。所述第二、三薄膜晶体管T2、T3仍连接所述低电平端VGL，因此仍为打开状态。所述第四薄膜晶体管T4所接入的所述高电平端VGH将所述第一节点PD拉为高电平，使所述第五薄膜晶体管T5关闭。所述第六薄膜晶体管T6所接入的所述高电平端VGH使所述SCAN部分120的输出端SCAN OUT仍为高电平。

由于所述GOA电路10在所述第四时间段t4，通过所述EM部分110的输出端EM OUT驱动所述SCAN部分120的输出端SCAN OUT产生SCAN信号，因此可避免额外使用薄膜晶体管和第一电容来驱动所述SCAN部分120的输出端SCAN OUT，可减少薄膜晶体管及第一电容的个数，有利于边框窄化设计，并且输出的信号稳定，不易错位。此外，所述GOA电路10在工作时，由于所述第二、三薄膜晶体管T2、T3始终接入所述低电平端VGL，始终处于打开状态，因此可避免当所述第一节点PD的电位被拉至2V₀，且所述开启信号端STV为高电位时，所述第一薄膜晶体管T1及与所述高电平端VGH连接的所述第四薄膜晶体管T4产生漏电流，进而造成所述第一节点PD电位不稳定的情况发生。换句话说，所述第二、三薄膜晶体管T2、T3的存在，起减少漏电流，稳定所述第一节点PD电位的作用。

其中，所述SCAN部分120的工作过程，在1级和20级仿真中的各点电位的情况示意图分别如图7及图8所示，从图7和图8中，可以看出，所述SCAN部分120的输出端SCAN OUT不管是在1级仿真中还是在20级仿真中，输出均正常，且第一节点PD电位较稳定。

以上实施方式仅用以说明本发明的技术方案而非限制，尽管参照以上实施方式对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换都不应脱离本发明技术方案的精神和范围。

Claims (7)

1.一种GOA电路单元，包括发射部分和扫描部分，其特征在于：所述扫描部分包括：第一薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第一电容、开启信号端、第一时钟信号端、第二时钟信号端、电源端以及第一节点；所述第一薄膜晶体管的栅极连接所述第一时钟信号端、源极连接所述开启信号端、漏极连接所述第一节点；所述第四薄膜晶体管的栅极连接所述发射部分的输出端、源极连接所述电源端、漏极连接所述第一节点；所述第五薄膜晶体管的栅极连接所述第一节点、源极连接所述第二时钟信号端、漏极连接所述扫描部分的输出端；所述第六薄膜晶体管的栅极连接所述发射部分的输出端、源极连接所述电源端、漏极连接所述扫描部分的输出端；所述第一电容的一端连接所述第一节点，另一端连接所述第五薄膜晶体管的漏极；

所述发射部分包括：第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第二电容、第三电容、第四电容、第三时钟信号端、第一控制时钟信号端、第二节点、第三节点、第四节点、第五节点；

所述第十四薄膜晶体管的源极为所述发射部分的输入端、栅极连接所述第一控制时钟信号端、漏极连接所述第三节点，所述第十五薄膜晶体管的源极连接所述第三节点、栅极连接所述第三时钟信号端、漏极连接所述第十六薄膜晶体管的源极，所述十六薄膜晶体管的栅极连接所述第二节点、漏极连接高电平，所述第十三薄膜晶体管的栅极连接所述第一控制时钟信号端、漏极连接低电平、源极连接所述第二节点，所述第十二薄膜晶体管的栅极连接所述第三节点、漏极连接所述第二节点、源极连接所述第一控制时钟信号端，所述第十一薄膜晶体管的栅极连接所述第二节点、源极连接所述第三时钟信号端、漏极连接所述第五节点，所述第四电容的第一端连接所述第二节点、第二端连接所述第五节点，所述第十薄膜晶体管源极连接所述第五节点、栅极连接所述第三时钟信号端、漏极连接所述第四节点，所述第九薄膜晶体管的源极连接所述第四节点、栅极连接第三节点、漏极连接高电平，所述第八薄膜晶体管的删极连接所述第四节点、源极连接高电平、漏极连接所述第七薄膜晶体管的源极，所述第七薄膜晶体管的栅极连接所述第三节点、漏极连接低电平，所述第三电容的第一端连接所述第四节点、第二端连接高电平，所述第二电容的第一端连接所述第三时钟信号端、第二端连接所述第三节点，所述第七薄膜晶体管的源极为所述发射部分的输出端。

2.如权利要求1所述的GOA电路单元，其特征在于，还包括第二薄膜晶体管、第三薄膜晶体管及低电平端，所述第二薄膜晶体管的栅极连接所述低电平端、源极连接所述第一薄膜晶体管的漏极、漏极连接所述第一节点；所述第一薄膜晶体管的漏极通过所述第二薄膜晶体管与所述第一节点连接；所述第三薄膜晶体管的栅极连接所述第一时钟信号端、漏极连接所述第一节点；所述第四薄膜晶体管的漏极通过所述第三薄膜晶体管与所述第一节点连接。

3.如权利要求2所述的GOA电路单元，其特征在于，所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管均为P型薄膜晶体管。

4.如权利要求1所述的GOA电路单元，其特征在于，所述电源端为高电平端，其输出高电平。

5.如权利要求1所述的GOA电路单元，其特征在于，所述电源端为低电平端，其输出低电平。

6.一种GOA电路，其特征在于：包括如权利要求1至5任一项所述的GOA电路单元。

7.一种显示面板，其特征在于：包括多行像素及多个如权利要求1至5任一项所述的GOA电路单元，每一行所述像素与一所述GOA电路单元连接，并由所述GOA电路单元驱动。

Images