TW202029423A - 包括橋接晶粒的半導體封裝 - Google Patents

Abstract

一種半導體封裝包括設置在封裝基板上的第一半導體晶粒以及第二半導體晶粒的層疊物。該半導體封裝還包括：第一橋接晶粒，其具有將第一半導體晶粒電連接到封裝基板的第一通孔；第二橋接晶粒，其具有將第二半導體晶粒的層疊物電連接到封裝基板的第二通孔；以及第三半導體晶粒，其被設置為與第一半導體晶粒以及第二半導體晶粒的層疊物重疊。此外，該半導體封裝還包括將第三半導體晶粒電連接到第二橋接晶粒的再分配線。

Description

包括橋接晶粒的半導體封裝

本公開涉及半導體封裝技術，更具體地，涉及包括橋接晶粒的半導體封裝。相關申請的交叉引用

本申請案主張於2019年1月25日提交的韓國申請案第 10-2019-0009634號的優先權，其整體通過引用併入本文。

近來，已進行了許多努力以將多個半導體晶粒整合到單個半導體封裝中。即，已嘗試增加封裝整合密度以實現利用多功能操作高速處理大量數據的高性能半導體封裝。例如，系統封裝（SiP）技術可被視為實現高性能半導體封裝的有吸引力的候選。在半導體封裝中可採用矽中介層（silicon interposer）以將多個半導體晶粒彼此電連接。在SiP中，已使用矽中介層來將微處理器晶粒電連接到記憶體晶粒。

根據實施方式，一種半導體封裝包括：第一半導體晶粒，其設置在封裝基板上；第二半導體晶粒的層疊物，其設置在封裝基板上以與第一半導體晶粒間隔開；第一橋接晶粒，其包括將第一半導體晶粒電連接到封裝基板的第一通孔；第二橋接晶粒，其包括將第二半導體晶粒的層疊物電連接到封裝基板的第二通孔；第三半導體晶粒，其被設置為與第一半導體晶粒以及第二半導體晶粒的層疊物重疊；第一內連接器，其將第一半導體晶粒電連接到第三半導體晶粒；第二內連接器，其將第二半導體晶粒的層疊物電連接到第三半導體晶粒；以及再分配線，其被設置為將第三半導體晶粒電連接到第二橋接晶粒。

根據另一實施方式，一種半導體封裝包括：第一半導體晶粒，其設置在封裝基板上；第二半導體晶粒的層疊物，其設置在封裝基板上以與第一半導體晶粒間隔開；第一橋接晶粒，其包括將第一半導體晶粒電連接到封裝基板的第一通孔；第二橋接晶粒，其包括將第二半導體晶粒的層疊物電連接到封裝基板的第二通孔；支撐晶粒，其被設置為與第一半導體晶粒以及第二半導體晶粒的層疊物重疊；導電圖案，其設置在支撐晶粒的表面上；第一內連接器，其將第一半導體晶粒電連接到導電圖案；以及第二內連接器，其將第二半導體晶粒的層疊物電連接到導電圖案。

根據另一實施方式，一種半導體封裝包括：第一半導體晶粒，其設置在封裝基板上；第二半導體晶粒，其設置在封裝基板上以與第一半導體晶粒間隔開；第一橋接晶粒，其包括將第一半導體晶粒電連接到封裝基板的第一通孔；第二橋接晶粒，其包括將第二半導體晶粒電連接到封裝基板的第二通孔；第三半導體晶粒，其被設置為與第一半導體晶粒和第二半導體晶粒重疊；第一內連接器，其將第一半導體晶粒電連接到第三半導體晶粒；第二內連接器，其將第二半導體晶粒電連接到第三半導體晶粒；以及再分配線，其被設置為將第三半導體晶粒電連接到第二橋接晶粒。

本文所使用的術語可對應於考慮其在實施方式中的功能而選擇的詞語，術語的含義可被解釋為根據實施方式所屬領域的普通技術人員而不同。如果詳細定義，則可根據定義來解釋術語。除非另外定義，否則本文所使用的術語（包括技術術語和科學術語）具有實施方式所屬領域的普通技術人員通常理解的相同含義。

本文所公開的具體結構或功能描述僅是例示性的，用於描述根據本公開的概念的實施方式。根據本公開的概念的實施方式可按照各種形式實現，不能被解釋為限於本文所闡述的實施方式。

根據本公開的概念的實施方式可按照各種方式修改並且具有各種形狀。因此，實施方式示出於附圖中並且旨在在本文中詳細描述。然而，根據本公開的概念的實施方式不應被解釋為限於指定的公開，而是包括沒有脫離本公開的精神和技術範圍的所有改變、等同或替代。

將理解，儘管本文中可使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件相區分，而非用於僅限定元件本身或者意指特定順序。

還將理解，當元件或層被稱為在另一元件或層“上”、“上方”、“下面”、“下方”或“外側”時，該元件或層可與另一元件或層直接接觸，或者可存在中間元件或層。用於描述元件或層之間的關係的其它詞語應該以類似的方式解釋（例如，“在...之間”與“直接在...之間”或者“相鄰”與“直接相鄰”之間）。

將理解，當元件被稱為“連接”或“耦合”到另一元件時，它可直接連接或耦合到所述另一元件，或者也可存在中間元件。相比之下，當元件被稱為“直接連接”或“直接耦合”到另一元件時，不存在中間元件。

本申請中所使用的術語僅用於描述特定實施方式，而非旨在限制本公開。除非上下文清楚地另外指示，否則本公開中的單數形式旨在也包括複數形式。還將理解，諸如“包括”或“具有”等的術語旨在指示本說明書中所公開的特徵、數量、操作、動作、構件、部分或其組合的存在，而非旨在排除可存在或可添加一個或更多個其它特徵、數量、操作、動作、構件、部分或其組合的可能性。

諸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“頂部”、“底部”等的空間相對術語可用於描述元件和/或特徵與另一元件和/或特徵的關係（例如，如圖中所示）。將理解，除了附圖中所描繪的取向之外，空間相對術語旨在涵蓋裝置在使用和/或操作中的不同取向。例如，當附圖中的裝置翻轉時，被描述為在其它元件或特徵下面和/或之下的元件將被取向為在其它元件或特徵上面。裝置可按照其它方式取向（旋轉90度或處於其它取向）並且相應地解釋本文中所使用的空間相對描述符。術語“可撓性橋接晶粒”或“可撓性層疊封裝”意指當外力（或外部應力）施加到橋接晶粒或層疊封裝時在沒有任何裂縫的情況下翹曲或彎曲的橋接晶粒或層疊封裝。

層疊封裝可對應於半導體封裝。半導體封裝可包括諸如半導體晶片或半導體晶粒的電子裝置。半導體晶片或半導體晶粒可通過使用晶粒切割製程將諸如晶圓的半導體基板分離成多片來獲得。半導體晶片可對應於記憶體晶片、邏輯晶片（包括特定應用積體電路（ASIC）晶片）或系統單晶片（SoC）。記憶體晶片可包括整合在半導體基板上的動態隨機存取記憶體（DRAM）電路、靜態隨機存取記憶體（SRAM）電路、反及型快閃記憶體電路、反或型快閃記憶體電路、磁隨機存取記憶體（MRAM）電路、電阻式隨機存取記憶體（ReRAM）電路、鐵電隨機存取記憶體（FeRAM）電路或相變隨機存取記憶體（PcRAM）電路。邏輯晶片可包括整合在半導體基板上的邏輯電路。半導體封裝可用在諸如移動電話的通信系統、與生物技術或保健關聯的電子系統或可穿戴電子系統中。

貫穿說明書，相同的元件符號表示相同的元件。即使元件符號未參照一幅圖提及或描述，該元件符號也可參照另一幅圖提及或描述。另外，即使元件符號未在一幅圖中示出，其也可參照另一幅圖提及或描述。

圖1是示出根據實施方式的半導體封裝10的橫截面圖。

參照圖1，半導體封裝10可被配置為包括封裝基板100、第一半導體晶粒200、第二半導體晶粒301的層疊物300和晶粒組件400。晶粒組件400可被配置為包括第一橋接晶粒500、第二橋接晶粒600、第三半導體晶粒700和模製層800。

第一半導體晶粒200可設置在封裝基板100的第一表面101上。層疊物300可設置在封裝基板100的第一表面101上。層疊物300可與第一半導體晶粒200橫向間隔開。晶粒組件400可位於封裝基板100和層疊物300之間。晶粒組件400也可位於封裝基板100和第一半導體晶粒200之間。即，晶粒組件400可設置在封裝基板100的第一表面101上，並且第一半導體晶粒200和層疊物300可在晶粒組件400的接觸封裝基板100的側面的相反側並排設置在晶粒組件400的表面上。

封裝基板100可用作將半導體封裝10電連接到外部裝置或另一半導體模組的互連構件。在實施方式中，封裝基板100可以是印刷電路板（PCB）。封裝基板100可具有位於晶粒組件400的相反側的第二表面102。外連接器190可設置在封裝基板100的第二表面102上以將半導體封裝10電連接到外部裝置或另一半導體模組。外連接器190可以是焊料球。

圖2是示出包括圖1所示的半導體封裝10的第一半導體晶粒200的部分的放大橫截面圖。

參照圖1和圖2，晶粒組件400的第一橋接晶粒500可位於封裝基板100和第一半導體晶粒200之間。第一橋接晶粒500可與第一半導體晶粒200重疊。第一橋接晶粒500可用作將第一半導體晶粒200電連接到封裝基板100的互連構件。第一橋接晶粒500也可充當支撐第一半導體晶粒200的部分的支撐件。

第一橋接晶粒500可被配置為包括第一橋接晶粒主體510和第一通孔520。第一通孔520可由垂直地穿透第一橋接晶粒主體510的導電材料形成。

第一橋接晶粒主體510可包括諸如矽材料的半導體材料。如果第一橋接晶粒主體510包括矽材料，則第一通孔520可使用矽通孔（TSV）技術來形成。第一通孔520可使用矽處理技術來形成。因此，第一通孔520可形成為具有小尺寸（例如，小直徑）的導電通孔。例如，第一通孔520可形成為具有大約0.5微米的直徑。

第一橋接晶粒主體510的寬度W2可小於第一半導體晶粒200的寬度W1。然而，當需要增加第一通孔520的數量以便將第一半導體晶粒200電連接到封裝基板100時，可通過使用TSV技術形成第一通孔520來增加第一通孔520的數量。因此，第一橋接晶粒500可提供足夠量的第一通孔520，充當將第一半導體晶粒200電連接到封裝基板100的垂直電路徑。

第一通孔520可由導電金屬材料（例如，包括銅的金屬材料）形成。

第一通孔520可通過第三內連接器930電連接到第一半導體晶粒200。第一通孔520可通過第四內連接器940電連接到封裝基板100。包括第三內連接器930、第一通孔520和第四內連接器940的連接結構可提供與將第一半導體晶粒200直接電連接到封裝基板100的垂直路徑對應的第一電路徑P1。第三內連接器930和第四內連接器940可以是凸塊。

圖3是示出包括圖1所示的半導體封裝10的層疊物300的部分的放大橫截面圖。

參照圖3，晶粒組件400的第二橋接晶粒600可位於封裝基板100和層疊物300之間。第二橋接晶粒600可與層疊物300重疊。第二橋接晶粒600可用作將層疊物300電連接到封裝基板100的互連構件。第二橋接晶粒600也可充當支撐層疊物300的部分的支撐件。

第二橋接晶粒600可被配置為包括第二橋接晶粒主體610、第二通孔630和第三通孔670。第二通孔630可由垂直地穿透第二橋接晶粒主體610的導電材料形成。

第二橋接晶粒主體610可包括諸如矽材料的半導體材料。如果第二橋接晶粒主體610包括矽材料，則第二通孔630可使用矽通孔（TSV）技術來形成。因此，第二通孔630可形成為具有小尺寸（例如，小直徑）的導電通孔。

第二橋接晶粒主體610的寬度W4可小於層疊物300的寬度W3。然而，當需要增加第二通孔630的數量以便將第二半導體晶粒301電連接到封裝基板100時，可通過使用TSV技術形成第二通孔630來增加第二通孔630的數量。因此，第二橋接晶粒600可提供足夠量的第二通孔630，充當將層疊物300電連接到封裝基板100的垂直電路徑。

第二通孔630可通過第五內連接器950電連接到層疊物300。第二通孔630可通過第六內連接器960電連接到封裝基板100。包括第五內連接器950、第二通孔630和第六內連接器960的連接結構可提供與將層疊物300直接電連接到封裝基板100的垂直路徑對應的第二電路徑P2。第三內連接器930和第四內連接器940可以是凸塊。

再參照圖1，第三半導體晶粒700可設置在第一橋接晶粒500和第二橋接晶粒600之間。第三半導體晶粒700的一個部分可與層疊物300的部分重疊，第三半導體晶粒700的另一部分可與第一半導體晶粒200的部分重疊。即，第三半導體晶粒700可包括與第一半導體晶粒200重疊的部分701以及與層疊物300重疊的部分702。第三半導體晶粒700可被設置為使得部分701位於第一半導體晶粒200和封裝基板100之間並且部分702位於層疊物300和封裝基板100之間。

第三半導體晶粒700可具有彼此相反的第一表面703和第二表面704。第三半導體晶粒700可被設置為使得第一表面703面向第一半導體晶粒200和層疊物300，並且第二表面704面向封裝基板100。導電連接墊710可設置在第三半導體晶粒700的第一表面703上。

第三半導體晶粒700還可包括設置在部分701中的第二界面區域720，並且第二界面區域720可包括實體層PHY。第三半導體晶粒700還可包括電路區域730，用於控制第二半導體晶粒301的整合電路形成在該電路區域730中。第二半導體晶粒301可對應於由第三半導體晶粒700控制的從晶粒（slave die），第三半導體晶粒700可對應於主晶粒（master die）。

層疊物300可通過垂直地層疊第二半導體晶粒301來形成。第二半導體晶粒301可以是諸如動態隨機存取記憶體（DRAM）裝置的記憶體半導體晶粒。第二半導體晶粒301可通過第七內連接器970彼此電連接。各個第二半導體晶粒301可包括電連接到一些第七內連接器970的第四通孔320。第二半導體晶粒301可通過第七內連接器970和第四通孔320彼此電連接。第四通孔320可使用TSV技術形成。

再參照圖2，第三半導體晶粒700可被設置為使得部分701與第一半導體晶粒200重疊。第一半導體晶粒200可包括與第三半導體晶粒700重疊的第一界面區域220。第一界面區域220可包括用於與第三半導體晶粒700連通的整合電路。即，用於與第三半導體晶粒700連通的實體層PHY可設置在第一界面區域220中。第一半導體晶粒200可被設置為使得第一界面區域220與第二界面區域720重疊。

第一半導體晶粒200可通過第一內連接器910電連接到第三半導體晶粒700。第一內連接器910可設置在第三半導體晶粒700的與第一半導體晶粒200重疊的部分701上。第一內連接器910可與第一界面區域220和第二界面區域720重疊。第一內連接器910可提供將第一半導體晶粒200電連接到第三半導體晶粒700的第三電路徑P3。

由於第一內連接器910位於第一半導體晶粒200和第三半導體晶粒700之間，所以第三電路徑P3的垂直長度可顯著減小。因此，由於電路徑的距離減小，第一界面區域220和第二界面區域720之間的數據傳輸速度可改進，以增強半導體封裝10的性能。

再參照圖3，第三半導體晶粒700可被設置為使得部分702與層疊物300重疊。層疊物300可通過第二內連接器920電連接到第三半導體晶粒700。第二內連接器920可位於第三半導體晶粒700的與層疊物300重疊的部分702上。第二內連接器920可提供將第三半導體晶粒700電連接到層疊物300的第四電路徑P4。

由於第二內連接器920位於第三半導體晶粒700和層疊物300之間，所以第四電路徑P4的垂直長度可顯著減小。因此，由於電路徑的距離減小，第三半導體晶粒700和層疊物300之間的數據傳輸速度可改進，以增強半導體封裝10的性能。

再參照圖1，模製層800可將第一橋接晶粒500和第二橋接晶粒600以及第三半導體晶粒700嵌入其中。模製層800可圍繞第一橋接晶粒500和第二橋接晶粒600以及第三半導體晶粒700並將其固定就位，從而充當晶粒組件400的構件。模製層800可延伸以填充第一橋接晶粒500和第三半導體晶粒700之間的空間D1。模製層800也可延伸以填充第二橋接晶粒600和第三半導體晶粒700之間的空間D2。模製層800可充當將第一橋接晶粒500和第二橋接晶粒600以及第三半導體晶粒700結合並固定就位的基底層。模製層800可由各種囊封材料中的任一種形成。例如，模製層800可由環氧樹脂模製化合物（EMC）材料形成。模製層800可延伸以覆蓋第三半導體晶粒700的第二表面704，同時露出第三半導體晶粒700的第一表面703。

參照圖3，晶粒組件400還可包括將第二橋接晶粒600電連接到第三半導體晶粒700的再分配線850。再分配線850可以是第一端位於第三半導體晶粒700上，第二端位於第二橋接晶粒600上的導電線圖案。因此，各條再分配線850可從第三半導體晶粒700的部分延伸到第二橋接晶粒600的部分。再分配線850可設置在模製層800的填充第二橋接晶粒600和第三半導體晶粒700之間的空間D2的部分801上。

再分配線850可延伸，使得再分配線850的第一端連接到第三半導體晶粒700的連接墊710並且再分配線850的第二端連接到第二橋接晶粒600的第三通孔670。第二橋接晶粒600的第三通孔670可電耦合到再分配線850以將第三半導體晶粒700電連接到封裝基板100。第三通孔670可通過第八內連接器980電連接到封裝基板100。第三通孔670可形成為具有與第二通孔630基本上相同的形狀。第八內連接器980可以是具有與第六內連接器960基本上相同的形狀的凸塊。

再分配線850、第三通孔670和第八內連接器980可提供將第三半導體晶粒700電連接到封裝基板100的第五電路徑P5。由於第五電路徑P5的配置，第三半導體晶粒700可電連接到封裝基板100而無需任何額外的連接構件。例如，實施方式可能不需要穿透第三半導體晶粒700的主體的矽通孔（TSV）。

第一介電層861和第二介電層862可依次形成在晶粒組件400的表面401上。可形成第一介電層861和第二介電層862以保護再分配線850並將再分配線850彼此電絕緣。

晶粒組件400可支撐第一半導體晶粒200和層疊物300並且可將第一半導體晶粒200和層疊物300電連接到封裝基板100。可通過形成用於將第一橋接晶粒500和第二橋接晶粒600以及第三半導體晶粒700結合並固定就位的模製層800來提供晶粒組件400。結果，可使用晶粒組件400來提供半導體封裝10，而無需使用諸如矽中介層的任何互連結構。

圖4是示出根據另一實施方式的半導體封裝20的橫截面圖。

參照圖4，半導體封裝20可被配置為包括封裝基板2100、第一半導體晶粒2200、第二半導體晶粒2301的層疊物2300和晶粒組件2400。晶粒組件2400可被配置為包括第一橋接晶粒2500、第二橋接晶粒2600、支撐晶粒2700和模製層2800。

第一半導體晶粒2200可設置在封裝基板2100的第一表面2101上。第二半導體晶粒2301的層疊物2300可設置在封裝基板2100的第一表面2101上。層疊物2300可與第一半導體晶粒2200橫向間隔開。晶粒組件2400可位於封裝基板2100和層疊物2300之間。晶粒組件2400也可位於封裝基板2100和第一半導體晶粒2200之間。即，晶粒組件2400可設置在封裝基板2100的第一表面2101上，並且第一半導體晶粒2200和層疊物2300可並排設置在晶粒組件2400的表面上，該表面與接觸封裝基板2100的表面相反。

外連接器2190可設置在封裝基板2100的第二表面2102（該表面與接觸晶粒組件2400的表面相反）上，以將半導體封裝20電連接到外部裝置或另一半導體模組。

晶粒組件2400的第一橋接晶粒2500可位於封裝基板2100和第一半導體晶粒2200之間。第一橋接晶粒2500可與第一半導體晶粒2200重疊。第一橋接晶粒2500可被配置為包括第一橋接晶粒主體2510和第一通孔2520。第一通孔2520可由垂直地穿透第一橋接晶粒主體2510的導電材料形成。第一橋接晶粒主體2510可包括諸如矽材料的半導體材料。如果第一橋接晶粒主體2510包括矽材料，則第一通孔2520可使用矽通孔（TSV）技術來形成。

第一通孔2520可通過第三內連接器2930電連接到第一半導體晶粒2200。第一通孔2520可通過第四內連接器2940電連接到封裝基板2100。包括第三內連接器2930、第一通孔2520和第四內連接器2940的連接結構可提供與將第一半導體晶粒2200直接電連接到封裝基板2100的垂直路徑對應的第一電路徑P21。

晶粒組件2400的第二橋接晶粒2600可位於封裝基板2100和層疊物2300之間。第二橋接晶粒2600可與層疊物2300重疊。第二橋接晶粒2600可被配置為包括第二橋接晶粒主體2610和第二通孔2630。第二通孔2630可由垂直地穿透第二橋接晶粒主體2610的導電材料形成。第二橋接晶粒主體2610可包括諸如矽材料的半導體材料。如果第二橋接晶粒主體2610包括矽材料，則第二通孔2630可使用矽通孔（TSV）技術來形成。

第二通孔2630可通過第五內連接器2950電連接到層疊物2300。第二通孔2630可通過第六內連接器2960電連接到封裝基板2100。包括第五內連接器2950、第二通孔2630和第六內連接器2960的連接結構可提供與將層疊物2300直接電連接到封裝基板2100的垂直路徑對應的第二電路徑P22。

層疊物2300可通過垂直地層疊第二半導體晶粒2301來形成。第二半導體晶粒2301可以是諸如動態隨機存取記憶體（DRAM）裝置的記憶體半導體晶粒。第二半導體晶粒2301可通過第七內連接器2970彼此電連接。各個第二半導體晶粒2301可包括電連接到一些第七內連接器2970的第三通孔2320。第二半導體晶粒2301可通過第七內連接器2970和第三通孔2320彼此電連接。第三通孔2320可使用TSV技術來形成。

晶粒組件2400的支撐晶粒2700可設置在第一橋接晶粒2500和第二橋接晶粒2600之間。支撐晶粒2700可與第一半導體晶粒2200和層疊物2300重疊。支撐晶粒2700的部分2701可與第一半導體晶粒2200重疊，支撐晶粒2700的另一部分2702可與層疊物2300重疊。支撐晶粒2700可被設置為使得部分2701位於第一半導體晶粒2200和封裝基板2100之間並且部分2702位於層疊物2300和封裝基板2100之間。

支撐晶粒2700可具有彼此相反的第一表面2703和第二表面2704。支撐晶粒2700可被設置為使得第一表面2703面向第一半導體晶粒2200和層疊物2300並且第二表面2704面向封裝基板2100。導電圖案2710可設置在支撐晶粒2700的第一表面2703上。導電圖案2710可以是互連線。導電圖案2710可以是金屬圖案（例如，銅圖案）。

支撐晶粒2700可支撐導電圖案2710。支撐晶粒2700可包括矽材料。支撐晶粒2700可以是不存在整合電路的虛設晶粒。由於支撐晶粒2700包括矽材料，所以導電圖案2710可使用矽處理技術來形成。因此，導電圖案2710可被實現為具有精細尺寸。

支撐晶粒2700可被設置為使得部分2701與第一半導體晶粒2200重疊。第一半導體晶粒2200可通過第一內連接器2910電連接到導電圖案2710。第一內連接器2910可設置在支撐晶粒2700的與第一半導體晶粒2200重疊的部分2701上。支撐晶粒2700可被設置為使得部分2702與層疊物2300重疊。層疊物2300可通過第二內連接器2920電連接到導電圖案2710。第二內連接器2920可設置在支撐晶粒2700的與層疊物2300重疊的部分2702上。

導電圖案2710可被設置為與第一內連接器2910重疊並且可延伸以與第二內連接器2920重疊。導電圖案2710可以是將第一內連接器2910電連接到第二內連接器2920的互連線。第一內連接器2910、導電圖案2710和第二內連接器2920可提供與將層疊物2300電連接到第一半導體晶粒2200的水平路徑對應的第三電路徑P23。

第一介電層2761可設置在支撐晶粒2700的第一表面2703上以將導電圖案2710與支撐晶粒2700的主體2709電絕緣。第二介電層2762可另外設置在第一介電層2761上以將導電圖案2710彼此電絕緣。

模製層2800可將第一橋接晶粒2500和第二橋接晶粒2600以及支撐晶粒2700嵌入其中。模製層2800可圍繞並固定第一橋接晶粒2500和第二橋接晶粒2600以及支撐晶粒2700，從而充當晶粒組件2400的構件。

即使不使用諸如矽中介層的任何互連結構，也可通過採用晶粒組件2400來提供半導體封裝20。

圖5是示出根據另一實施方式的半導體封裝30的橫截面圖。

參照圖5，半導體封裝30可被配置為包括封裝基板3100、第一半導體晶粒3200、第二半導體晶粒3300和晶粒組件3400。晶粒組件3400可被配置為包括第一橋接晶粒3500、第二橋接晶粒3600、第三半導體晶粒3700和模製層3800。

第一半導體晶粒3200可設置在封裝基板3100的第一表面3101上。第二半導體晶粒3300可設置在封裝基板3100的第一表面3101上。第二半導體晶粒3300可與第一半導體晶粒3200橫向間隔開。晶粒組件3400可位於封裝基板3100和第二半導體晶粒3300之間。晶粒組件3400也可位於封裝基板3100和第一半導體晶粒3200之間。即，晶粒組件3400可設置在封裝基板3100的第一表面3101上，並且第一半導體晶粒3200和第二半導體晶粒3300可並排設置在晶粒組件3400的表面上，該表面與接觸封裝基板3100的表面相反。外連接器3190可設置在封裝基板3100的第二表面3102上，該表面與接觸晶粒組件3400的表面相反。

晶粒組件3400的第一橋接晶粒3500可與第一半導體晶粒3200重疊。第一橋接晶粒3500可用作將第一半導體晶粒3200電連接到封裝基板3100的互連構件。第一橋接晶粒3500還可充當支撐第一半導體晶粒3200的部分的支撐件。

第一橋接晶粒3500可被配置為包括第一橋接晶粒主體3510和第一通孔3520。第一通孔3520可由垂直地穿透第一橋接晶粒主體3510的導電材料形成。第一通孔3520可通過第三內連接器3930電連接到第一半導體晶粒3200。第一通孔3520可通過第四內連接器3940電連接到封裝基板3100。

晶粒組件3400的第二橋接晶粒3600可位於封裝基板3100和第二半導體晶粒3300之間。第二橋接晶粒3600可與第二半導體晶粒3300重疊。第二橋接晶粒3600可用作將第二半導體晶粒3300電連接到封裝基板3100的互連構件。第二橋接晶粒3600還可充當支撐第二半導體晶粒3300的部分的支撐件。

第二橋接晶粒3600可被配置為包括第二橋接晶粒主體3610和第二通孔3630。第二通孔3630可由垂直地穿透第二橋接晶粒主體3610的導電材料形成。第二通孔3630可通過第五內連接器3950電連接到第二半導體晶粒3300。第二通孔3630可通過第六內連接器3960電連接到封裝基板3100。

晶粒組件3400的第三半導體晶粒3700可設置在第一橋接晶粒3500和第二橋接晶粒3600之間。第三半導體晶粒3700可與第一半導體晶粒3200和第二半導體晶粒3300重疊。第三半導體晶粒3700的部分3701可與第一半導體晶粒3200重疊，並且第三半導體晶粒3700的另一部分3702可與第二半導體晶粒3300重疊。第三半導體晶粒3700可被設置為使得部分3701位於第一半導體晶粒3200和封裝基板3100之間並且部分3702位於第二半導體晶粒3300和封裝基板3100之間。

第三半導體晶粒3700可具有彼此相反的第一表面3703和第二表面3704。第三半導體晶粒3700可被設置為使得第一表面3703面向第一半導體晶粒3200和第二半導體晶粒3300並且第二表面3704面向封裝基板3100。導電連接墊3710可設置在第三半導體晶粒3700的第一表面3703上。

第三半導體晶粒3700還可包括設置在部分3701中的第二界面區域3720，並且該第二界面區域3720可包括實體層PHY。第三半導體晶粒3700還可包括形成有用於控制第二半導體晶粒3300的整合電路的電路區域3730。第二半導體晶粒3300可對應於由第三半導體晶粒3700控制的從晶粒，第三半導體晶粒3700可對應於主晶粒。在這種情況下，在第二半導體晶粒3300中沒有設置TSV。

第三半導體晶粒3700可被設置為使得第三半導體晶粒3700的部分3701與第一半導體晶粒3200重疊。第一半導體晶粒3200可包括與第三半導體晶粒3700重疊的第一界面區域3220。第一界面區域3220可包括用於與第三半導體晶粒3700連通的整合電路。即，用於與第三半導體晶粒3700連通的實體層PHY可設置在第一界面區域3220中。第一半導體晶粒3200可被設置為使得第一界面區域3220與第二界面區域3720重疊。

第一半導體晶粒3200可通過第一內連接器3910電連接到第三半導體晶粒3700。第一內連接器3910可設置在第三半導體晶粒3700的與第一半導體晶粒3200重疊的部分3701上。第一內連接器3910可與第一界面區域3220和第二界面區域3720重疊。

第三半導體晶粒3700可被設置為使得第三半導體晶粒3700的部分3702與第二半導體晶粒3300重疊。第二半導體晶粒3300可通過第二內連接器3920電連接到第三半導體晶粒3700。第二內連接器3920可位於第三半導體晶粒3700的與第二半導體晶粒3300重疊的部分3702上。

模製層3800可將第一橋接晶粒3500和第二橋接晶粒3600以及第三半導體晶粒3700嵌入其中。晶粒組件3400還可包括將第二橋接晶粒3600電連接到第三半導體晶粒3700的再分配線3850。

再分配線3850可具有連接到第三半導體晶粒3700的連接墊3710的第一端以及連接到第二橋接晶粒3600的第三通孔3670的第二端。第二橋接晶粒3600的第三通孔3670可電耦合到再分配線3850以將第三半導體晶粒3700電連接到封裝基板3100。第二橋接晶粒3600的第三通孔3670可通過第八內連接器3980電連接到封裝基板3100。第二橋接晶粒3600的第三通孔3670可形成為具有與第二通孔3630基本上相同的形狀。第八內連接器3980可以是具有與第六內連接器3960基本上相同的形狀的凸塊。

第一介電層3861和第二介電層3862可依次形成在晶粒組件3400的表面3401上。可形成第一介電層3861和第二介電層3862以保護再分配線3850並將再分配線3850彼此電絕緣。

圖6是示出包括採用根據實施方式的半導體封裝中的至少一個的記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體裝置的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可存儲數據或者讀出所存儲的數據。記憶體7810和記憶體控制器7820中的至少一個可包括根據實施方式的半導體封裝中的至少一個。

記憶體7810可包括應用了本公開的實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可控制記憶體7810，使得響應於來自主機7830的讀/寫請求，讀出所存儲的數據或者存儲數據。

圖7是示出包括根據實施方式的半導體封裝中的至少一個的電子系統8710的方塊圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供數據移動的路徑的匯流排8715彼此耦合。

在實施方式中，控制器8711可包括一個或更多個微處理器、數位信號處理器、微控制器和/或能夠執行與這些組件相同的功能的邏輯裝置。控制器8711或記憶體8713可包括根據本公開的實施方式的半導體封裝中的至少一個。輸入/輸出裝置8712可包括選自小鍵盤、鍵盤、顯示裝置、觸摸屏等中的至少一個。記憶體8713是用於存儲數據的裝置。記憶體8713可存儲要由控制器8711執行的數據和/或命令等。

記憶體8713可包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或桌上型電腦的信息處理系統。快閃記憶體可構成固態硬碟（SSD）。在這種情況下，電子系統8710可在快閃記憶體系統中穩定地存儲大量數據。

電子系統8710還可包括被配置為向通信網絡發送數據以及從通信網絡接收數據的介面8714。介面8714可為有線或無線型。例如，介面8714可包括天線或者有線或無線收發器。

電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和信息發送/接收系統中的任一個。

如果電子系統8710是能夠執行無線通信的設備，則電子系統8710可用在使用CDMA（分碼多重存取）、GSM（全球移動通信系統）、NADC（北美數位行動電話）、E-TDMA（強化分時多重存取）、WCDAM（寬頻分碼多重存取）、CDMA2000、LTE（長期演進技術）或Wibro（無線寬頻網際網路）的技術的通信系統中。

出於例示性目的公開了本公開的實施方式。本領域技術人員將理解，在不脫離本公開和所附申請專利範圍的範疇和精神的情況下，可進行各種修改、添加和替換。

D1:空間 D2:空間 P1:電路徑 P2:電路徑 P3:電路徑 P4:電路徑 P5:電路徑 P21:電路徑 P22:電路徑 P23:電路徑 W2:寬度 W3:寬度 W4:寬度 10:半導體封裝 20:半導體封裝 30:半導體封裝 100:封裝基板 101:表面 102:表面 190:外連接器 200:半導體晶粒 220:界面區域 300:層疊物 301:半導體晶粒 320:通孔 400:晶粒組件 401:表面 500:橋接晶粒 510:橋接晶粒主體 520:通孔 600:橋接晶粒 610:橋接晶粒主體 630:通孔 670:通孔 700:半導體晶粒 701:部分 702:部分 703:表面 704:表面 710:連接墊 720:界面區域 730:電路區域 800:模製層 801:部分 850:再分配線 861:介電層 862:介電層 910:內連接器 920:內連接器 930:內連接器 940:內連接器 950:內連接器 960:內連接器 970:內連接器 980:內連接器 2100:封裝基板 2101:表面 2102:表面 2200:半導體晶粒 2300:層疊物 2301:半導體晶粒 2320:通孔 2400:晶粒組件 2500:橋接晶粒 2510:橋接晶粒主體 2520:通孔 2600:橋接晶粒 2610:橋接晶粒主體 2630:通孔 2700:支撐晶粒 2701:部分 2702:部分 2703:表面 2704:表面 2709:主體 2710:導電圖案 2761:介電層 2762:介電層 2800:模製層 2910:內連接器 2920:內連接器 2930:內連接器 2940:內連接器 2950:內連接器 2960:內連接器 2970:內連接器 3100:封裝基板 3101:表面 3102:表面 3190:外連接器 3200:半導體晶粒 3220:界面區域 3300:半導體晶粒 3400:晶粒組件 3401:表面 3500:橋接晶粒 3510:橋接晶粒主體 3520:通孔 3600:橋接晶粒 3610:橋接晶粒 3630:通孔 3670:通孔 3700:半導體晶粒 3701:部分 3702:部分 3703:表面 3704:表面 3710:連接墊 3720:界面區域 3730:電路區域 3800:模製層 3850:再分配線 3861:介電層 3862:介電層 3910:內連接器 3920:內連接器 3930:內連接器 3940:內連接器 3950:內連接器 3960:內連接器 3980:內連接器 7800:記憶卡 7810:記憶體 7820:記憶體控制器 7830:主機 8710:電子系統 8711:控制器 8712:輸入/輸出裝置 8713:記憶體 8714:介面 8715:匯流排

圖1是示出根據實施方式的半導體封裝的橫截面圖。

圖2是包括圖1所示的半導體封裝的第一半導體晶粒的部分的放大圖。

圖3是包括圖1所示的半導體封裝的第二半導體晶粒的層疊物的部分的放大圖。

圖4是示出根據另一實施方式的半導體封裝的橫截面圖。

圖5是示出根據又另一實施方式的半導體封裝的橫截面圖。

圖6是示出採用包括根據實施方式的半導體封裝的記憶卡的電子系統的方塊圖。

圖7是示出包括根據實施方式的半導體封裝的另一電子系統的方塊圖。

D1:空間

D2:空間

10:半導體封裝

100:封裝基板

101:表面

102:表面

190:外連接器

200:半導體晶粒

220:界面區域

300:層疊物

301:半導體晶粒

320:通孔

400:晶粒組件

401:表面

500:橋接晶粒

510:橋接晶粒主體

520:通孔

600:橋接晶粒

610:橋接晶粒主體

630:通孔

670:通孔

700:半導體晶粒

701:部分

702:部分

703:表面

704:表面

710:連接墊

720:界面區域

730:電路區域

800:部分

850:再分配線

861:介電層

862:介電層

970:內連接器

Claims (20)

1. 一種半導體封裝，所述半導體封裝包括： 第一半導體晶粒，所述第一半導體晶粒設置在封裝基板上； 第二半導體晶粒的層疊物，所述層疊物設置在所述封裝基板上以與所述第一半導體晶粒間隔開； 第一橋接晶粒，所述第一橋接晶粒包括將所述第一半導體晶粒電連接到所述封裝基板的第一通孔； 第二橋接晶粒，所述第二橋接晶粒包括將所述第二半導體晶粒的所述層疊物電連接到所述封裝基板的第二通孔； 第三半導體晶粒，所述第三半導體晶粒被設置為與所述第一半導體晶粒以及所述第二半導體晶粒的所述層疊物重疊； 模製層，所述第一橋接晶粒和所述第二橋接晶粒以及所述第三半導體晶粒被嵌入在所述模製層中； 第一內連接器，所述第一內連接器將所述第一半導體晶粒電連接到所述第三半導體晶粒； 第二內連接器，所述第二內連接器將所述第二半導體晶粒的所述層疊物電連接到所述第三半導體晶粒；以及 再分配線，所述再分配線被設置為將所述第三半導體晶粒電連接到所述第二橋接晶粒。
2. 根據請求項1所述的半導體封裝，其中，所述第一橋接晶粒位於所述第一半導體晶粒和所述封裝基板之間以與所述第一半導體晶粒重疊。
3. 根據請求項1所述的半導體封裝，其中，所述第二橋接晶粒位於所述第二半導體晶粒的所述層疊物和所述封裝基板之間以與所述第二半導體晶粒的所述層疊物重疊。
4. 根據請求項1所述的半導體封裝， 其中，所述第一橋接晶粒包括所述第一通孔垂直地穿過的第一橋接晶粒主體；並且 其中，所述第一橋接晶粒主體包括矽材料。
5. 根據請求項1所述的半導體封裝，其中，所述第二橋接晶粒還包括電耦合到所述再分配線以將所述第三半導體晶粒電連接到所述封裝基板的第三通孔。
6. 根據請求項1所述的半導體封裝，其中，所述第三半導體晶粒設置在所述第一橋接晶粒和所述第二橋接晶粒之間。
7. 根據請求項1所述的半導體封裝，其中，所述第三半導體晶粒被配置為具有與所述第一半導體晶粒重疊的第一部分以及與所述第二半導體晶粒的所述層疊物重疊的第二部分。
8. 根據請求項7所述的半導體封裝， 其中，所述第一內連接器設置在所述第三半導體晶粒的所述第一部分上；並且 其中，所述第二內連接器設置在所述第三半導體晶粒的所述第二部分上。
9. 根據請求項1所述的半導體封裝， 其中，所述第一半導體晶粒包括用於與所述第三半導體晶粒連通的實體層所在的第一界面區域；並且 其中，所述第三半導體晶粒包括與所述第一界面區域重疊的第二界面區域。
10. 根據請求項1所述的半導體封裝， 其中，多個所述第二半導體晶粒垂直地層疊並通過第三通孔彼此電連接。
11. 根據請求項2所述的半導體封裝，其中，所述再分配線設置在所述模製層的填充所述第二橋接晶粒與所述第三半導體晶粒之間的空間的部分上，並且所述再分配線設置為延伸到所述第二橋接晶粒和所述第三半導體晶粒上。
12. 一種半導體封裝，所述半導體封裝包括： 第一半導體晶粒，所述第一半導體晶粒設置在封裝基板上； 第二半導體晶粒的層疊物，所述層疊物設置在所述封裝基板上以與所述第一半導體晶粒間隔開； 第一橋接晶粒，所述第一橋接晶粒包括將所述第一半導體晶粒電連接到所述封裝基板的第一通孔； 第二橋接晶粒，所述第二橋接晶粒包括將所述第二半導體晶粒的所述層疊物電連接到所述封裝基板的第二通孔； 支撐晶粒，所述支撐晶粒被設置為與所述第一半導體晶粒以及所述第二半導體晶粒的所述層疊物重疊； 導電圖案，所述導電圖案設置在所述支撐晶粒的表面上； 第一內連接器，所述第一內連接器將所述第一半導體晶粒電連接到所述導電圖案；以及 第二內連接器，所述第二內連接器將所述第二半導體晶粒的所述層疊物電連接到所述導電圖案。
13. 根據請求項12所述的半導體封裝，所述半導體封裝還包括模製層，所述第一橋接晶粒和所述第二橋接晶粒以及第三半導體晶粒嵌入在所述模製層中。
14. 根據請求項12所述的半導體封裝，其中，所述支撐晶粒被配置為具有與所述第一半導體晶粒重疊的第一部分以及與所述第二半導體晶粒的所述層疊物重疊的第二部分。
15. 根據請求項14所述的半導體封裝， 其中，所述第一內連接器設置在所述支撐晶粒的所述第一部分上； 其中，所述第二內連接器設置在所述支撐晶粒的所述第二部分上；並且 其中，所述導電圖案延伸以與所述第一內連接器和所述第二內連接器重疊。
16. 根據請求項12所述的半導體封裝，其中，所述支撐晶粒包括矽材料。
17. 根據請求項12所述的半導體封裝，其中，所述第一橋接晶粒位於所述第一半導體晶粒和所述封裝基板之間以與所述第一半導體晶粒重疊，並且 其中，所述第二橋接晶粒位於所述第二半導體晶粒的所述層疊物和所述封裝基板之間以與所述第二半導體晶粒的所述層疊物重疊。
18. 根據請求項12所述的半導體封裝， 其中，所述第一橋接晶粒包括所述第一通孔垂直地穿過的第一橋接晶粒主體；並且 其中，所述第一橋接晶粒主體包括矽材料。
19. 根據請求項12所述的半導體封裝， 其中，多個所述第二半導體晶粒垂直地層疊並通過第三通孔彼此電連接。
20. 一種半導體封裝，所述半導體封裝包括： 第一半導體晶粒，所述第一半導體晶粒設置在封裝基板上； 第二半導體晶粒，所述第二半導體晶粒設置在所述封裝基板上以與所述第一半導體晶粒間隔開； 第一橋接晶粒，所述第一橋接晶粒包括將所述第一半導體晶粒電連接到所述封裝基板的第一通孔； 第二橋接晶粒，所述第二橋接晶粒包括將所述第二半導體晶粒電連接到所述封裝基板的第二通孔； 第三半導體晶粒，所述第三半導體晶粒被設置為與所述第一半導體晶粒和所述第二半導體晶粒重疊； 模製層，所述第一橋接晶粒和所述第二橋接晶粒以及所述第三半導體晶粒嵌入在所述模製層中； 第一內連接器，所述第一內連接器將所述第一半導體晶粒電連接到所述第三半導體晶粒； 第二內連接器，所述第二內連接器將所述第二半導體晶粒電連接到所述第三半導體晶粒；以及 再分配線，所述再分配線被設置為將所述第三半導體晶粒電連接到所述第二橋接晶粒。

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