CN111524879B - 具有层叠芯片结构的半导体封装 - Google Patents

Abstract

具有层叠芯片结构的半导体封装。一种半导体封装包括设置在基板上方的多个层叠的第一半导体芯片。所述多个层叠的第一半导体芯片的至少一部分被包封在第一模制层中。该半导体封装还包括设置在多个层叠的第一半导体芯片中的最顶部芯片和第一模制层上方的多个层叠的第二半导体芯片。该半导体封装还包括设置在第一模制层上方并与多个层叠的第二半导体芯片相邻的第三半导体芯片。第三半导体芯片的至少一部分与多个层叠的第二半导体芯片中的一个或更多个第二半导体芯片的一部分交叠。

Description

具有层叠芯片结构的半导体封装

技术领域

本公开总体上涉及半导体封装，更具体地，涉及具有层叠芯片结构的半导体封装。

背景技术

为了大量数据的高速处理，开发了紧凑且高度集成的半导体产品。随着高集成度和紧凑性的增加，制备这种高性能芯片所涉及的制造工艺变得更复杂并且涉及更多复杂的任务。因此，已研究和探索了在增加容量的同时将多个半导体芯片封装到单个半导体封装中以实现紧凑性和高集成，以便改进利用这些半导体封装的电子系统的数据处理性能。

一个开发重心涉及改进在半导体封装中在封装基板上层叠更多半导体芯片的方式。例如，多个半导体存储器芯片可类似阶梯结构层叠，然后被封装到存储器封装中以增加半导体存储器封装的总存储容量。

发明内容

根据实施方式，提供了一种半导体封装。该半导体封装包括设置在基板上方的多个层叠的第一半导体芯片。所述多个层叠的第一半导体芯片的至少一部分被包封在第一模制层中。该半导体封装还包括设置在层叠的第一半导体芯片中的最顶部芯片和第一模制层上方的多个层叠的第二半导体芯片。该半导体封装还包括设置在第一模制层上方并与层叠的第二半导体芯片相邻的第三半导体芯片。第三半导体芯片的至少一部分与层叠的第二半导体芯片中的一个或更多个的一部分交叠。

根据另一实施方式，提供了一种半导体封装，该半导体封装具有设置在基板上方的多个存储器芯片和存储控制器。该半导体封装包括设置在基板上方的多个层叠的第一存储器芯片。所述多个层叠的第一存储器芯片的至少一部分被包封在第一模制层中。半导体封装还包括设置在层叠的第一存储器芯片中的最顶部芯片和第一模制层上方的多个层叠的第二存储器芯片。该半导体封装还包括设置在第一模制层上方并与层叠的第二存储器芯片相邻的存储控制器。该存储控制器的至少一部分与层叠的第二存储器芯片中的一个或更多个的一部分交叠，以与存储控制器与层叠的第二存储器芯片之间的交叠部分成比例地减小半导体封装的尺寸。

附图说明

图1A是示出根据本公开的实施方式的半导体封装的横截面图。

图1B是示出图1A的部分“10A”的放大图。

图2是示出根据本公开的实施方式的半导体封装的一部分的平面图。

图3A是示出根据本公开的另一实施方式的半导体封装的横截面图。

图3B是示出图3A的部分“20A”的放大图。

图4是示出根据本公开的另一实施方式的半导体封装的一部分的平面图。

图5是示出根据本公开的另一实施方式的半导体封装的横截面图。

图6是示出采用包括根据实施方式的半导体封装中的至少一个的存储卡的电子系统的框图。

图7是示出包括根据实施方式的半导体封装中的至少一个的另一电子系统的框图。

具体实施方式

本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。

将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或者意指特定顺序。此外，术语“在……上方”在本文中更广义地使用以包括“在……上”的定义以及“在……上方”的定义。因此，例如，“在”另一对象“上方”的对象涵盖对象可“在”另一对象“上”或“上方”两种情况。

半导体封装可包括诸如半导体芯片的电子器件。半导体芯片可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或系统芯片(SoC)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。根据其在划片工艺之后的形状，半导体芯片可被称为半导体管芯。

半导体封装可包括安装有半导体芯片的印刷电路板(PCB)。PCB可包括至少一层集成电路图案，并且在本说明书中可被称为封装基板。诸如引线接合技术的连接技术可用于封装基板与半导体芯片之间的连通。

半导体封装可用在诸如移动电话的各种通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。

贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。

图1A是示出根据本公开的实施方式的半导体封装10的横截面图。图1B是示出图1A的部分“10A”的放大图。参照图1A和图1B，半导体封装10可包括封装基板100、设置在封装基板100上的第一芯片层叠物200、设置在封装基板100上以覆盖第一芯片层叠物200的第一模制层120、设置在第一模制层120上的第二芯片层叠物300和第三半导体芯片400、以及设置在第一模制层120上以覆盖第二芯片层叠物300和第三半导体芯片400的第二模制层140。第三半导体芯片400可设置在第一模制层120上，使得第三半导体芯片400的至少一部分与第二芯片层叠物300的在第二方向D2上突出的边缘部分390垂直地交叠。

另外，半导体封装10可包括设置在第一模制层120中的第一模制通孔(throughmold via)122和第二模制通孔124。第一模制通孔122可将第三半导体芯片400电连接到封装基板100，第二模制通孔124可将第二芯片层叠物300电连接到封装基板100。

封装基板100可对应于将包括在第一芯片层叠物200和第二芯片层叠物300中的第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350电连接和信号连接到外部装置(图1A中未示出)的互连结构。封装基板100可包括多层电路图案以及用于将多层电路图案彼此电绝缘的绝缘层。例如，封装基板100可以是印刷电路板(PCB)、中介层(interposer)或柔性PCB。

封装基板100包括第一表面100S1和第二表面100S2。第一芯片层叠物200设置在第一表面100S1上，并且第二表面100S2被设置为与第一芯片层叠物200相对。封装基板100可包括基板主体(包括绝缘材料或介电材料)以及设置在第一表面100S1和第二表面100S2上的导电迹线图案。

在本公开的实施方式中，导电迹线图案可包括与第一表面100S1相邻设置的第一芯片连接图案111、第二芯片连接图案112和第三芯片连接图案113。如图1A所示，第一芯片连接图案111、第二芯片连接图案112和第三芯片连接图案113可被嵌入在封装基板100中，并且第一芯片连接图案111、第二芯片连接图案112和第三芯片连接图案113的顶表面可在第一表面100S1处暴露。第一芯片连接图案111可连接到将第一芯片层叠物200的第一半导体芯片210、220、230、240和250彼此电连接的第一接合线501。第二芯片连接图案112可连接到第二模制通孔124。第二模制通孔124可连接到将第二芯片层叠物300的第二半导体芯片310、320、330、340和350彼此电连接的第二接合线502。第三芯片连接图案113可连接到第一模制通孔122。第一模制通孔122可连接到与第三半导体芯片400联接的第三接合线503。另外，第一芯片连接图案111和第二芯片连接图案112可通过第一内部导电迹线图案117a和第二内部导电迹线图案117b电连接到第三芯片连接图案113。第二内部导电迹线图案117b可通过第一内部导电迹线图案117a电连接到第三芯片连接图案113，如图1A所示。另选地，根据本公开的实施方式，第二内部导电迹线图案117b可直接连接到第三芯片连接图案113。

在实施方式中，导电迹线图案可包括设置在第二表面100S2上的球形连接图案114。外连接器115可附接到球形连接图案114以将半导体封装10电连接到外部装置。例如，外连接器115可以是焊球、凸块或焊膏图案。

在实施方式中，导电迹线图案还可包括将第一至第三芯片连接图案111、112和113电连接到球形连接图案114的内部导电迹线图案(未示出)。

参照图1A，第一芯片层叠物200的第一半导体芯片210、220、230、240、250和260可依次层叠以在第一方向D1上偏移。具体地，第一半导体芯片220、230、240、250和260可依次层叠在第一半导体芯片210上以在第一方向D1上相对于第一半导体芯片210偏移。即，第一半导体芯片210、220、230、240、250和260类似阶梯结构层叠以在第一方向D1上升高。结果，如图1A所示，第一芯片层叠物200的阶梯结构形成有侧面F1和F2。第一芯片层叠物200的阶梯结构的侧面F1也被称为“正常”阶梯结构F1，第一芯片层叠物200的阶梯结构的侧面F2也被称为“倒置”阶梯结构F2。结果，随着第一芯片层叠物200升高并向第一方向D1突出，第一半导体芯片210、220、230、240、250和260中的一个或更多个(通常来自第一芯片层叠物200的顶部)可具有边缘部分290。

在实施方式中，第一半导体芯片210、220、230、240、250和260可以是具有相同功能的芯片。第一半导体芯片210、220、230、240、250和260可具有相同的尺寸(例如，相同的大小)。第一半导体芯片210、220、230、240、250和260可以是存储器芯片。在一些其它实施方式中，第一半导体芯片210、220、230、240、250和260中的至少一个可具有与第一半导体芯片210、220、230、240、250和260中的其它不同的功能。

第一半导体芯片210、220、230、240、250和260中的每一个可具有第一芯片焊盘202。第一芯片焊盘202可设置在通过“正常”阶梯结构F1暴露的第一半导体芯片210、220、230、240、250和260的第一表面200S1的边缘区域上。如图1A所示，第一半导体芯片210、220、230、240、250和260中的每一个可具有被设置为与其第一芯片焊盘202相对的第二表面200S2。作为第一半导体芯片210、220、230、240、250和260当中的最顶部芯片，第一半导体芯片260可具有第一芯片焊盘204，并且第一芯片焊盘204可位于第一半导体芯片210、220、230、240和250的第一焊盘202的相对侧。即，第一焊盘202位于“正常”阶梯结构F1的暴露部分上(如图1A所示)，但第一芯片焊盘204位于相对侧的暴露部分上(也如图1A所示)。这是因为第二芯片层叠物300的第二半导体芯片310、320、330、340和350类似阶梯结构层叠在第一芯片层叠物200上，在与第一方向D1相反的第二方向D2上交错升高。即，第二半导体芯片310、320、330、340、350和360类似阶梯结构层叠以在第二方向D2上升高，如图1A所示。第一半导体芯片210、220、230、240和250的第一芯片焊盘202可通过第一接合线501彼此电连接，并且第一接合线501可延伸以将第一芯片层叠物200电连接到第一芯片连接图案111。因此，第一芯片连接图案111可与第一芯片层叠物200的“正常”阶梯结构F1相邻设置。

作为第一半导体芯片210、220、230、240、250和260当中的最底部芯片，第一半导体芯片210可使用粘合层201接合到封装基板100。另外，剩余的第一半导体芯片220、230、240、250和260也可通过位于其间的粘合层201彼此接合。

再参照图1A，第一模制层120可设置在封装基板100的第一表面100S1上以覆盖第一芯片层叠物200。第一模制层120可形成为包封并保护第一芯片层叠物200免受外部环境影响。第一模制层120可包括诸如环氧模塑料(EMC)材料的绝缘材料。根据如图1A所示的实施方式，第一模制层120形成为在暴露最顶部的第一半导体芯片260的同时包封第一芯片层叠物200，以使得第二芯片层叠物300可形成在最顶部的第一半导体芯片260的暴露表面上。

第一模制通孔122和第二模制通孔124可设置在第一模制层120中。第一模制通孔122和第二模制通孔124中的每一个可包括导电材料。例如，第一模制通孔122和第二模制通孔124中的每一个可由金属镀层形成。在实施方式中，可通过对第一模制层120进行构图以形成暴露第二芯片连接图案112和第三芯片连接图案113的通孔并使用镀覆工艺利用导电材料填充通孔来制造第一模制通孔122和第二模制通孔124。第一模制通孔122可与正常阶梯结构F1相邻设置，并且第二模制通孔124可与倒置阶梯结构F2相邻设置。

第二芯片层叠物300可设置在第一模制层120的第一表面120S上。第二芯片层叠物300的第二半导体芯片310、320、330、340和350可依次层叠在第一芯片层叠物200上以在与第一方向D1相反的第二方向D2上偏移。具体地，第二半导体芯片310、320、330、340和350可依次层叠在最顶部的第一半导体芯片260上以在第二方向D2上偏移。结果，如图1A所示，第二芯片层叠物300的阶梯结构形成有侧面F3和F4。第二芯片层叠物300的阶梯结构的侧面F3也被称为“正常”阶梯结构F3，第二芯片层叠物300的阶梯结构的侧面F4也被称为“倒置”阶梯结构F4。结果，随着第二芯片层叠物300升高并向第二方向D2突出，第二半导体芯片310、320、330、340和350中的一个或更多个(通常来自第二芯片层叠物300的顶部)可具有边缘部分390。结果，随着第一芯片层叠物200升高并向第一方向D1突出，第一半导体芯片210、220、230、240、250和260中的一个或更多个(通常来自第一芯片层叠物200的顶部)可具有边缘部分290。

在实施方式中，第二半导体芯片310、320、330、340和350可以是具有相同功能的芯片。第二半导体芯片310、320、330、340和350可具有相同的尺寸(例如，相同的大小)。第二半导体芯片310、320、330、340和350可以是存储器芯片。在一些其它实施方式中，第二半导体芯片310、320、330、340和350中的至少一个第二半导体芯片可具有与第二半导体芯片310、320、330、340和350中的其它第二半导体芯片不同的功能。另选地，根据本公开的实施方式，第二半导体芯片310、320、330、340和350可具有与第一半导体芯片210、220、230、240、250和260相同的功能。即，第二半导体芯片310、320、330、340和350可具有与第一半导体芯片210、220、230、240、250和260相同的大小。

第二半导体芯片310、320、330、340和350中的每一个可具有第二芯片焊盘304。第二芯片焊盘304可设置在通过“正常”阶梯结构F3暴露的第二半导体芯片310、320、330、340和350的第一表面300S1的边缘区域上。如图1A所示，第二半导体芯片310、320、330、340和350中的每一个可具有被设置为与其第二芯片焊盘304相对的第二表面300S2。第二半导体芯片310、320、330、340和350的第二芯片焊盘304可通过第二接合线502彼此电连接。另外，第二半导体芯片310、320、330、340和350的第二芯片焊盘304可通过第二接合线502连接到第一芯片层叠物200的最顶部的第一半导体芯片260的第一芯片焊盘204。第二接合线502可延伸以连接到第二模制通孔124。

在实施方式中，第二接合线502可直接连接到第二模制通孔124的顶表面。然而，应该容易地理解，通过各种实施方式描述的本公开的范围不仅限于图1A所示。尽管图中未示出，但用于通孔连接的导电图案可设置在第二模制通孔124的相应顶表面上，并且第二接合线502可接合到用于通孔连接的相应导电图案。用于通孔连接的导电图案可使用一般沉积工艺技术来形成。

与第二半导体芯片310、320、330、340和350当中的最底部芯片对应的第二半导体芯片310可使用粘合层301接合到第一半导体芯片260。另外，剩余的第二半导体芯片320、330、340和350也可通过位于其间的粘合层301彼此接合。

参照图1A和图1B，第三半导体芯片400可设置在第一模制层120上以与第二芯片层叠物300横向相邻。第三半导体芯片400可被设置为面向第二芯片层叠物300的“倒置”阶梯结构F4。第三半导体芯片400可包括第三芯片焊盘402。第三芯片焊盘402可设置在第三半导体芯片400的第一表面400S1的边缘区域上。如图1A所示，第三半导体芯片400可具有设置有第三芯片焊盘402的第一表面400S1以及被设置为与第三芯片焊盘402相对的第二表面400S2。第三半导体芯片400可使用粘合层401附接到第一模制层120。

第三芯片焊盘402可通过第三接合线503连接到第一模制通孔122。在实施方式中，第三接合线503可直接接合到第一模制通孔122的顶表面。然而，应该容易地理解，通过各种实施方式描述的本公开的范围不仅限于图1A所示。即，尽管图中未示出，但用于通孔连接的导电图案可设置在第一模制通孔122的相应顶表面上，并且第三接合线503可接合到用于通孔连接的相应导电图案。用于通孔连接的导电图案可使用一般沉积工艺技术来形成。第三半导体芯片400可通过第三接合线503和第一模制通孔122电连接到第三芯片连接图案113。另外，由于第三芯片连接图案113通过第一内部导电迹线图案117a和第二内部导电迹线图案117b连接到第一芯片连接图案111和第二芯片连接图案112，所以第三半导体芯片400可电连接到第一芯片层叠物200和第二芯片层叠物300的第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350。第二内部导电迹线图案117b可通过第一内部导电迹线图案117a电连接到第三芯片连接图案113，如图1A所示。然而，另选地，根据本公开的实施方式，第二内部导电迹线图案117b可直接连接到第三芯片连接图案113。

在实施方式中，第一芯片层叠物200和第二芯片层叠物300的第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350可以是存储器芯片，并且第三半导体芯片400可以是包括逻辑电路的逻辑芯片。例如，第三半导体芯片400可以是控制第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350的操作的控制器芯片。

再参照图1A和图1B，第三半导体芯片400的至少一部分可与第二芯片层叠物300的在第二方向D2上突出的边缘部分390垂直地交叠。即，第三半导体芯片400的至少一部分可位于第二芯片层叠物300的“倒置”阶梯结构F4下方。换言之，在第二方向上升高的层叠的第二半导体芯片310、320、330、340和350中的一个或更多个在第三半导体芯片400的至少一部分上方升高。因此，由于在平面图中第三半导体芯片400的至少一部分与第二芯片层叠物300的边缘部分390交叠，所以可增加能够设置第三半导体芯片400的空间裕度。另外，第三半导体芯片400可设置在第一模制层120上以与第二芯片层叠物300相邻，从而增加半导体封装10的集成密度。

尽管图1A和图1B示出第三半导体芯片400的一部分与第二芯片层叠物300的边缘部分390垂直地交叠的示例，但本公开可不限于此。例如，在一些其它实施方式中，第三半导体芯片400可被设置为使得第三半导体芯片400的整个部分与第二芯片层叠物300的在第二方向D2上突出的边缘部分390垂直地交叠。

第二模制层140可设置在第一模制层120的第一表面120S上以覆盖第二芯片层叠物300和第三半导体芯片400。第二模制层140可被设置为保护第二芯片层叠物300和第三半导体芯片400免受外部环境影响。第二模制层140可包括诸如EMC材料的绝缘材料。

图2是示出图1A和图1B所示的半导体封装10的一部分的平面图。更具体地，图2选择性地示出关于设置在第一模制层120上的第二芯片层叠物300的最底部和最顶部的第二半导体芯片310和350的部分。另外，在半导体封装10的其它各种元件(示出于图1A和图1B，但可能未具体地示出于图2)当中，第三半导体芯片400与第二芯片层叠物300相邻设置在第一模制层120上。此外，如图2所示，第一芯片层叠物200的最顶部的第一半导体芯片260的一部分在第一模制层120的第一表面120S处暴露。在图2中具体地省略了第二芯片层叠物300的第二半导体芯片320、330和340(即，层叠在最顶部的第二半导体芯片350与最底部的第二半导体芯片310之间)以及直接连接到第二半导体芯片320、330和340的接合线，因为它们的存在即使未示出于图2中也可容易地理解。

参照图2，第二芯片层叠物300的最底部的第二半导体芯片310上的第二芯片焊盘304可通过第二接合线502电连接到第一芯片层叠物200的最顶部的第一半导体芯片260上的第一芯片焊盘204。此外，第二接合线502可将位于最顶部的第一半导体芯片260上的第一芯片焊盘204电连接到第二模制通孔124。

第三半导体芯片400上的第三芯片焊盘402可通过第三接合线503电连接到第一模制通孔122。

如图2所示，如垂直看到的(在图2中标记为z轴方向)，第三半导体芯片400的至少一部分可与第二芯片层叠物300的在第二方向D2上相对于最底部的第二半导体芯片310偏移的最顶部的第二半导体芯片350交叠。在实施方式中，第三半导体芯片400的平面面积可小于第二半导体芯片310或350的平面面积。由于允许第三半导体芯片设置在第二芯片层叠物300的阶梯状结构的一部分下方的交叠设计，半导体封装10的总封装大小可减小以用于更大的紧凑性。

如参照图1A至图1B和图2所示，根据实施方式的半导体封装10可包括封装基板100、层叠在封装基板100上的第一芯片层叠物200、覆盖第一芯片层叠物200的第一模制层120、层叠在第一模制层120上的第二芯片层叠物300和第三半导体芯片400、以及设置在第一模制层120上以覆盖第二芯片层叠物300和第三半导体芯片400的第二模制层140。在这种情况下，第三半导体芯片400可设置在第一模制层120的第一表面120S上。第一模制层120的第一表面120S上的电路图案的密度可为零或者可小于封装基板100的第一表面100S1上的电路图案的密度。这可导致能够设置第三半导体芯片400的空间裕度增加。

另外，由于通过类似阶梯状结构依次层叠第二半导体芯片310、320、330、340和350以在特定方向上偏移来形成第二芯片层叠物300，所以第三半导体芯片400可被设置为与第二芯片层叠物300的在阶梯状结构的升高方向上突出的边缘部分垂直地交叠。因此，第三半导体芯片400可设置在第一模制层120的第一表面120S上以靠近第二芯片层叠物300。因此，半导体封装10的总尺寸可减小，并且半导体封装10的集成密度可增加。

根据上述实施方式，第三半导体芯片400可通过设置在第一模制层120中的第一模制通孔122电连接到封装基板100的第三芯片连接图案113。另外，第三半导体芯片400可通过设置在封装基板100中的第一内部导电迹线图案117a和第二内部导电迹线图案117b电连接到第一芯片连接图案111和第二芯片连接图案112。此外，第三半导体芯片400可通过第一接合线501和第二接合线502电连接到第一芯片层叠物200和第二芯片层叠物300。在实施方式中，如果第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350是存储器芯片并且第三半导体芯片400是控制器芯片，则设置在第一模制层120上的第三半导体芯片400可通过上述各种互连图案有效地控制第一芯片层叠物200和第二芯片层叠物300的第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350的操作。

图3A是示出根据本公开的实施方式的半导体封装20的横截面图。图3B是示出图3A所示的半导体封装20的部分“20A”的放大图。图4是示出半导体封装20的一部分的平面图。图4选择性地示出图3A和图3B所示的半导体封装20的各种元件当中的设置在第一模制层120上的第二芯片层叠物300的最底部和最顶部的第二半导体芯片310和350以及与第二芯片层叠物300相邻设置的第三半导体芯片400。此外，图4示出在第一模制层120的第一表面120S处暴露以与第一芯片层叠物200的最顶部芯片210对应的第一半导体芯片260。图4中未具体示出第二芯片层叠物300的第二半导体芯片320、330和340(其中层叠在最顶部第二芯片350和最底部第二芯片310之间)以及直接连接到第二半导体芯片320、330和340的接合线，但其存在应该根据本公开的实施方式容易地理解。

参照图3A至图3B和图4，与参照图1A至图1B和图2描述的半导体封装10相比，半导体封装20还可包括设置在第一模制层120和第二芯片层叠物300之间的支撑结构600。

支撑结构600可设置在第一模制层120的第一表面120S上。支撑结构600可通过粘合层601附接到第一模制层120。在实施方式中，支撑结构600可以是包括绝缘材料的虚拟图案。另选地，根据本公开的实施方式，支撑结构600可以是其中包括集成电路的PCB或中介层。在这种情况下，支撑结构600可设置在第一芯片层叠物200的最顶部的第一半导体芯片260和第二芯片层叠物300的最底部的第二半导体芯片310之间以将两个芯片260和310彼此分离。

参照图3B，支撑结构600的厚度t600可大于第三半导体芯片400的厚度t400。从第一模制层120的第一表面120S到支撑结构600的顶表面的高度h600可大于从第一模制层120的第一表面120S到第三半导体芯片400的顶表面的高度h400。因此，可存在与第三半导体芯片400的顶表面和支撑结构600的顶表面之间的水平差(即，如图3B所示，h600和h400之差)对应的间隙G。

再参照图3A至图3B和图4，其中示出了在其相对侧的支撑结构600的第一侧表面600L和第二侧表面600R。第二芯片层叠物300的最底部的第二半导体芯片310可具有面向彼此的第一侧表面300L和第二侧表面300R。在这种情况下，支撑结构600的第一侧表面600L可相对于第二半导体芯片310的第一侧表面300L在第一方向D1上偏移。具体地，支撑结构600的第一侧表面600L可被设置为相对于第二半导体芯片310的第一侧表面300L朝着第二半导体芯片310的中央部分偏移距离Lr。

参照图4，支撑结构600的平面面积可小于第二芯片层叠物300的第二半导体芯片310的平面面积。因此，可在第二半导体芯片310下方提供能够容纳第三半导体芯片400的至少一部分的附加空间。结果，第二芯片层叠物300的在第二方向D2上突出的边缘部分390’(如图3B所示)可被设置为与第三半导体芯片400的整个部分完全交叠。即，当从平面图看时，第三半导体芯片400可被设置为与第二芯片层叠物300的边缘部分390’完全交叠。

根据如上所述的本公开的实施方式，支撑结构600可设置在第一模制层120和第二芯片层叠物300之间。支撑结构600的高度可被设定为大于第三半导体芯片400的高度，并且支撑结构600的第一侧表面600L可被设置为相对于第二半导体芯片310的第一侧表面300L在第一方向D1上偏移。结果，能够在第一模制层120上设置第三半导体芯片400的空间裕度可增加，以减小半导体封装20的大小。

图5是示出根据本公开的实施方式的半导体封装30的横截面图。参照图5，与参照图1A至图1B和图2描述的半导体封装10相比，半导体封装30可包括具有与第一芯片层叠物200的层叠配置不同的层叠配置的第一芯片层叠物200A。

参照图5，第一芯片层叠物200A的第一半导体芯片210、220、230、240、250和260可依次层叠在封装基板100上以在第一方向D1和第二方向D2上交替地偏移。例如，第一芯片层叠物200A的第一半导体芯片210、220、230、240、250和260可沿着垂直方向以锯齿形方式依次层叠。

层叠为相对于第一半导体芯片220和240在第二方向D2上偏移的第一半导体芯片210、230和250可通过设置在第一半导体芯片210、230和250的在第二方向D2上突出的第一边缘部分上的第一芯片焊盘202a电连接到封装基板100的第一芯片连接图案111a。第一半导体芯片210、230和250可通过第一接合线501a电连接到第一芯片连接图案111a。另外，层叠为相对于第一半导体芯片210、230和250在第一方向D1上偏移的第一半导体芯片220和240可通过设置在第一半导体芯片220和240的在第一方向D1上突出的第一边缘部分上的第一芯片焊盘204b电连接到封装基板100的第一芯片连接图案111b。第一半导体芯片220和240可通过第一接合线501b电连接到第一芯片连接图案111b。第三芯片连接图案113可通过设置在封装基板100中的第一内部导电迹线图案117a和第二内部导电迹线图案117b电连接到第一和第二芯片连接图案111a、111b和112。因此，第三半导体芯片400可电连接到第一芯片层叠物200和第二芯片层叠物300的第一和第二半导体芯片210、220、230、240、250、260、310、320、330、340和350。如图5所示，第二内部导电迹线图案117b可通过第一内部导电迹线图案117a电连接到第三芯片连接图案113。另选地，根据本公开的实施方式，第二内部导电迹线图案117b可直接连接到第三芯片连接图案113。

根据上述各种实施方式，半导体封装中的各个芯片层叠物可被配置为包括层叠以偏移的多个半导体芯片以及覆盖所述多个半导体芯片的模制层。因此，电连接到芯片层叠物的另一半导体芯片可有效地设置在半导体封装中。因此，半导体封装的大小可减小，并且半导体封装的集成密度可增加。

图6是示出包括采用根据本公开的实施方式的半导体封装的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或者读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的半导体封装中的至少一个。

存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。

图7是示出包括根据本公开的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据可移动的路径的总线8715彼此联接。

在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据如本文所描述的本公开的实施方式的半导体封装中的至少一个。输入/输出单元8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。

存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。

电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。

电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。

如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDAM(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。

本文中出于例示性目的公开了本公开的各种实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可进行各种修改、添加和替换。

相关申请的交叉引用

本申请要求2019年2月1日提交的韩国申请No.10-2019-0013693的优先权，其整体通过引用并入本文。

Claims (25)

1.一种半导体封装，该半导体封装包括：

设置在基板上方的多个层叠的第一半导体芯片，所述多个层叠的第一半导体芯片的至少一部分被包封在第一模制层中；

设置在所述多个层叠的第一半导体芯片中的最顶部芯片和所述第一模制层上方的多个层叠的第二半导体芯片；以及

也设置在所述第一模制层上方并与所述多个层叠的第二半导体芯片相邻的第三半导体芯片，

其中，所述第三半导体芯片的至少一部分与所述多个层叠的第二半导体芯片中的一个或更多个第二半导体芯片的一部分交叠，

其中，所述第三半导体芯片被设置在所述多个层叠的第一半导体芯片中的所述最顶部芯片上方。

2.根据权利要求1所述的半导体封装，

其中，所述多个层叠的第二半导体芯片被层叠为类似于在第二方向上交错升高的阶梯结构，使得在所述第二方向上升高的所述多个层叠的第二半导体芯片中的一个或更多个第二半导体芯片在所述第三半导体芯片的至少一部分上方升高。

3.根据权利要求2所述的半导体封装，

其中，所述多个层叠的第一半导体芯片被层叠为类似于在与所述第二方向相反的第一方向上交错升高的阶梯结构。

4.根据权利要求3所述的半导体封装，

其中，所述多个层叠的第二半导体芯片中的最底部芯片偏移地设置在所述多个层叠的第一半导体芯片中的所述最顶部芯片上以暴露所述多个层叠的第一半导体芯片中的所述最顶部芯片的端部。

5.根据权利要求3所述的半导体封装，该半导体封装还包括：

第一模制通孔，该第一模制通孔与所述多个层叠的第一半导体芯片的阶梯结构的第一侧面相邻形成在所述第一模制层中，以及

第二模制通孔，该第二模制通孔与所述多个层叠的第一半导体芯片的所述阶梯结构的第二侧面相邻形成在所述第一模制层中，

其中，所述第二侧面与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第一侧面相反。

6.根据权利要求5所述的半导体封装，该半导体封装还包括：

第一接合线，所述第一接合线将所述多个层叠的第一半导体芯片电连接到封装基板的芯片连接图案；

第二接合线，所述第二接合线将所述多个层叠的第二半导体芯片和所述多个层叠的第一半导体芯片中的所述最顶部芯片电连接到所述第二模制通孔；以及

第三接合线，所述第三接合线将所述第三半导体芯片电连接到所述第一模制通孔。

7.根据权利要求6所述的半导体封装，其中，所述封装基板包括：

第一芯片连接图案，所述第一芯片连接图案被设置为与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第一侧面相邻并且连接到所述第一接合线；

第二芯片连接图案，所述第二芯片连接图案被设置为与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第二侧面相邻并且连接到所述第二模制通孔；以及

第三芯片连接图案，所述第三芯片连接图案被设置为与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第一侧面相邻并且连接到所述第一模制通孔。

8.根据权利要求7所述的半导体封装，其中，所述第一芯片连接图案和所述第二芯片连接图案通过设置在所述封装基板中的内部导电迹线图案电连接到所述第三芯片连接图案。

9.根据权利要求2所述的半导体封装，

其中，所述多个层叠的第一半导体芯片被层叠为类似于垂直地升高的锯齿形结构以暴露所述多个层叠的第一半导体芯片的端部，并且

其中，所述多个层叠的第二半导体芯片中的最底部芯片偏移地设置在所述多个层叠的第一半导体芯片中的所述最顶部芯片上以暴露所述多个层叠的第一半导体芯片中的所述最顶部芯片的端部。

10.根据权利要求1所述的半导体封装，该半导体封装还包括支撑结构，该支撑结构形成在所述第一模制层与所述多个层叠的第二半导体芯片中的最底部芯片之间。

11.根据权利要求10所述的半导体封装，

其中，所述多个层叠的第二半导体芯片层叠在所述支撑结构的至少一部分上方并类似于在第二方向上交错升高的阶梯结构，使得在所述第二方向上升高的所述多个层叠的第二半导体芯片中的一个或更多个第二半导体芯片在所述第三半导体芯片的至少一部分上方升高。

12.根据权利要求11所述的半导体封装，

其中，所述支撑结构的厚度大于所述第三半导体芯片的厚度。

13.根据权利要求10所述的半导体封装，

其中，所述多个层叠的第一半导体芯片被层叠为类似于在与第二方向相反的第一方向上交错升高的阶梯结构。

14.根据权利要求13所述的半导体封装，

其中，所述多个层叠的第二半导体芯片中的最底部芯片偏移地设置在所述多个层叠的第一半导体芯片中的所述最顶部芯片上以暴露所述多个层叠的第一半导体芯片中的所述最顶部芯片的端部。

15.根据权利要求13所述的半导体封装，该半导体封装还包括：

第一模制通孔，该第一模制通孔与所述多个层叠的第一半导体芯片的所述阶梯结构的第一侧面相邻形成在所述第一模制层中，以及

第二模制通孔，该第二模制通孔与所述多个层叠的第一半导体芯片的所述阶梯结构的第二侧面相邻形成在所述第一模制层中，

其中，所述第二侧面与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第一侧面相反。

16.根据权利要求15所述的半导体封装，该半导体封装还包括：

第一接合线，所述第一接合线将所述多个层叠的第一半导体芯片电连接到封装基板的芯片连接图案；

第二接合线，所述第二接合线将所述多个层叠的第二半导体芯片和所述多个层叠的第一半导体芯片中的最顶部芯片电连接到所述第二模制通孔；以及

第三接合线，所述第三接合线将所述第三半导体芯片电连接到所述第一模制通孔。

17.根据权利要求16所述的半导体封装，其中，所述封装基板包括：

第一芯片连接图案，所述第一芯片连接图案被设置为与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第一侧面相邻并且连接到所述第一接合线；

第二芯片连接图案，所述第二芯片连接图案被设置为与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第二侧面相邻并且连接到所述第二模制通孔；以及

第三芯片连接图案，所述第三芯片连接图案被设置为与所述多个层叠的第一半导体芯片的所述阶梯结构的所述第一侧面相邻并且连接到所述第一模制通孔。

18.根据权利要求17所述的半导体封装，其中，所述第一芯片连接图案和所述第二芯片连接图案通过设置在所述封装基板中的内部导电迹线图案电连接到所述第三芯片连接图案。

19.根据权利要求10所述的半导体封装，

其中，所述多个层叠的第一半导体芯片被层叠为类似于垂直地升高的锯齿形结构以暴露所述多个层叠的第一半导体芯片的端部，并且

其中，所述多个层叠的第二半导体芯片中的最底部芯片偏移地设置在所述多个层叠的第一半导体芯片中的所述最顶部芯片上以暴露所述多个层叠的第一半导体芯片中的所述最顶部芯片的端部。

20.一种具有设置在基板上方的多个存储器芯片和存储控制器的半导体封装，该半导体封装包括：

设置在所述基板上方的多个层叠的第一存储器芯片，所述多个层叠的第一存储器芯片的至少一部分被包封在第一模制层中；

设置在所述多个层叠的第一存储器芯片中的最顶部芯片和所述第一模制层上方的多个层叠的第二存储器芯片；以及

也设置在所述第一模制层上方并与所述多个层叠的第二存储器芯片相邻的所述存储控制器，

其中，所述存储控制器的至少一部分与所述多个层叠的第二存储器芯片中的一个或更多个第二存储器芯片的一部分交叠以与所述存储控制器与所述多个层叠的第二存储器芯片之间的交叠部分成比例地减小所述半导体封装的大小，

其中，所述存储控制器被设置在所述多个层叠的第一存储器芯片中的所述最顶部芯片上方。

21.根据权利要求20所述的半导体封装，该半导体封装还包括支撑结构，该支撑结构形成在所述第一模制层与所述多个层叠的第二存储器芯片中的最底部芯片之间。

22.根据权利要求20所述的半导体封装，该半导体封装还包括：

第一模制通孔，该第一模制通孔与所述多个层叠的第一存储器芯片的阶梯结构的第一侧面相邻形成在所述第一模制层中，以及

第二模制通孔，该第二模制通孔与所述多个层叠的第一存储器芯片的所述阶梯结构的第二侧面相邻形成在所述第一模制层中，

其中，所述第二侧面与所述多个层叠的第一存储器芯片的所述阶梯结构的所述第一侧面相反。

23.根据权利要求22所述的半导体封装，该半导体封装还包括：

第一接合线，所述第一接合线将所述多个层叠的第一存储器芯片电连接到封装基板的芯片连接图案；

第二接合线，所述第二接合线将所述多个层叠的第二存储器芯片和所述多个层叠的第一存储器芯片中的所述最顶部芯片电连接到所述第二模制通孔；以及

第三接合线，所述第三接合线将所述存储控制器电连接到所述第一模制通孔。

24.根据权利要求23所述的半导体封装，其中，所述封装基板包括：

第一芯片连接图案，所述第一芯片连接图案被设置为与所述多个层叠的第一存储器芯片的所述阶梯结构的所述第一侧面相邻并且连接到所述第一接合线；

第二芯片连接图案，所述第二芯片连接图案被设置为与所述多个层叠的第一存储器芯片的所述阶梯结构的所述第二侧面相邻并且连接到所述第二模制通孔；以及

第三芯片连接图案，所述第三芯片连接图案被设置为与所述多个层叠的第一存储器芯片的所述阶梯结构的所述第一侧面相邻并且连接到所述第一模制通孔。

25.根据权利要求24所述的半导体封装，其中，所述第一芯片连接图案和所述第二芯片连接图案通过设置在所述封装基板中的内部导电迹线图案电连接到所述第三芯片连接图案。