TW202036688A

TW202036688A - 製造半導體元件之方法以及半導體元件

Info

Publication number: TW202036688A
Application number: TW108139130A
Authority: TW
Inventors: 韓蕙安; 劉定一; 范彧達; 許凱翔
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-10-31
Filing date: 2019-10-29
Publication date: 2020-10-01
Also published as: KR20200050426A; US12020947B2; US20200135868A1; CN111129147A; CN111129147B; DE102019128758A1; KR102271590B1; TWI730478B; US20240312792A1; US20210351041A1; US11069534B2

Abstract

在一種製造半導體元件之方法中，在通道區域之上形成閘極介電層，在閘極介電層之上形成第一導電層，在第一導電層之表面區域處形成保護層，藉由在保護層上施加含有金屬之氣體而形成含金屬層，且藉由使用溶液之濕式蝕刻操作移除含金屬層。保護層抵抗濕式蝕刻操作之溶液。

Description

製造半導體元件之方法以及半導體元件

隨著積體電路不斷縮小以及對積體電路之速度的要求不斷增加，電晶體需要在不斷變小的尺寸下具有更高的驅動電流。因此開發出鰭式場效電晶體(Fin Field-Effect Transistors,FinFET)。鰭式場效電晶體包括在基板上方之垂直半導體鰭片。半導體鰭片用以形成源極及汲極區域，以及在源極及汲極區域之間的通道區域。形成淺溝槽隔離(Shallow Trench Isolation,STI)區域以限定半導體鰭片。鰭式場效電晶體亦包括閘極堆疊，此些閘極堆疊形成在半導體鰭片之側壁及頂表面上。因為鰭式場效電晶體具有三維通道結構，所以至通道之離子佈植製程需要格外小心以減少任何幾何效應。

10‧‧‧基板

20‧‧‧鰭片結構

22‧‧‧凹槽

30‧‧‧隔離絕緣層

40‧‧‧虛設閘極結構

42‧‧‧虛設閘極介電層

44‧‧‧虛設閘電極層

46‧‧‧側壁間隔物

47‧‧‧閘極空間

50‧‧‧ILD層

60‧‧‧源極/汲極磊晶層

61‧‧‧介面層

62‧‧‧閘極介電層

63‧‧‧第一導電層

64‧‧‧第一帽層

65‧‧‧第二導電層

66‧‧‧保護層

67‧‧‧第三導電層

68‧‧‧第四導電層

72‧‧‧保護層

74‧‧‧保護層

82‧‧‧功函數調整層

84‧‧‧閘極金屬層

100‧‧‧下伏層

110‧‧‧第一導電層

120‧‧‧保護層

130‧‧‧第二導電層

210‧‧‧操作

215‧‧‧操作

220‧‧‧操作

225‧‧‧操作

230‧‧‧操作

235‧‧‧操作

240‧‧‧操作

245‧‧‧操作

250‧‧‧操作

255‧‧‧操作

260‧‧‧操作

當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案。應強調，根據行業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。

第1A圖圖示根據本揭示案之實施例之半導體元件的橫截面圖。

第1B圖圖示根據本揭示案之實施例的製造半導體元件之流程圖。

第2A圖、第2B圖、第2C圖、第2D圖、第2E圖、第2F圖、第2G圖及第2H圖圖示根據本揭示案之實施例的半導體元件之依序製造製程之各種階段的橫截面圖。

第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖及第3H圖圖示根據本揭示案之實施例的半導體元件之依序製造製程之各種階段的橫截面圖。

第4A圖、第4B圖、第4C圖及第4D圖圖示根據本揭示案之實施例的半導體元件之依序製造製程之各種階段的橫截面圖。

第5A圖、第5B圖、第5C圖及第5D圖圖示根據本揭示案之實施例的半導體元件之依序製造製程之各種階段的橫截面圖。

應理解，以下揭示內容提供了用於實施本發明之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實施例或實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，元件之尺寸並不限於所揭示之範圍或值，而是可取決於製程條件及/或元件之所需性質。此外，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可形成為插入第一特徵與第二特徵而使得第一特徵與第二特徵可不直接接觸的實施例。為了簡化及清楚，可以不同比例任意地繪製各種特徵。在隨附圖式中，為了簡化可省略一些層/特徵。

另外，為了描述簡單起見，可在本文中使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋設備在使用中或操作中之不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。另外，術語「由……製成」可意謂「包括」或「由……組成」。另外，在以下製造製程中，在所述操作之間可存在一或更多個額外操作，且操作之次序可改變。在本揭示案中，短語「A、B及C中之一者」意謂「A、B及/或C」(A、B、C、A與B、A與C、B與C，或者A、B及C)，且並不意謂來自A之一個元件、來自B之一個元件以及來自C之一個元件，除非另有描述。在整個揭示案中，可互換地使用源極及汲極，且源極/汲極代表源極及汲極中之一者或其兩者。

所揭示實施例係關於一種半導體元件，特地而言係關於一種場效應電晶體(field effect transistor,FET)及其製造方法。諸如本文中所揭示之實施例的實施例通常不僅適用於鰭式場效電晶體，而且適用於雙閘極、環閘極、歐米茄閘極(omega-gate)或全閘極(GAA)電晶體，及/或具有金屬閘極結構之任何適當元件。

如第1A圖中所示，在一些實施例中，在下伏層100之上形成第一導電層110。在一些實施例中，下伏層100為介電層、半導體層或導電(金屬或含金屬的)層。在一些實施例中，下伏層100為閘極介電層。在第一導電層110上形成保護層120，且進一步在保護層120之上形成第二導電層130。保護層120具有防止第一導電層110與第二導電層130之間的物理相互作用(例如，擴散)及/或化學反應的功能。在一些實施例中，第二導電層130為半導體元件之一部分，且在其他實施例中，隨後將第二導電層130移除且不保留在半導體元件中。

在一些實施例中，保護層120為第一導電層110之摻雜層。摻雜劑包括硼、矽、碳及氮中之一或更多者。藉由施加含摻雜劑之氣體或將摻雜劑之離子佈植至表面部分中將摻雜劑引入第一導電層110之表面部分中。用於氣體施加之源(前驅物)氣體包括B₂H₆、矽烷(SiH₄)、乙矽烷(Si₂H₆)、二氯矽烷(SiH₂Cl₂)、六氯乙矽烷(Si₂Cl₆)、CF₄、CHF₃、NH₃及任何其他適當的氣體。在一些實施例中，將氣體施加至第一導電層110之表面歷時1秒至60秒。在一些實施例中，使用含摻雜劑之電漿。在一些實施例中，保護層120為聚合物層或介電層。在一些實施例中，在移除第二導電層130之後移除保護層120。

在一些實施例中，第一導電層110為Ti、TiN、TiAlC、Ta或TaN之層。在一些實施例中，第二導電層130為W、Co、Ni或Mo之層。在其他實施例中，第二導電層130為Ti、TiN、TiAlC、Ta或TaN之層。在某些實施例中，第一導電層110為TaN，且第二導電層130為W層。

在一些實施例中，保護層120之厚度比第一導電層110及/或第二導電層130薄或大，且在自約0.1nm至約10nm 之範圍中。保護層120之厚度的均勻性在自約1%至約10%((最大值-最小值)/平均值×100)的範圍中。

第1B圖圖示根據本揭示案之實施例的製造半導體元件之流程圖。第2A圖至第2H圖以及第3A圖至第3H圖圖示根據本揭示案之實施例的製造半導體元件之橫截面圖。應理解，在依序製造製程中，可在第2A圖至第3H圖中所示之階段之前、在其期間及在其之後提供一或更多個額外操作，且可替代或消除以下所述操作中之一些以獲得方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用如關於前述實施例所述之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。

如第2A中所示，在基板10之上製造一或更多個鰭片結構20。舉例而言，基板10為具有在約1×10¹⁵cm^-3至約1×10¹⁸cm^-3之範圍中之雜質濃度的p型矽基板。在其他實施例中，基板10為具有在約1×10¹⁵cm^-3至約1×10¹⁸cm^-3之範圍中之雜質濃度的n型矽基板。或者，基板10可包括另一元素半導體，諸如，鍺；化合物半導體，包括諸如SiC及SiGe之IV族-IV族化合物半導體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之III族-V族化合物半導體；或其組合。在一個實施例中，基板10為SOI(絕緣層上矽晶)基板之矽層。亦可使用非晶基板(諸如，非晶Si或非晶SiC)或絕緣材料(諸如，氧化矽)作為基板10。基板10可包括已適當摻雜有雜質(例如，p型或n型導電性)之各種區域。

可藉由任何適當方法來圖案化鰭片結構20。舉例而言，可使用一或更多個光微影製程來圖案化鰭片結構20，包括雙圖案化或多圖案化製程。大體而言，雙圖案化或多圖案化製程組合了光微影製程與自對準製程，從而允許產生具有(例如)比另外使用單個、直接光微影製程可獲得之間距小的間距的圖案。舉例而言，在一個實施例中，在基板之上形成犧牲層並使用光微影製程來圖案化此犧牲層。使用自對準製程在經圖案化之犧牲層旁邊形成間隔物。接著移除犧牲層，且可接著使用剩餘間隔物來圖案化鰭片結構20。

如第2A圖中所示，將在Y方向上延伸之兩個鰭片結構20在X方向上彼此相鄰地安置。然而，鰭片結構之數目並不限於兩個。數目可為一個、三個、四個或五個或更多個。另外，可與鰭片結構20之兩個側相鄰地安置一或更多個虛設鰭片結構，以改良圖案化製程中之圖案保真度。鰭片結構20之寬度在一些實施例中在約5nm至約40nm之範圍中，且在某些實施例中可在約7nm至約15nm之範圍中。鰭片結構20之高度在一些實施例中在約100nm至約300nm之範圍中，且在其他實施例中可在約50nm至約100nm之範圍中。鰭片結構20之間的空間在一些實施例中在約5nm至約80nm之範圍中，且在其他實施例中可在約7nm至15nm之範圍中。然而，熟習此項技藝者將認識到，貫穿此些描述所敘述之尺寸及值僅為實例，且可改變以適應不同規模之積體電路。在一些實施例中，鰭式場效電晶體元件為n型鰭式場效電晶體。在其他實施例中，鰭式場效電晶體元件為p型鰭式場效電晶體。

在形成鰭片結構20之後，在鰭片結構20之上形成隔離絕緣層30，如第2B圖中所示。

隔離絕緣層30包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的絕緣材料(諸如，氧化矽、氧氮化矽或氮化矽)之一或更多個層。在可流動CVD中，沉積可流動介電材料而不是氧化矽。可流動介電材料(如其名稱所指出)可在沉積期間「流動」，以填充具有高的深寬比之縫隙或空間。通常，將各種化學物質添加至含矽前驅物，以允許已沉積之膜流動。在一些實施例中，添加氫化氮鍵。可流動介電前驅物之實例，尤其是可流動之氧化矽前驅物，包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ與HSQ之混合物、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、正矽酸乙酯(TEOS)，或甲矽烷基胺(諸如，三甲矽烷基胺(TSA))。在多操作製程中形成此些可流動氧化矽材料。在沉積了可流動膜之後，使可流動膜固化且接著使其退火，以移除(若干)非所期望之元素以形成氧化矽。可流動膜可摻雜有硼及/或磷。在一些實施例中，隔離絕緣層30可由旋塗玻璃(SOG)、SiO、SiON、SiOCN及/或摻氟矽酸鹽玻璃(FSG)形成。

在鰭片結構20之上形成隔離絕緣層30之後，執行平坦化操作以便移除隔離絕緣層30之一部分。平坦化操作可包括化學機械研磨(化學機械研磨)及/或回蝕製程。接著，進一步移除隔離絕緣層30，以使得鰭片結構20之待變成通道層之上部部分被暴露，如第2B圖中所示。

在某些實施例中，可使用濕式蝕刻製程(例如，藉由將基板浸入氫氟酸(hydrofluoric acid，HF)中)來執行隔離絕緣層30之部分移除。在另一實施例中，可使用乾式蝕刻製程來執行隔離絕緣層30之部分移除。舉例而言，可使用將CHF₃或BF₃用作蝕刻氣體之乾式蝕刻製程。

在形成隔離絕緣層30之後，可執行熱處理(例如，退火製程)，以改良隔離絕緣層30之品質。在某些實施例中，藉由在惰性氣體環境(諸如，N₂、Ar或He環境)中在範圍為約900℃至約1050℃之溫度下使用快速熱退火(RTA)歷時約1.5秒至約10秒來執行熱處理。

接著，在鰭片結構20之一部分之上形成虛設閘極結構40，如第2C圖中所示。

在隔離絕緣層30及暴露之鰭片結構20之上形成介電層及多晶矽層，且接著執行圖案化操作，以便獲得虛設閘極結構，此虛設閘極結構包括由多晶矽製成之虛設閘電極層44以及虛設閘極介電層42。在一些實施例中，藉由使用硬遮罩執行多晶矽層之圖案化，此硬遮罩包括氮化矽層及氧化物層。虛設閘極介電層42可為藉由化學氣相沉積、物理氣相沉積、原子層沉積、電子束蒸鍍或其他適當製程形成的氧化矽。在一些實施例中，虛設閘極介電層42包括氧化矽、氮化矽、氧氮化矽或高介電常數介電質之一或更多個層。在一些實施例中，虛設閘極介電層之厚度在約1nm至約5nm之範圍中。

在一些實施例中，虛設閘電極層44為具有均勻或不均勻摻雜的摻雜多晶矽。在本揭示案實施例中，虛設閘電極層44之寬度在約30nm至約60nm之範圍中。在一些實施例中，虛設閘電極層之厚度在約30nm至約50nm之範圍中。另外，可與虛設閘極結構40之兩個側相鄰地安置一或更多個虛設閘極結構，以改良圖案化製程中之圖案保真度。虛設閘極結構40之寬度在一些實施例中在約5nm至約40nm之範圍中，且在某些實施例中可在約7nm至約15nm之範圍中。

另外，如第2C圖中所示，在虛設閘極結構40之相對側面上形成側壁間隔物46。在虛設閘極結構40之上形成用於側壁間隔物46之絕緣材料層。以保形方式來沉積絕緣材料層，以使得其形成為分別在虛設閘極結構40之垂直表面(諸如，側壁)、水平表面及頂部上具有大體上相等之厚度。在一些實施例中，絕緣材料層具有在自約5nm至約20nm之範圍中的厚度。絕緣材料層包括SiN、SiON及SiCN中之一或更多者，或任何其他適當的介電材料。可藉由原子層沉積或化學氣相沉積或任何其他適當方法來形成絕緣材料層。接下來，藉由各向異性蝕刻移除絕緣材料層之底部部分，藉此形成側壁間隔物46。在一些實施例中，側壁間隔物46包括不同絕緣材料的兩個至四個層。在一些實施例中，將虛設閘極介電層42之一部分安置在側壁間隔物46與隔離絕緣層30之間。在其他實施例中，不將虛設閘極介電層42之一部分安置在側壁間隔物46與隔離絕緣層30之間。

隨後，在一些實施例中，鰭片結構20之未被虛設閘極結構40覆蓋的源極/汲極區域經向下蝕刻(凹陷)，以形成源極/汲極凹槽，如第2D圖中所示形成凹槽22。在形成源極/汲極凹槽22之後，在源極/汲極凹槽22中形成一或更多個源極/汲極磊晶層60，如第2E圖中所示。在一些實施例中，形成第一磊晶層、第二磊晶層及第三磊晶層。在其他實施例中，不形成凹槽，且在鰭片結構20之上形成磊晶層。

在一些實施例中，對於n型鰭式場效電晶體而言第一磊晶層包括SiP或SiCP，且在此些實施例中對於p型鰭式場效電晶體而言包括摻雜有B之SiGe。在一些實施例中，在第一磊晶層中P的量在自約1×10¹⁸原子/cm³至約1×10²⁰原子/cm³之範圍中。第一磊晶層之厚度在一些實施例中在約5nm至20nm之範圍中，且在其他實施例中在約5nm至約15nm之範圍中。當第一磊晶層為SiGe時，Ge的量在一些實施例中為約25原子%至約32原子%，且在其他實施例中為約28原子%至約30原子%。在一些實施例中，對於n型鰭式場效電晶體而言第二磊晶層包括SiP或SiCP，且對於p型鰭式場效電晶體而言包括摻雜有B之SiGe。在一些實施例中，在第二磊晶層中磷的量比第一磊晶層之磷量高，且在約1×10²⁰原子/cm³至約2×10²⁰原子/cm³之範圍中。第二磊晶層之厚度在此實施例中在約20nm至40nm之範圍中，且在其他實施例中在約25nm至約35nm之範圍中。當第二磊晶層為SiGe時，Ge的量在一些實施例中為約35原子%至約55原子%，且在其他實施例中為約41原子%至約46原子%。第三磊晶層可包括SiP磊晶層。第三磊晶層為用於在源極/汲極中形成矽化物的犧牲層。在一些實施例中，在第三磊晶層中磷的量比第二磊晶層之磷量低，且在約1×10¹⁸原子/cm³至約1×10²¹原子/cm³之範圍中。當第三磊晶層為SiGe時，Ge的量在一些實施例中低於約20原子%，且在其他實施例中為約1原子%至約18原子%。

在至少一個實施例中，藉由低壓化學氣相沉積製程、分子束磊晶、原子層沉積或任何其他適當方法磊晶生長此些磊晶層。在約400℃至850℃之溫度下且在約1托至200托之壓力下使用如下各者來執行低壓化學氣相沉積製程：矽源氣體，諸如，SiH₄、Si₂H₆或Si₃H₈；鍺源氣體，諸如，GeH₄或Ge₂H₆；碳源氣體，諸如，CH₄或SiH₃CH₃；以及磷源氣體，諸如，PH₃。

接著，如第2F圖及第2G圖中所示，在源極/汲極磊晶層60及虛設閘極結構40之上形成層間介電(interlayer dielectric,ILD)層50。用於ILD層50之材料包括化合物，此些化合物包括Si、O、C及/或H，諸如，氧化矽、SiCOH及SiOC。可將諸如聚合物之有機材料用於ILD層50。

在形成ILD層50之後，執行諸如化學機械研磨之平坦化操作，以使得虛設閘電極層44之頂部部分被暴露，如第2F圖及第2G圖中所示。在一些實施例中，在形成ILD層50之前，形成接觸蝕刻終止層，諸如，氮化矽層或氧氮化矽層。

接著，移除虛設閘電極層44及虛設閘極介電層42，藉此形成閘極空間47，如第2H圖中所示。可使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極結構。當虛設閘電極層44為多晶矽且ILD層50為氧化矽時，可使用諸如TMAH溶液之濕式蝕刻劑來選擇性地移除虛設閘電極層44。其後使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極介電層42。

第3A圖圖示在將鰭片結構20之通道區域暴露於閘極空間47中之後的結構。在第3A圖至第3H圖中，為了簡化而省略側壁間隔物46及ILD層50。

如第3B圖中所示，在第1B圖之操作210處，在鰭片結構20上形成介面層61，且在第1B圖之操作215處，在介面層61上形成閘極介電層62。在一些實施例中，藉由使用化學氧化形成介面層61。在一些實施例中，介面層61包括氧化矽、氮化矽及混合矽鍺氧化物中的一者。在一些實施例中，介面層61之厚度在自約0.2nm至約6nm之範圍中。在一些實施例中，閘極介電層62包括介電材料之一或更多個層，諸如，氧化矽、氮化矽或高介電常數介電材料、其他合適介電材料及/或其組合。高介電常數介電材料之實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、La₂O₃、HfO₂-La₂O₃、Y₂O₃，或其他適當的高介電常數介電材料，及/或其組合。可藉由化學氣相沉積、原子層沉積或任何適當方法形成閘極介電層62。在一個實施例中，使用諸如原子層沉積之高度保形沉積製程形成閘極介電層62，以便確保形成在每一通道層周圍具有均勻厚度的閘極介電層。在一個實施例中，閘極介電層62之厚度在自約1nm至約100nm之範圍中。

接著，如第3C圖中所示，在第1B圖之操作220處，形成第一導電層63及第一帽層64。在一些實施例中，藉由化學氣相沉積、原子層沉積或任何適當方法形成第一導電層63及第一帽層64。在一些實施例中，在不破壞真空的情況下，在形成第一導電層63之後形成第一帽層64。在其他實施例中，在破壞真空之後，在形成第一導電層63之後形成第一帽層64。

在一些實施例中，第一導電層63為Ti、TiN、Ta或TaN中之一者。在某些實施例中，第一導電層63為TiN。在一些實施例中，第一帽層64由Si、SiGe或Ge中之一者製成。在一些實施例中，第一帽層64為非晶的或多晶的。

在一些實施例中，在第1B圖之操作225處，在形成第一帽層64之後，在約550℃至約1300℃之溫度下執行第一退火操作歷時約1奈秒(尖峰退火，諸如，雷射退火)至約360秒。在其他實施例中，在約900℃至約1100℃之溫度下執行第一退火，且在其他實施例中，溫度為自600℃至800℃。

在一些實施例中，在形成第一帽層64之前，在約室溫(25℃)至約550℃之溫度下將包括介面層61、閘極介電層62及第一導電層63之堆疊結構浸泡在含氟氣體(例如，F₂及/或NF₃)中歷時約4秒至約15分鐘。接著，在一些實施例中，形成第一帽層64，且在約550℃至約1300℃之溫度下執行第二退火操作歷時約1奈秒(尖峰退火，諸如，雷射退火)至約360秒。在一些實施例中，溫度為自900℃至1100℃。在一些實施例中，此導致氟擴散至第一帽層64、第一導電層63及閘極介電層62中。在一些實施例中，第一導電層63包括量為0.02原子%至75原子%的氟。在一些實施例中，閘極介電層62包括量為0.01原子%至40原子%的氟。氟浸泡操作改良了高介電常數閘極介電層與通道區域之間的介面，以及場效電晶體當中閾值電壓的均勻性。

氟浸泡與形成第一帽層64的次序並不限於以上次序。在一些實施例中，在形成第一帽層64之前執行氟浸泡，或與形成第一帽層64同時地執行氟浸泡。可在Si帽層沉積期間藉由在(例如)自約300℃至約450℃之範圍中的溫度下引入F₂氣體來執行氟浸泡。在一些實施例中，在形成第一帽層64之後執行氟浸泡。在其他實施例中，不在此階段中執行氟浸泡操作。

在第二退火操作之後，在第1B圖之操作230處，移除第一帽層64。

隨後，如第3D圖中所示，在第1B圖之操作235處，在第一導電層63之上形成第二導電層65。在一些實施例中，第二導電層65由TaN製成，且充當蝕刻終止阻障層。可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適當製程形成第二導電層65。在一些實施例中，第二導電層65之厚度在自約1.0nm至約10.0nm之範圍中，且在其他實施例中，此厚度在自約2.0nm至約5.0nm之範圍中。

接著，如第3E圖中所示，在第1B圖之操作240處，在第二導電層65之表面上形成保護層66。在此實施例中，保護層66為第二導電層65的已改質之表面區域。已改質之層抵抗使用H₃PO₄之後續濕式操作。

在一些實施例中，保護層66為第二導電層65之摻雜層。摻雜劑包括硼、矽、碳及氮中之一或更多者。藉由施加含摻雜劑之氣體或將摻雜劑之離子佈植至表面部分中將摻雜劑引入第二導電層65之表面部分中。在一些實施例中，保護層66為TaN層之含硼層，此含硼層是藉由將B₂H₆氣體施加至TaN層之表面而形成。在一些實施例中，在自約250℃至約400℃之範圍中的溫度下藉由B₂H₆氣體處理TaN層之表面。在一些實施例中，將B₂H₆氣體施加至TaN之表面歷時1秒至60秒。在硼處理條件的範圍內，有可能獲得足夠體積的含硼層。在一些實施例中，保護層66之硼濃度在自約3原子%至10原子%之範圍中，且在其他實施例中，在自約4原子%至約6原子%之範圍中。保護層66之厚度在一些實施例中在自約0.1nm至約1.0nm之範圍中，且在其他實施例中在自約0.2nm至約0.5nm之範圍中。在其他實施例中，採用使用BF₂之離子佈植操作以形成保護層66。

接著，如第3F圖中所示，在第1B圖之操作245處，在保護層66之上形成第三導電層67，且在第三導電層67之上形成第四導電層68。在一些實施例中，第三導電層67及/或第四導電層68為含金屬的層。在一些實施例中，第三導電層67為W(鎢)層，且第四導電層68為TiN層。

在一些實施例中，第三導電層67充當第四導電層68之成核層。在一些實施例中，藉由在自約200℃至約400℃之範圍中的溫度下使用WF₆作為前驅物氣體的原子層沉積形成第三導電層67。在一些實施例中，施加WF₆前驅物氣體達五至十次。在供應前驅物氣體之間供應淨化氣體。在一些實施例中，淨化氣體包括Ar、He及N₂中之一或更多者。在一些實施例中，此導致第三導電層67具有在自約0.1nm至約2nm之範圍中的厚度。在一些實施例中，第三導電層67包括氟。在一些實施例中，第三導電層67包括鎢的不連續島(晶粒)。接著，在自約350℃至約550℃之範圍中的溫度下在第三導電層67之上形成第四導電層68。第四導電層68之厚度在一些實施例中在自約0.5nm至約10nm之範圍中，且在其他實施例中在自約1nm至約5nm之範圍中。

隨後，在一些實施例中，在第1B圖之操作250處，在約450℃至約650℃之溫度下執行第二退火操作歷時約1奈秒(尖峰退火，諸如，雷射退火)至約360秒。在一些實施例中，第四導電層68及/或第三導電層67充當用於退火的帽層。在一些實施例中，此導致來自用於W層之WF₆氣體的氟擴散至第一導電層63及閘極介電層62中。在一些實施例中，氟亦擴散至第四導電層68中。

接著，如第3G圖中所示，在第1B圖之操作255處，移除第四導電層68及第三導電層67。在一些實施例中，藉由含H₃PO₄、H₂O₂及H₂O之水溶液移除第四導電層68及第三導電層67。由於保護層66，抑制了第二導電層65與第三導電層67之間的化學反應及/或物理相互作用，且水溶液不會導致對第二導電層65的損壞。在一些實施例中，藉由水溶液對第四導電層68及/或第三導電層67的蝕刻速率為第二導電層65之蝕刻速率的約100倍至10000倍。在一些實施例中，第二導電層65之厚度的損耗量小於初始厚度的10%。在一些實施例中，損耗在一些實施例中為初始厚度的約1%或更多。在一些實施例中，第二導電層65之厚度的損耗量小於0.5nm。在一些實施例中，損耗為約0.1nm或更多。在一些實施例中，在移除第四導電層68及第三導電層67之後，第二導電層65之表面經受濕式清潔。

若未在第二導電層65之表面上或在第二導電層65之表面中形成保護層66，則來自WF₆氣體之鎢可能擴散至第二導電層65中並形成WN_x層或區域。在此情形下，藉由含H₃PO₄之水溶液移除WN_x層或區域，從而導致第二導電層65 中的厚度損耗。藉由使用保護層66，有可能防止或抑制第二導電層65的厚度損耗。

在移除第四導電層68及第三導電層67之後，在第1B圖之操作260處，在第二導電層65(或含硼保護層66)之上形成一或更多個功函數調整層82及閘極金屬層84，如第3H圖中所示。

在一些實施例中，功函數調整層82由導電材料製成，諸如，TiN、WN、TaAlC、TiC、TaC、Co、Al、TiAl或TiAlC的單層，或此些材料中之兩者或更多者的多層。對於n通道場效電晶體而言，將TaN、TaAIC、TiN、TiC、Co或TiAI中之一或更多者用作功函數調整層，且對於p通道場效電晶體而言，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、WN、TiC及Co中之一或更多者用作功函數調整層。可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適當製程形成功函數調整層。另外，可為可使用不同金屬層之n通道場效電晶體及p通道場效電晶體單獨地形成功函數調整層。在一些實施例中，藉由使用一或更多個微影及蝕刻操作沉積功函數調整層82並選擇性地自一些電晶體移除。

金屬層84包括導電材料的一或更多個層，諸如，多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAIN、TaCN、TaC、TaSiN、金屬合金、其他適當材料，及/或其組合。可藉由化學氣相沉積、原子層沉積、電鍍或其他適當方法形成金屬層84。

在形成閘電極之後，進一步執行CMOS製程，以形成各種特徵，諸如，一或更多個層間介電層、觸點/介層孔、互連金屬層及鈍化層，等等。

第4A圖至第4D圖圖示根據本揭示案之另一實施例的製造半導體元件之橫截面圖。應理解，在依序製造製程中，可在第4A圖至第4D圖中所示之階段之前、在其期間及在其之後提供一或更多個額外操作，且可替代或消除以下所述操作中之一些以獲得方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用如關於前述實施例所述之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。

在此實施例中，保護層為形成在第二導電層65之表面上的額外層。

在如第3D圖中所示形成第二導電層65(例如，TaN層)之後，在第二導電層65之上部表面上形成保護層72，如第4A圖中所示。在一些實施例中，保護層72包括導電材料，諸如，摻雜有B、Si、N及C的Ta，摻雜有B、Si、C及/或N的Ti，矽化物或任何其他適當材料。在某些實施例中，將含B及N的Ta用作保護層72。可藉由化學氣相沉積、原子層沉積、電鍍或其他適當方法形成保護層72。在一些實施例中，保護層之厚度在自約1nm至約10nm之範圍中，且在其他實施例中在自約2nm至約5nm之範圍中。

接著，類似於關於第3F圖所解釋之操作，在保護層72之上形成第三導電層67，且在第三導電層67之上形成第四導電層68，如第4B圖中所示。在一些實施例中，第三導電層67為鎢(W)層，且第四導電層68為TiN層。隨後，在一些實施例中，在約450℃至約650℃之溫度下執行第三退火操作歷時約1奈秒(尖峰退火，諸如，雷射退火)至約360秒。

接下來，類似於關於第3G圖所解釋之操作，移除第四導電層68及第三導電層67，如在第4C圖中所示。在一些實施例中，藉由含H₃PO₄、H₂O₂及H₂O之水溶液移除第四導電層68及第三導電層67。由於保護層72，抑制了第二導電層65與W層之間的化學反應及/或物理相互作用。水溶液不會導致對第二導電層65的損壞。在一些實施例中，第二導電層65之厚度的損耗量小於初始厚度的10%。在一些實施例中，第二導電層65之厚度的損耗量小於0.5nm。

在移除第四導電層68及第三導電層67之後，類似於關於第3H圖所解釋之操作，在保護層72之上形成一或更多個功函數調整層82及閘極金屬層84，如第4D圖中所示。

第5A圖至第5D圖圖示根據本揭示案之另一實施例的製造半導體元件之橫截面圖。應理解，在依序製造製程中，可在第5A圖至第5D圖中所示之階段之前、在其期間及在其之後提供一或更多個額外操作，且可替代或消除以下所述操作中之一些以獲得方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用如關於前述實施例所述之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。

在此實施例中，在形成功函數調整層之前移除保護層。

在如第3D圖中所示形成第二導電層65(例如，TaN層)之後，在第二導電層65之上部表面上形成保護層74。在一些實施例中，保護層74包括導電材料，諸如，摻雜有B、 Si、N及C之Ta，摻雜有B、Si、C及/或N之Ti，矽化物或任何其他適當材料。在某些實施例中，將含B及N的Ta用作保護層74。在其他實施例中，保護層74包括絕緣材料，諸如，氧化矽、氮化矽、SiON及SiCN、聚合物或任何其他適當的絕緣材料。在其他實施例中，保護層74包括半導體材料，諸如，矽、SiGe及Ge，或任何其他適當的半導體材料。可藉由化學氣相沉積、原子層沉積、電鍍或其他適當方法形成保護層74。在一些實施例中，保護層74之厚度在自約1nm至約10nm之範圍中，且在其他實施例中在自約2nm至約5nm之範圍中。

接著，類似於關於第3F圖及第4B圖所解釋之操作，在保護層74之上形成第三導電層67，且在第三導電層67之上形成第四導電層68，如第5B圖中所示。在一些實施例中，第三導電層67為鎢(W)層，且第四導電層68為TiN層。隨後，在一些實施例中，在約450℃至約650℃之溫度下執行第三退火操作歷時約1奈秒(尖峰退火，諸如，雷射退火)至約360秒。

接下來，類似於關於第3G圖及第4C圖所解釋之操作，移除第四導電層68及第三導電層67。在一些實施例中，藉由含有H₃PO₄、H₂O₂及H₂O之水溶液移除第四導電層68及第三導電層67。由於保護層74，抑制了第二導電層65與W層之間的化學反應及/或物理相互作用，且水溶液不會導致對第二導電層65的損壞。在一些實施例中，第二導電層65之厚度的損耗量小於初始厚度的10%。在一些實施例中，第二導電層65之厚度的損耗量小於0.5nm。另外，移除保護層74，如第5C圖中所示。

在移除保護層74之後，類似於關於第3H圖及第4D圖所解釋之操作，在第二導電層65(例如，TaN層)之上形成一或更多個功函數調整層82及閘極金屬層84，如第5D圖中所示。

本文所述之各種實施例或實例提供了勝於現有技藝之若干優勢。在本揭示案實施例中，在場效電晶體之金屬閘極結構之TaN層的表面上或在場效電晶體之金屬閘極結構之TaN層的表面中形成保護層。保護層防止或抑制另外由使用含H₃PO₄的水溶液之後續濕式操作所引起的TaN層中之厚度損耗。

應理解，未必已在本文中論述了所有優勢，對於所有實施例或實例而言無特定優勢為必需，且其他實施例或實例可提供不同優勢。

根據本揭示案之一個態樣，在一種製造半導體元件之方法中，在通道區域之上形成閘極介電層，在閘極介電層之上形成第一導電層，在第一導電層之表面區域處形成保護層，藉由在保護層上施加含有金屬之氣體而形成含金屬層，且藉由使用溶液之濕式蝕刻操作移除含金屬層。保護層抵抗濕式蝕刻操作之溶液。在前述及以下實施例中之一或更多者中，第一導電層為TaN。在前述及以下實施例中之一或更多者中，藉由將硼引入第一導電層之表面區域中形成保護層。在前述及以下實施例中之一或更多者中，藉由將含硼氣體施加至第一導電層之表面形成保護層。在前述及以下實施例中之一或更多者中，含硼氣體為B₂H₆。在前述及以下實施例中之一或更多者中，藉由將硼佈植至第一導電層之表面區域中形成保護層。在前述及以下實施例中之一或更多者中，含金屬層包括鎢層。在前述及以下實施例中之一或更多者中，鎢層由含WF₆之氣體形成。在前述及以下實施例中之一或更多者中，溶液包括H₃PO₄。在前述及以下實施例中之一或更多者中，與如所形成之TaN層的厚度相比較，在濕式蝕刻操作之後TaN層之厚度的損耗小於0.5nm。

根據本揭示案之另一態樣，在一種製造半導體元件之方法中，在通道區域之上形成閘極介電層，在閘極介電層之上形成第一導電層，在第一導電層之上形成第二導電層，在表面上或在第一導電層之表面區域處形成保護層，藉由在保護層之上使用含有金屬之氣體而形成含金屬層，且藉由使用含有H₃PO₄之溶液的濕式蝕刻操作移除含金屬層。保護層抵抗濕式蝕刻操作之溶液。在前述及以下實施例中之一或更多者中，第一導電層為TiN，且第二導電層為TaN。在前述及以下實施例中之一或更多者中，藉由將氣體施加至第二導電層之表面而形成保護層，此氣體含有選自由B、N、C及Si組成之群的一種元素。在前述及以下實施例中之一或更多者中，藉由化學氣相沉積或原子層沉積形成保護層。在前述及以下實施例中之一或更多者中，含金屬層包括藉由使用含WF₆之氣體所形成的鎢層。在前述及以下實施例中之一或更多者中，在形成含金屬層之後，在自450℃至650℃之溫度下執行退火操作。在前述及以下實施例中之一或更多者中，在形成第一導電層之後且在形成第二導電層之前，在第一導電層之上形成第一帽層，在形成第一帽層之後執行退火操作，且在退火操作之後移除第一帽層。在前述及以下實施例中之一或更多者中，第一帽層由結晶的、多晶的或非晶的矽製成。在前述及以下實施例中之一或更多者中，形成含金屬層包括在保護層之上施加含有金屬之氣體以形成成核層，以及在成核層之上形成TiN層，且在形成TiN層之後，執行第二退火操作。

根據本揭示案之另一態樣，在一種製造半導體元件之方法中，在下伏層之上形成第一導電層，藉由將硼引入第一導電層中形成含硼層，施加含有能夠與第一導電層混合之一或更多種元素的氣體，且在含硼層之上形成第二導電層。經混合之層能夠溶解在含H₃PO₄之水溶液中。

根據本揭示案之一個態樣，一種半導體元件包括通道層、安置在通道層之上的閘極介電層、安置在閘極介電層之上的第一導電層、安置在第一導電層之上的保護層，及安置在保護層之上的第二導電層。保護層包括選自由含硼層、含矽層、含碳層及含氮層所組成之群的一者。在前述及以下實施例中之一或更多者中，保護層之厚度在自0.1nm至1.0nm之範圍中。在前述及以下實施例中之一或更多者中，第一導電層為TaN層。在前述及以下實施例中之一或更多者中，帽層為含硼層。在前述及以下實施例中之一或更多者中，含硼層包括量為4原子%至10原子%的硼。在前述及以下實施例中之一或更多者中，第二導電層包括一或更多個功函數調整層及主體金屬層。在前述及以下實施例中之一或更多者中，主體金屬層由W製成。在前述及以下實施例中之一或更多者中，第一導電層包括量為0.02原子%至75原子%的氟。在前述及以下實施例中之一或更多者中，閘極介電層包括量為0.01原子%至40原子%的氟。

根據本揭示案之另一態樣，一種半導體元件包括通道層、安置在通道層之上的閘極介電層、安置在閘極介電層之上的第一導電層、安置在第一導電層之上的第二導電性，及安置在第二導電層之上的第三導電層。第二導電層之上部表面區域包括硼。在前述及以下實施例中之一或更多者中，上部表面區域包括量為4原子%至10原子%的硼。在前述及以下實施例中之一或更多者中，包括硼之上部表面區域的厚度在自0.1nm至0.5nm之範圍中。在前述及以下實施例中之一或更多者中，第二導電層為TaN。在前述及以下實施例中之一或更多者中，第一導電層為TiN。在前述及以下實施例中之一或更多者中，第三導電層為Ti、TiN、WN、TaAlC、TiC、TaC、TiAl及TiAlC的一或更多個層。在前述及以下實施例中之一或更多者中，半導體元件進一步包括安置在第三導電層之上的第四導電層。在前述及以下實施例中之一或更多者中，第二導電層之厚度在自1.0nm至5.0nm之範圍中。

根據本揭示案之另一態樣，一種半導體元件包括鰭片結構，此鰭片結構包括通道區域、安置在通道區域之上的閘極介電層、安置在閘極介電層之上的TiN層、安置在TiN層之上的TaN層、安置在TaN層之上的保護層、安置在保護層之上的功函數調整層，及安置在功函數調整層之上的金屬閘極層。保護層抵抗含有H₃PO₄之溶液。在前述及以下實施例中之一或更多者中，保護層含有C、Si及B中之一或更多者。在前述及以下實施例中之一或更多者中，保護層由含有N及B的Ta製成。在前述及以下實施例中之一或更多者中，保護層之厚度在自1nm至10nm之範圍中。

前文概述了若干實施例或實例之特徵，使得熟習此項技藝者可較佳理解本揭示案之態樣。熟習此項技藝者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例或實例之相同優勢的其他製程及結構之基礎。熟習此項技藝者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文中作出各種改變、代替及替換。