[go: up one dir, main page]

TW201931566A - 暫態電壓抑制裝置、暫態電壓抑制裝置總成及其形成方法 - Google Patents

暫態電壓抑制裝置、暫態電壓抑制裝置總成及其形成方法 Download PDF

Info

Publication number
TW201931566A
TW201931566A TW107141070A TW107141070A TW201931566A TW 201931566 A TW201931566 A TW 201931566A TW 107141070 A TW107141070 A TW 107141070A TW 107141070 A TW107141070 A TW 107141070A TW 201931566 A TW201931566 A TW 201931566A
Authority
TW
Taiwan
Prior art keywords
epitaxial
diode
substrate
epitaxial layer
thickness
Prior art date
Application number
TW107141070A
Other languages
English (en)
Other versions
TWI772556B (zh
Inventor
詹姆斯 艾倫 彼得
Original Assignee
美商力特福斯股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商力特福斯股份有限公司 filed Critical 美商力特福斯股份有限公司
Publication of TW201931566A publication Critical patent/TW201931566A/zh
Application granted granted Critical
Publication of TWI772556B publication Critical patent/TWI772556B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H10D8/022—Manufacture or treatment of breakdown diodes of Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H10D8/024—Manufacture or treatment of breakdown diodes of Avalanche diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/20—Breakdown diodes, e.g. avalanche diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H10P14/6349—
    • H10W20/056—
    • H10W70/481—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H10W90/726—

Landscapes

  • Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Dc-Dc Converters (AREA)
  • Details Of Television Scanning (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Abstract

一種暫態電壓抑制(TVS)裝置可包括形成在基板中之基板基底，該基板基底包括第一導電類型之半導體。該TVS裝置可進一步包括磊晶層，該磊晶層包括第一厚度，且在該基板之第一側上設置在該基板基底上。該磊晶層可包括：第一磊晶部分，該第一磊晶部分包括該第一厚度，且由第二導電類型之半導體形成；及第二磊晶部分，該第二磊晶部分包括上部區，該上部區形成為具有該第二導電類型，且具有小於該第一厚度之第二厚度。內埋擴散區可設置在該第二磊晶區中之該磊晶層之下部部分中，該內埋擴散區係由該第一導電類型之半導體形成，其中該第一部分與該第二部分之該上部區電隔離。

Description

不對稱的暫態電壓抑制器裝置以及形成方法
諸實施例係關於電路保護裝置領域，包括熔絲裝置。
諸如暫態電壓抑制器(TVS)裝置之半導體裝置可被製造為單向裝置或雙向裝置。在雙向裝置之情況下，第一裝置可製造在半導體晶粒(晶片)之第一側上，而第二裝置可製造在半導體晶粒之第二側上。雙向裝置可包括第一裝置與第二裝置相同之對稱裝置，及第一裝置與第二裝置特性不同之非對稱裝置。
雖然此種雙向裝置在獨立設計半導體晶粒之不同側上的不同裝置之電特性方面提供了一些靈活性，但此種裝置之封裝可能相對複雜。
關於此等及其他考慮，提供了本發明。
例示性實施例涉及改良之TVS裝置及用於形成TVS裝置之技術。
在一個實施例中，一種暫態電壓抑制(TVS)裝置可包括：形成在一基板中之一基板基底，該基板基底包括一第一導電類型之一半導體；及一磊晶層，該磊晶層包括一第一厚度，且在該基板之一第一側上設置在該基板基底上。該磊晶層可包括：一第一磊晶部分，該第一磊晶部分包括該第一厚度，且係由一第二導電類型之一半導體形成；及一第二磊晶部分，該第二磊晶部分包括一上部區，該上部區形成為具有該第二導電類型，且具有小於該第一厚度之一第二厚度。一內埋擴散區可設置在該第二磊晶區中之該磊晶層之一下部部分中，該內埋擴散區係由該第一導電類型之一半導體形成，其中該第一部分與該第二部分之該上部區電隔離。
在另一實施例中，一種暫態電壓抑制(TVS)裝置總成可包括：一TVS裝置，其中該TVS裝置包括形成在一基板中之一基板基底。該基板基底可包括：一第一導電類型之一半導體；一磊晶層，該磊晶層包括一第一厚度，且在該基板之一第一側上設置在該基板基底上。該磊晶層可進一步包括：一第一磊晶部分，該第一磊晶部分包括該第一厚度，且係由一第二導電類型之一半導體形成；一第二磊晶部分，該第二磊晶部分包括一上部區，該上部區形成為具有該第二導電類型，且具有小於該第一厚度之一第二厚度，其中一內埋擴散區設置在該第二磊晶區中之該磊晶層之一下部區中，該內埋擴散區係由該第一導電類型之一半導體形成。該TVS裝置總成可進一步包括一引線框架，該引線框架在該基板之該第一側上耦接至該TVS裝置。
在另一實施例中，一種方法可包括：提供具有一第一導電類型之一基層之一基板；及在該基層上形成一第二導電類型之一磊晶層，其中該磊晶層設置在該基板之一第一側上，且具有一第一厚度。該方法可進一步包括：在該磊晶層內形成一第一磊晶部分及一第二磊晶部分，其中該第一磊晶部分與該第二磊晶部分電隔離。該方法可包括：在該第二磊晶部分中形成一內埋擴散區，該內埋擴散區至少延伸至該磊晶層與該基板基底之間的一界面，其中該內埋擴散區包括該第一導電類型，其中該內埋擴散區限定該第二磊晶部分之一上部區，該上部區包括該第二導電類型，且具有小於該第一厚度之一第二厚度。
現在將在下文中參考附圖更全面地描述本發明之實施例，附圖中展示例示性實施例。該等實施例不應被解釋為限於本文闡述之實施例。相反，提供此等實施例係為了使本發明澈底及完整，且將其範圍完全傳達給熟習此項技術者。在附圖中，相同之標號始終指代相同元件。
在以下描述及/或申請專利範圍中，術語「在...上」、「上覆」、「設置在...上」及「在...上方」可能用在以下描述及申請專利範圍中。「在...上」、「上覆」、「設置在...上」及「在...上方」可用於指示兩個或更多個元件彼此直接實體接觸。此外，術語「在...上」、「上覆」、「設置在...上」及「在...上方」可表示兩個或更多個元件彼此不直接接觸。舉例而言，「在...上方」可表示一個元件在另一元件上方而不彼此接觸，且可在兩個元件之間具有另一元件。
在各種實施例中，提供了用於形成雙向TVS裝置之新穎裝置結構及技術。
圖 1 說明根據本發明之實施例之TVS裝置100。TVS裝置100可包括形成在基板101中之基板基底102。基板基底102可由第一導電類型之半導體形成，例如P型半導體。如圖所示，TVS裝置100可進一步包括在基板101之第一側(圖1中之頂側)上設置在基板基底102上之磊晶層104。磊晶層104可由第二導電類型之半導體形成。舉例而言，當基板基底102為P型矽時，磊晶層可為N型矽。舉例而言，當基板基底102為N型矽時，磊晶層可為P型矽。由此，可在基板基底102與磊晶層104之間的界面124處形成P/N接面。磊晶層104可進一步包括第一磊晶部分106及第二磊晶部分108。如圖所示，第一磊晶部分106及第二磊晶部分108設置在基板101之第一側上。第一磊晶部分106與第二磊晶部分108藉助於隔離結構110而電隔離。如圖所示，隔離結構110自基板101之第一側之表面延伸至基板基底102中。隔離結構110可按已知方式形成，例如使用溝槽絕緣體。
由此，第一磊晶部分106結合基板基底102形成第一二極體118。由此，第二磊晶部分108結合基板基底102形成第二二極體120。根據本發明之各種實施例，第一二極體118與第二二極體120之擊穿電壓或擊穿電壓與功率容量之組合不同。舉例而言，如下所述，藉助於磊晶層104之第二磊晶部分108之上部區132與第一磊晶部分106相比具有相對較小之厚度，第二磊晶部分108之擊穿電壓與第一磊晶部分106之擊穿電壓相比可較低。舉例而言，第一磊晶部分106之第一層厚度在一些實施例中可在20 μm與80 μm之間，而對於第一磊晶部分106之給定之第一層厚度，上部區132之厚度可小於該給定之第一層厚度。
如圖1中進一步所示，形成在基板101內之第一二極體118及第二二極體120以陽極對陽極組態電串聯地配置。第一二極體118及第二二極體120之相應陰極可分別經由形成在基板101之第一側上之觸點114及觸點116電接觸。由此，TVS裝置100可形成不對稱之單面雙向裝置，其中兩個二極體皆形成在基板101之同一側上。
可藉由調整第一磊晶部分106之第一層厚度與第二磊晶部分108之第二層厚度相比之相對厚度來配置第一二極體118與第二二極體120之間的電壓不對稱程度。舉例而言，在各種實施例中，磊晶層104最初形成為基板基底102上之毯覆層，因此第一導電性之摻雜劑之摻雜劑含量在磊晶層104中在X-Y平面內之不同區中(例如在第一磊晶部分106與第二磊晶部分108中)係相同的。在第一磊晶部分106可保持不變之情況下，在初始形成具有均勻厚度之磊晶層104之後，磊晶層104之第二磊晶部分108可按如下方式加以選擇性處理：減小磊晶層104之具有第一導電類型第二磊晶部分108之摻雜劑的部分之厚度。詳言之，內埋擴散區112可形成在基板基底102與磊晶層104之間的區中。
在各種實施例中，內埋擴散區112可按不同製程形成。在一個實例中，內埋擴散區112可藉由以適當之離子能量及離子劑量之離子植入形成。與具有第一導電類型之第一磊晶部分106之厚度相比，內埋擴散區112之存在有效地減小了第二磊晶部分108之具有第一導電類型的部分之厚度。在磊晶層104為n摻雜之情況下，藉由在第二磊晶區108中之磊晶層104之下部部分中置放p型摻雜區(內埋擴散區112)，具有n型導電性之磊晶層104之厚度減小。詳言之，P/N接面之位置自基板基底102與磊晶層104 (見第一磊晶部分106)之界面124移位至磊晶層104與內埋擴散區112之間的界面(示出為界面126)。換言之，如圖1所示之第二磊晶部分108包括形成為具有第二導電類型之上部區132及藉助於形成內埋擴散區112而形成為具有第一導電類型之下部區134。
詳言之，內埋擴散區112可包括具有p摻雜劑濃度之p摻雜劑，其中磊晶層104包括具有n摻雜劑濃度之n摻雜劑，其中p摻雜劑濃度大於n摻雜劑濃度。換言之，內埋擴散區112可為磊晶層104內之反摻雜區，其中，藉助於摻雜劑濃度超過磊晶層104之原始n摻雜劑濃度，反摻雜區展現p型導電性。
當然，內埋擴散區112在與基板基底102重疊之程度上可局部地增大基板基底102之p濃度。在各種實施例中，內埋擴散區112可比基板基底102更重地摻雜。換言之，內埋擴散區112可包括第一摻雜劑濃度水平，其中基板基底102包括小於第一摻雜劑濃度水平之第二摻雜劑濃度水平。
在一些實例中，根據本發明之不同實施例，第一二極體118可展現遠大於第二二極體120之擊穿電壓之擊穿電壓。舉例而言，第一二極體可展現300 V或更大之擊穿電壓，且第二二極體120可展現100 V或更小之擊穿電壓。可藉由調整磊晶層104之厚度、磊晶層104之摻雜劑濃度、內埋擴散區112中之摻雜劑濃度及其他因素來調整第一二極體118及第二二極體120之絕對擊穿電壓，及擊穿電壓不對稱程度(第一二極體118與第二二極體120之間的擊穿電壓差)。舉例而言，若第一二極體118形成為具有60 μm之第一層厚度及600 V之擊穿電壓，則可藉由利用在第二磊晶部分108中形成30 μm之內埋擴散區112設置上部區132之厚度來形成第二二極體120，以得出遠小於600 V之擊穿電壓。
在額外實施例中，第一二極體118與第二二極體120之功率容量可設置為彼此不同。可藉由調整基板101之平面(所示之笛卡爾座標系之X-Y平面)內之第一磊晶部分106及第二磊晶層108之面積來調整功率容量。根據本領域已知之技術，可藉由形成不同大小之遮罩來調整面積，以限定第一磊晶部分106及第二磊晶部分108。舉例而言，第一二極體118可展現700 W或更大之功率容量，且第二二極體可展現500 W或更小之功率容量。實施例不限於此上下文。
對於不對稱裝置，圖1之設計之優點在於，引線框架可僅附接至基板101之一側，以便接觸不同之二極體。圖 2 說明TVS裝置總成150。TVS裝置總成150可包括TVS裝置100及引線框架160，其中引線框架160接觸TVS裝置100之第一表面，即圖1之上表面。在此實例中，引線框架160可包括第一部分162，其中第一部分162連接至TVS裝置100之第一磊晶部分106，且可包括第二部分164，該第二部分耦接至TVS裝置100之第二磊晶部分108。在圖2之實例中，TVS總成包括殼體170，該殼體可為模製封裝。引線框架160可藉由焊接或其他接合方法方便地附接至TVS裝置100。
圖 3 描繪了根據本發明之實施例之例示性處理流程300。在框302處，提供基板，其中該基板包括第一導電類型之基層。該基板可為例如p型矽基板，其中基層表示基板本身。在框304處，在基層上形成第二導電類型之磊晶層，其中該磊晶層設置在基板之第一側上。由此，當基板基底為p型矽時，磊晶層可為n型矽。可根據已知之沈積方法形成磊晶層。磊晶層中之摻雜劑濃度及磊晶層之層厚度可根據待在基板中形成之二極體之電特性來加以設計。在各種實施例中，磊晶層之層厚度可在20 μm至80 μm之範圍內。實施例不限於此上下文。
在框306處，在磊晶層內形成第一磊晶部分及第二磊晶部分，其中該第一磊晶部分與該第二磊晶部分電隔離。可藉由根據已知技術產生隔離結構來形成第一磊晶部分及第二磊晶部分，其中該等隔離結構延伸穿過整個磊晶層。
在框308處，在第二磊晶部分內形成內埋擴散區，其中第一二極體與第二二極體之擊穿電壓不同。詳言之，內埋擴散區可形成為具有第一摻雜劑類型，而包括第二磊晶部分之磊晶層形成為具有第二摻雜劑類型。內埋擴散區可至少延伸至基板基底與磊晶層之間的界面，且可在第二磊晶部分內延伸，而不延伸至第二磊晶部分之上表面。以此方式，內埋擴散區可用於將P/N接面之位置自基板基底與磊晶層之界面移位至磊晶層與內埋擴散區之上表面之間的界面。此種移位減小了二極體陰極側上之第一導電類型之半導體層的厚度，其中減小之厚度可相應地減小擊穿電壓。
儘管已經參考某些實施例揭示了本發明之實施例，但在不脫離如所附申請專利範圍中限定之本發明之廣度及範圍的情況下，對所描述之實施例之多種修改、變更及改變係可能的。因此，本發明之實施例不限於所描述之實施例，且可具有由所附申請專利範圍之語言及其等效物限定之全部範圍。
100‧‧‧TVS裝置
101‧‧‧基板
102‧‧‧基板基底
104‧‧‧磊晶層
106‧‧‧第一磊晶部分
108‧‧‧第二磊晶部分
110‧‧‧隔離結構
112‧‧‧內埋擴散區
114‧‧‧觸點
116‧‧‧觸點
118‧‧‧第一二極體
120‧‧‧第二二極體
124‧‧‧界面
126‧‧‧界面
132‧‧‧上部區
134‧‧‧下部區
150‧‧‧TVS裝置總成
160‧‧‧引線框架
162‧‧‧第一部分
164‧‧‧第二部分
170‧‧‧殼體
300‧‧‧處理流程
302‧‧‧框
304‧‧‧框
306‧‧‧框
308‧‧‧框
100‧‧‧電子裝置
圖 1 說明根據本發明之實施例之TVS裝置；
圖 2 說明根據本發明之其他實施例之TVS裝置總成；及
圖 3 描繪了根據本發明之實施例之例示性處理流程。

Claims (18)

  1. 一種暫態電壓抑制(TVS)裝置，該裝置包括： 形成在基板中之基板基底，該基板基底包括第一導電類型之半導體；及 磊晶層，該磊晶層包括第一厚度，且在該基板之第一側上設置在該基板基底上，該磊晶層進一步包括： 第一磊晶部分，該第一磊晶部分包括該第一厚度，且由第二導電類型之半導體形成； 第二磊晶部分，該第二磊晶部分包括上部區，該上部區形成為具有該第二導電類型，且具有小於該第一厚度之第二厚度， 其中內埋擴散區設置在該第二磊晶區中之該磊晶層之下部部分中，該內埋擴散區由該第一導電類型之半導體形成， 且其中該第一部分與該第二部分之該上部區電隔離。
  2. 如申請專利範圍第1項之TVS裝置，其中該第一部分形成第一二極體，其中該第二部分形成第二二極體，且其中該第一二極體與該第二二極體之擊穿電壓或擊穿電壓與功率容量之組合不同。
  3. 如申請專利範圍第2項之TVS裝置，其中該第一二極體與該第二二極體以電串聯陽極對陽極方式配置。
  4. 如申請專利範圍第1項之TVS裝置，其中該第一厚度在20 μm至80 μm之間。
  5. 如申請專利範圍第1項之TVS裝置，其中該內埋擴散區延伸至該基板基底中。
  6. 如申請專利範圍第1項之TVS裝置，其中該內埋擴散區包括第一摻雜劑濃度水平，且其中該基板基底包括小於該第一摻雜劑濃度之第二摻雜劑濃度。
  7. 如申請專利範圍第1項之TVS裝置，其中該內埋擴散區包括具有p-摻雜劑濃度之p-摻雜劑，其中該磊晶層包括具有n-摻雜劑濃度之n-摻雜劑，其中該p-摻雜劑濃度大於該n-摻雜劑濃度，其中該內埋擴散區包括在該磊晶層內之反摻雜區，該反摻雜區包括p型導電性。
  8. 如申請專利範圍第2項之TVS裝置，其中該第一二極體包括300 V或更大之擊穿電壓，且其中該第二二極體包括100 V或更小之擊穿電壓。
  9. 如申請專利範圍第2項之TVS裝置，其中該第一二極體包括700 W或更大之功率容量，且其中該第二二極體包括500 W或更小之功率容量。
  10. 一種暫態電壓抑制(TVS)裝置總成，該裝置總成包括： TVS裝置，該TVS裝置包括： 形成在基板中之基板基底，該基板基底包括第一導電類型之半導體； 磊晶層，該磊晶層包括第一厚度，且在該基板之第一側上設置在該基板基底上，該磊晶層進一步包括： 第一磊晶部分，該第一磊晶部分包括該第一厚度，且由第二導電類型之半導體形成； 第二磊晶部分，該第二磊晶部分包括上部區，該上部區形成為具有該第二導電類型，且具有小於該第一厚度之第二厚度， 其中內埋擴散區設置在該第二磊晶部分中之該磊晶層之下部區中，該內埋擴散區由該第一導電類型之半導體形成；及 引線框架，該引線框架在該基板之該第一側上耦接至該TVS裝置。
  11. 如申請專利範圍第10項之TVS裝置總成，其中該引線框架僅設置在該TVS裝置之該第一側上。
  12. 如申請專利範圍第10項之TVS裝置總成，其中該第一磊晶部分與該第二部分電隔離。
  13. 如申請專利範圍第10項之TVS裝置總成，其中該第一磊晶部分形成第一二極體，其中該第二磊晶部分形成第二二極體，且其中該第一二極體與該第二二極體之擊穿電壓不同。
  14. 如申請專利範圍第13項之TVS裝置總成，其中該第一二極體與該第二二極體以電串聯陽極對陽極方式配置。
  15. 一種方法，該方法包括： 提供具有第一導電類型之基底層之基板； 在該基層上形成第二導電類型之磊晶層，其中該磊晶層設置在該基板之第一側上，且具有第一厚度； 在該磊晶層內形成第一磊晶部分及第二磊晶部分，其中該第一磊晶部分與該第二磊晶部分電隔離；及 在該第二磊晶部分中形成內埋擴散區，該內埋擴散區至少延伸至該磊晶層與該基板基底之間的界面，其中該內埋擴散區包括該第一導電類型，其中該內埋擴散區界定該第二磊晶部分之上部區，該上部區包括該第二導電類型，且具有小於該第一厚度之第二厚度。
  16. 如申請專利範圍第15項之方法，其中藉由離子植入形成該內埋擴散區。
  17. 如申請專利範圍第15項之方法，其中該內埋擴散區包括具有p-摻雜劑濃度之p-摻雜劑，其中該磊晶層包括具有n-摻雜劑濃度之n-摻雜劑，其中該p-摻雜劑濃度大於該n-摻雜劑濃度，其中該內埋擴散區包括在該磊晶層內之反摻雜區，該反摻雜區包括p型導電性。
  18. 如申請專利範圍第15項之方法，該方法進一步包括將引線框架鄰接至該基板，其中該引線框架僅設置在該基板之該第一側上。
TW107141070A 2017-11-20 2018-11-19 暫態電壓抑制裝置、暫態電壓抑制裝置總成及其形成方法 TWI772556B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/817,523 US20190157263A1 (en) 2017-11-20 2017-11-20 Asymmetric transient voltage suppressor device and methods for formation
US15/817,523 2017-11-20

Publications (2)

Publication Number Publication Date
TW201931566A true TW201931566A (zh) 2019-08-01
TWI772556B TWI772556B (zh) 2022-08-01

Family

ID=66336249

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141070A TWI772556B (zh) 2017-11-20 2018-11-19 暫態電壓抑制裝置、暫態電壓抑制裝置總成及其形成方法

Country Status (5)

Country Link
US (1) US20190157263A1 (zh)
KR (1) KR102712906B1 (zh)
CN (1) CN109817726B (zh)
DE (1) DE102018009132A1 (zh)
TW (1) TWI772556B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI837984B (zh) * 2022-12-02 2024-04-01 台灣茂矽電子股份有限公司 瞬態電壓抑制二極體結構之製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867436B1 (en) * 2003-08-05 2005-03-15 Protek Devices, Lp Transient voltage suppression device
DE102007024355B4 (de) * 2007-05-24 2011-04-21 Infineon Technologies Ag Verfahren zum Herstellen einer Schutzstruktur
US7989923B2 (en) * 2008-12-23 2011-08-02 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
US8698196B2 (en) * 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
US8835976B2 (en) * 2012-03-14 2014-09-16 General Electric Company Method and system for ultra miniaturized packages for transient voltage suppressors
TWI559490B (zh) * 2012-07-05 2016-11-21 力特福斯股份有限公司 電路保護構件及用於電路保護構件的消弧裝置
US9048106B2 (en) * 2012-12-13 2015-06-02 Diodes Incorporated Semiconductor diode assembly
US9853119B2 (en) * 2014-01-31 2017-12-26 Bourns, Inc. Integration of an auxiliary device with a clamping device in a transient voltage suppressor
US9257420B2 (en) * 2014-02-04 2016-02-09 Stmicroelectronics (Tours) Sas Overvoltage protection device
TWI563627B (en) * 2014-06-13 2016-12-21 Richtek Technology Corp Transient voltage suppression device and manufacturing method thereof
KR101649222B1 (ko) * 2014-10-17 2016-08-19 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
CN105826379B (zh) * 2015-01-08 2020-06-09 联华电子股份有限公司 半导体结构及其制作方法
CN104851919B (zh) * 2015-04-10 2017-12-19 矽力杰半导体技术(杭州)有限公司 双向穿通半导体器件及其制造方法
CN105261616B (zh) * 2015-09-22 2018-05-11 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
TWI601287B (zh) * 2016-12-21 2017-10-01 新唐科技股份有限公司 瞬間電壓抑制二極體裝置及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI837984B (zh) * 2022-12-02 2024-04-01 台灣茂矽電子股份有限公司 瞬態電壓抑制二極體結構之製造方法

Also Published As

Publication number Publication date
US20190157263A1 (en) 2019-05-23
KR102712906B1 (ko) 2024-10-04
DE102018009132A1 (de) 2019-05-23
TWI772556B (zh) 2022-08-01
CN109817726B (zh) 2024-09-27
CN109817726A (zh) 2019-05-28
KR20190058334A (ko) 2019-05-29

Similar Documents

Publication Publication Date Title
US12148825B2 (en) Methods of reducing the electrical and thermal resistance of SiC substrates and device made thereby
US8026576B2 (en) Wiring board
JP5517291B2 (ja) 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法
TWI657556B (zh) 半導體二極體組件及製造包含二極體之複數個半導體裝置之程序
US20090166795A1 (en) Schottky diode of semiconductor device and method for manufacturing the same
CN109698231A (zh) 半导体器件和制造方法
JP6295444B2 (ja) 半導体装置
US7755168B2 (en) Semiconductor device provided with floating electrode
TWI772556B (zh) 暫態電壓抑制裝置、暫態電壓抑制裝置總成及其形成方法
KR20080073313A (ko) 반도체 장치 및 그 제조 방법
US9453977B2 (en) Assembly of integrated circuit chips having an overvoltage protection component
KR102200785B1 (ko) 비대칭 과도 전압 억제기 디바이스 및 형성 방법
JP2014165317A (ja) 半導体装置
CN105470242B (zh) 密封环及具有密封环的半导体结构
KR20180086784A (ko) 과도 전압 억제 소자 및 그 제조 방법
TWI655746B (zh) 二極體與二極體串電路
JP2006186354A (ja) ジェナーダイオード、その製造方法及びパッケージング方法
CN114050180A (zh) 对称的可控硅结构及其制造方法
JP6206058B2 (ja) 半導体装置
JP2013222854A (ja) 半導体装置